JP2001519949A - ソフトウェア性能プロファイリングデータをキャプチャするためのキャッシュを組込んだマイクロプロセッサベースのデバイス - Google Patents

Abstract

(57)【要約】 ソフトウェア性能プロファイリング情報をもたらすためのオンチップトレースキャッシュ（２００）およびサポート回路を組込んだプロセッサベースのデバイス（１０２）が提供される。トリガ制御レジスタ（２１９ａ）は、選択されるプロシジャへ入る際に第１のオンチップカウンタを初期化しトリガ（開始）するよう構成される。第２のトリガ制御レジスタ（２１９ｂ）は選択されるプロシジャのプロシジャプロローグに入る際に第１のカウンタを停止するのに用いられる。選択されるプロシジャの経過した実行時間を反映するカウント値はそこでオンチップトレースキャッシュにストアされる。第２のカウンタも設けられる。第２のカウンタは連続して動作するが、第２のトリガ制御レジスタにより生じる停止トリガイベントの後にゼロにリセットされる。また、停止トリガイベントにより、第２のカウンタの値がオンチップトレースキャッシュ（２００）内に入れられる。この第２のカウンタの値から、関心の対象であるプロシジャの発生の頻度がもたらされる一方、第１のカウンタはプロシジャの実行時間に関する情報をもたらす。プロファイルデータを分析するのに、ターゲットシステムに対して実行される後処理ソフトウェア、デバッグポートを利用するホストシステム、またはオフチップトレースキャプチャハードウェアのいずれを用いてもよい。

Description

【発明の詳細な説明】 ソフトウェア性能プロファイリングデータをキャプチャするための キャッシュを組込んだマイクロプロセッサベースのデバイス 技術分野 この発明はマイクロプロセッサにおけるソフトウェア性能プロファイリングサ ポートに関し、より特定的にはソフトウェア性能プロファイルデータをキャプチ ャする能力を有するオンチップトレースキャッシュを組込んだマイクロプロセッ サベースのデバイスに関する。 背景技術 ソフトウェア性能プロファイリングとは、ソフトウェアプログラム内での種々 のソフトウェアプロシジャの実行時間、頻度およびコールパターンを調べること である。ソフトウェアアプリケーションの実行時間を最適化しようと試みるソフ トウェアエンジニアにとって、性能プロファイリングは非常に有効なツールとな り得る。ソフトウェアプロファイリングを実行するために、統計的分析に基づく 数多くの技術を含むさまざまな技術が現在用いられている。ソフトウェアプロフ ァイリングを実行する際に、実行時間およびサブルーチンコールリンクは時々、 ソフトウェアを実行しているコンピュータシステムのシステムバスをモニタする 外部の（オフチップの）計測器によりキャプチャされる。代わりに、ソフトウェ アが実行されるコンピュータシステムに直接プロファイリング情報をもたらすよ うソフトウェアに「計測機能を付ける」またはソフトウェアを変形することがで きる。 ソフトウェアがますます複雑になり、これに相まってプロセッサのクロック速 度が増加していることから、アプリケーションソフトウェアの開発者らの負担が 増し、性能プロファイリングの課題が複雑になっている。現在、新しいソフトウ ェア製品の開発、デバッグおよび最適化に関連するコストはプロセッサを選択す る上で重要な要素である。性能プロファイリングを含む、ソフトウェアデバッグ を十分容易にするプロセッサ機能により、顧客による開発にかかる時間が短くな り産業においてそのプロセッサを用いることの魅力が増す。ソフトウェアデバッ グサポートを提供することは、専門化されたオンチップ回路がしばしばプロセッ サコアと組合されている組込製品産業において特に必要とされている。 ロジックアナラザイザ、読出専用メモリ（ＲＯＭ）エミュレータおよびインサ ーキットエミュレータ（ＩＣＥ）がソフトウェア性能プロファイリングデータを キャプチャするのにしばしば用いられる。インサーキットエミュレータは他のデ バッグ環境に比べて、メモリおよびレジスタの内容に対する完全な可制御性およ び可観測性をもたらし、システムメモリが不十分である場合にはオーバレイおよ びトレースメモリをも提供するなどの利点がある。しかしながら、カスタムエミ ュレータバックエンドをプロセッサソケットとインターフェイスしてエミュレー ション装置とターゲットシステムとの通信を可能にする従来のインサーキットエ ミュレータの使用は今日の非定型のパッケージおよび製品寿命サイクル短縮の時 代においてはますます困難であり費用が高くなりつつある。 別のアプローチ（モトローラ社（Motorola，Inc.）による「バックグラウンド デバッグモード」（“Background Debug Mode”））では、基本的な実行制御の ため、限られたオンチップデバッグ回路が提供される。このアプローチでは、さ らなるピンを必要とする専用シリアルリンクを介してデバッガ／性能プロファイ ラがターゲットシステムを開始および停止し、かつシステムメモリに特殊な命令 を挿入することにより基本的なコードのブレークポイントを適用することを可能 にする。ブレークポイントレジスタが、タイマを開始し停止するよう機能するオ フチップトリガパルスを発生するのに用いられる。しかしながら、シリアルリン クはオンチップのソフトウェア性能プロファイリングキャプチャ能力を提供せず 、プロファイルデータをもたらすにはさらなる専用のピンおよび外部トレースキ ャプチャハードウェアが必要である。 上述のように、時々ソフトウェア自体に計測機能が付いているためソフトウェ アを分析して性能プロファイリングデータを収集することができる。多くの場合 、計測機能付コードは、選択されたプロシジャを分析するために、プロファイリ ング情報を挿入するように構成されるコンパイラによって生成される。たとえば 、プロシジャコールのプロローグおよび終りのエピローグにおいて、コンパイラ は実行時間をトラッキングするカウンタを活性化するのに用いられるコードを挿 入 してもよい。特定されたプログラム実行コールが実行されると、挿入されたルー チンへのジャンプが行なわれカウンタ／タイマをマークする。他の補助プロシジ ャをコールする親プロシジャの実行時間は、親プロシジャの全実行時間から補助 プロシジャの実行時間を減算することによって定められる。あるモジュールのす べてのプロシジャを分析することによって、そのモジュールの全実行時間を計算 できる。むろん、所与のプロシジャの実行時間はプロシジャにおける変数の状態 に応じて変動することがあり、統計的サンプリングを利用することが必要となる 。 このように、ソフトウェア性能プロファイリングに対する数多くの現在の解決 策には、コードに計測機能を付けることの必要、パッケージングおよび開発のコ ストの増加、回路の複雑さ、ならびに帯域幅整合の困難を含む、さまざまなハー ドウェアおよびソフトウェアの制約がある。特に、内部プロセッサのクロック周 波数が増加し続けるにつれ、将来、既存の解決策の制約が悪化する可能性が高い ため、プロファイルデータをキャプチャするための低コストのプロシジャは非常 に望ましいものである。 発明の開示 簡単に、この発明によるプロセッサベースのデバイスは、ソフトウェア性能プ ロファイリング情報を提供するためのオンチップトレースキャッシュおよびサポ ート回路を含む。トレースキャッシュは選択されたプロシジャにおいて費やされ た実行時間に関する情報を集める。よって性能プロファイリング情報が、コード に計測機能を付けたり、プログラム実行速度に悪影響を与えたり、または高価な オフチップサポート装置を用いることなく集められる。 この発明によるシステムにおいて、ブレークポイントまたはトリガ制御レジス タは、選択されたプロシジャに入る際に第１のオンチップカウンタを初期化およ びトリガ（開始）するよう構成される。第２のブレークポイントまたはトリガ制 御レジスタは、選択されたプロシジャのプロシジャプロローグに入った際に第１ のカウンタを停止するのに用いられる。選択されたプロシジャの経過した実行時 間を反映するカウンタ値はそこでオンチップトレースキャッシュにストアされる 。割込ハンドラ実行時間などの他のパラメータを測定するのに類似の技術を用い る ことができる。 この発明の開示される実施例では、第２のカウンタも設けられる。第２のカウ ンタは連続して実行されるが、第２のトリガ制御レジスタにより生じる停止トリ ガイベントの後にゼロにリセットされる。また、停止トリガイベントによって第 ２のカウンタの値がオンチップトレースキャッシュ内に入れられる。この第２の カウンタ値は関心の対象であるプロシジャの発生の頻度を得るのに有効である一 方、第１のカウンタはプロシジャの実行時間に関する情報をもたらす。 プロファイルデータは、選択されるプロシジャが実行されるコンピュータシス テム内にある後処理ソフトウェアによって、デバッグポートを利用するホストシ ステムによって、またはチップ外のトレースキャプチャ用ハードウェアを介して 分析できる。一般的に、一度に１つのプロシジャだけについてプロファイルがと られる。トレースキャッシュを調べることによって、あるプロシジャにおいて費 やされた最小、平均および最大時間ならびに他の統計的データを判定できる。こ の発明の有益な局面の１つはプロシジャプロローグおよびエピローグを修正する 必要がないことである。しかしながら、なおコンパイラを利用してこの発明に使 用するためのプロファイリング情報を加えるようにしてもよい。 トレース情報を外部デバイスに通信するためにシリアルおよびパラレル通信チ ャネルの両方が設けられる。この発明の開示される実施例では、ＩＥＥＥ−１１ ４９．１−１９９０に従ったＪＴＡＧ（ジョイントテストアクショングループ） インターフェイスまたは、プロセッサベースのデバイスに統合される類似の規格 化されたインターフェイスを用いるソフトウェアデバッグポートを介してプロフ ァイル（またはトレース）キャッシュの可制御性および可観測性が達成される。 このように、ソフトウェア性能プロファイリング情報をもたらすための柔軟な 高性能の解決策を提供するプロセッサベースのデバイスが提供される。また、開 示されるオンチップトレースキャッシュにより、数多くの既存の解決策において 生じている帯域幅およびクロック同期のさまざまな問題が軽減される。 図面の簡単な説明 この発明は好ましい実施例の以下の詳細な説明を以下の図面と関連して考慮す る際によりよく理解できるであろう。 図１は、この発明によるソフトウェアプロファイリングおよびデバッグ解決策 を利用するソフトウェアデバッグ環境のブロック図である。 図２は、この発明によるオンチップトレースキャッシュを組込んだ例示的な組 込プロセッサ製品の詳細を示すブロック図である。 図３は、この発明による組込プロセッサ製品の例示的なトレースキャッシュと 他の構成要素との関係を示す簡略化されたブロック図である。 図４は、この発明の一実施例によるソフトウェアデバッグコマンド処理過程を 示すフローチャートである。 図５は、この発明の第２の実施例による強化されたコマンド処理過程を示すフ ローチャートである。 図６Ａは、この発明による性能プロファイルカウンタシーケンスを示す。 図６Ｂは、この発明によるソフトウェア性能プロファイリング情報を報告する ためのトレースキャッシュエントリのセットの一般的なフォーマットを示す。 図７Ａ−図７Ｇは、命令実行情報を報告するためのさまざまなオプションのト レースキャッシュエントリの一般的なフォーマットを示す。 発明を実施するための形態 図面を参照して、図１はこの発明のある考えられる用途を示す例示的なソフト ウェアデバッグ環境を示す。ターゲットシステムＴはシステムメモリ１０６に結 合される、この発明による組込プロセッサデバイス１０２を含んでいるのが示さ れる。組込プロセッサデバイス１０２はプロセッサコア１０４、トレースキャッ シュ２００（図２）およびデバッグポート１００を組込んでいる。この発明には 重要ではないが、組込プロセッサデバイス１０２は応用に特有の機能を実行する ためのさらなる回路（図示せず）を組込んでいてもよく、またはスタンドアロン プロセッサまたはデジタル信号プロセッサの形をとっていてもよい。好ましくは 、デバッグポート１００はＩＥＥＥ−１１４９．１−１９９０に従ったＪＴＡＧ インターフェイスまたは他の類似の規格化されたシリアルポートインターフェイ スを用いる。 ホストシステムＨを用いてデバッグ制御ソフトウェア１１２を実行し、高レベ ルのコマンドを転送し、ターゲットシステムＴにより生成されるソフトウェア性 能プロファイリング情報の抽出および分析を制御する。この発明の開示される実 施例のホストシステムＨおよびターゲットシステムＴはシリアルリンク１１０を 介して通信する。ほとんどのコンピュータはシリアルまたはパラレルインターフ ェイスを備えており、これはさほど費用をかけずにシリアルコネクタ１０８によ りデバッグポート１００に接続でき、さまざまなコンピュータがホストシステム Ｈとして機能できるようにする。代わりに、シリアルコネクタ１０８をより高速 のＪＴＡＧ−ネットワーク変換装置で置換えてもよい。さらに、ターゲットシス テムＴは内部でソフトウェア性能プロファイリングデータを分析するよう構成し てもよい。 次に図２を参照して、この発明による組込プロセッサデバイス１０２の詳細が 示される。プロセッサコア１０４に加えて、図２ではトレースキャッシュ２００ を利用し制御する能力を有するデバッグポート１００の強化型実施例のさまざま な要素が示される。当業者には明らかとなるように数多くの他の構成が可能であ り、以下に説明するさまざまなプロセッサデバイス１０２の構成要素はオンチッ プトレースキャッシュ２００を提供することに関連する利益を例示する目的で示 される。 この発明の開示される実施例のトレース制御回路２１８およびトレースキャッ シュ２００はまた、ソフトウェア性能プロファイリング情報をキャプチャするよ う協働してもよい。さらに、トレース制御回路２１８はトレースパッドインター フェイスポート２２０またはトレースキャッシュ２００への「トレーシング」を サポートし、ソフトウェア性能プロファイリングデータのキャプチャを選択的に 活性化するためのユーザ制御をもたらす。トレース制御回路２１８により可能と なる他の特徴には、以下に詳しく説明するように、ユーザ特定のトレースレコー ドおよび同期アドレス生成のプログラム可能性が含まれる。 最低限として、この発明の説明される実施例ではソフトウェアデバッグポート １００において従来のＪＴＡＧピンのみをサポートすればよい。ＪＴＡＧピンは 実質的に、既存のピンを用いて、プロセッサコア１０４が実行すべきプロファイ リングおよび他のコマンドを入れるための移送機構となる。より特定的には、Ｊ ＴＡＧテストアクセスポート（ＴＡＰ）コントローラ２０４へ与えられ、かつこ れにより駆動されるテストクロック信号ＴＣＫ、テストモード選択信号ＴＭＳ、 テストデータ入力信号ＴＤＩおよびテストデータ出力信号ＴＤＯは従来のＪＴＡ Ｇサポート信号であり当業者には公知である。以下により詳しく説明するように 、デバッグポート１００の「強化型」実施例では標準ＪＴＡＧインターフェイス にコマンド確認信号ＣＭＤＡＣＫ、ブレークリクエスト／トレースキャプチャ信 号ＢＲＴＣ、送信停止信号ＳＴＯＰＴＸおよびトリガ信号ＴＲＩＧが加えられる 。この付加的な信号により、非常に正確な外部ブレークポイントのアサーション およびモニタリングが可能となり、内部ブレークポイントに応答して外部デバイ スがトリガされ、ＪＴＡＧシリアルインターフェイスのステータスのポーリング がなくなる。これらの「側波帯」信号によって追加の機能性がもたらされ、デバ ッグポート１００のための通信速度が向上する。また、これらの信号は、開示さ れる組込プロセッサデバッグ１０２の特殊なボンドアウトタイプのものに設けら れる任意のパラレルポート２１４の動作を助ける。 ＪＴＡＧ ＴＡＰコントローラ２０４は従来のＪＴＡＧ信号を介して標準のＪ ＴＡＧシリアルデータおよび制御を受入れる。ＤＥＢＵＧ命令がＪＴＡＧ命令レ ジスタに書かれると、シリアルデバッグシフタ２１２がＪＴＡＧテストデータ入 力信号ＴＤＩおよびテストデータ出力信号ＴＤＯに接続され、コマンドおよびデ ータをデバッグレジスタ２１０にロードし、およびこれらをデバッグレジスタ２ １０から読むことができるようにする。この発明の開示されろ実施例では、デバ ッグレジスタ２１０はデータを送信するため（ＴＸ＿ＤＡＴＡレジスタ）および 受信するため（ＲＸ＿ＤＡＴＡレジスタ）の２つのデバッグレジスタと、命令ト レース設定レジスタ（ＩＴＣＲ）と、デバッグ制御ステータスレジスタ（ＤＣＳ Ｒ）とを含む。 制御インターフェイスステートマシン２０６は、シリアルデバッグシフタ２１ ２およびデバッグレジスタ２１０へ／からのデータのローディング／読取を調整 する。コマンドデコードおよび処理ブロック２０８はコマンド／データをデコー ドし、これらをプロセッサインターフェイス論理２０２およびトレースデバッグ インターフェイス論理２１６にディスパッチする。他の機能を実行することに加 えて、トレースデバッグインターフェイス論理２１６およびトレース制御論理２ １８はトレースキャッシュ２００からＴＡＰコントローラ２０４へのソフトウェ ア性能プロファイリングおよび他のトレース情報の通信を調整する。プロセッサ インターフェイス論理２０２はプロセッサコア１０４ともトレース制御論理２１ ８とも直接通信する。以下により完全に説明するように、パラレルポート論理２ １４は制御インターフェイスステートマシン２０６およびデバッグレジスタ２１ ０と通信して、オプションのボンドアウトタイプの組込プロセッサデバイス１０ ２においてパラレルデータ読取／書込動作を実行する。 デバッグポート１００を介して（従来のＪＴＡＧ信号のみを用いて）ソフトウ ェア性能プロファイリング情報が通信される前に、ポート１００がパブリックＪ ＴＡＧ命令ＤＥＢＵＧをＴＡＰコントローラ２０４内に含まれるＪＴＡＧ命令レ ジスタに書込むことによりイネーブルされる。以下に示すように、開示される実 施例のＪＴＡＧ命令レジスタは３８ビットレジスタであり、３２ビットのデータ フィールド（debug_data［３１：０］）と、デバッグポート１００がもたらす機 能およびさまざまの内部レジスタを示すための４ビットのコマンドフィールドと 、コマンド係属中フラグと、コマンド完了フラグとを含む。いくつかのコマンド では、debug_dataフィールドからのビットをサブフィールドとして用いて利用可 能なコマンドの数を増やすことも可能である。 このＪＴＡＧ命令レジスタはテストモード選択信号ＴＭＳをトグルすることに より選択される。テストモード選択信号ＴＭＳはスキャンパス内のＪＴＡＧのク ロック供給の経路を変更することを可能にし、異なる長さの複数の経路を用いる ことができるようにする。好ましくは、ＪＴＡＧ命令レジスタは短い経路を介し てアクセスすることが可能である。このレジスタは、特定されたシステムレジス タへロードすべき、またはそれらから受けるべき値を保持するための「ソフト」 レジスタを含むよう構成される。 次に図３を参照して、この発明による組込プロセッサデバイス１０２の例示的 なトレースキャッシュ２００と他の構成要素との関係を示す簡略化されたブロッ ク図が示される。この発明のある考えられる実施例では、トレースキャッシュ２ ００は１２８エントリのファーストインファーストアウト（ＦＩＦＯ）循環キャ ッシュである。トレースキャッシュ２００のサイズを大きくすることにより、必 要となるシリコン領域の量が増加するかもしれないが、キャプチャできるソフト ウェア性能プロファイルおよび他の命令トレース情報の量も増加する。 以下により詳しく説明するように、この発明の開示される実施例のトレースキ ャッシュ２００は、ソフトウェア性能プロファイリングおよび他のトレース情報 などの、複数の２０ビット（またはそれ以上）のトレースエントリをストアする 。タスク識別子およびトレースキャプチャ停止／開始情報などの付加的な情報も またトレースキャッシュ２００内に入れることができる。トレースキャッシュ２ ００の内容はホストシステムＨなどの外部ハードウェアにシリアルまたはパラレ ルのいずれかのトレースピン２３０を介して与えられる。代わりに、内部でトレ ースキャッシュ２００の内容を調べるようにターゲットシステムＴを構成しても よい。 図４では、標準ＪＴＡＧインターフェイスを用いた際のコマンド処理過程の高 レベルのフローチャートが示される。ステップ４００においてデバッグモードに 入る際、ＤＥＢＵＧ命令がステップ４０２においてＴＡＰコントローラ２０４に 書かれる。次に、ステップ４０４で、コマンド係属中フラグがセットされ、かつ データフィールドに所望のデータがある（これは当てはまる場合であり、そうで なければ０）状態で、３８ビットのシリアル値が一まとまりとしてシフトインさ れる。制御はステップ４０６に進み、ここで係属中コマンドはロード／アンロー ドされ、コマンド完了フラグがチェックされる。コマンドの完了は典型的に、デ ータレジスタとプロセッサレジスタまたは記憶/ＩＯ場所との間での値の転送を 伴う。コマンドが完了した後、プロセッサ１０４はコマンド係属中フラグをクリ アし、コマンド完了フラグをセットすると同時に、当てはまる場合にはデータフ ィールドに値をストアする。３８ビットレジスタ全体をスキャンしてコマンド完 了フラグおよびコマンド係属中フラグをモニタする。係属中フラグが０にリセッ トされ、完了フラグが１に設定されている場合、前のコマンドは完了している。 フラグのステータスは制御インターフェイスステートマシン２０６によりキャプ チャされる。フラグのステータスのスレーブコピーが内部に保存され、次の命令 をロードすべきであるかどうかを定める。ＴＡＰコントローラ２０４の状態の間 のフラグステータスの変化の可能性があるためスレーブコピーは維持される。こ のことによりプロセッサ１０４は次の命令をロードする前に前の命令が完了して いるかどうかを判定することができる。 完了フラグがステップ４０８においてセットされていないと判定された場合、 制御はステップ４１０に進み、３８ビットコマンドのロード／アンロードが繰返 される。コマンド終了フラグもチェックされる。制御は次にステップ４０８に戻 る。完了フラグがステップ４０８において定められるようにセットされていれば 、制御はステップ４０６に戻り次のコマンドを処理する。ＤＥＢＵＧモードから 出るには典型的なＪＴＡＧプロセスを介する。 再び図２を参照して、前述の任意の側波帯信号を強化されたデバッグポート１ ００において利用して余分の機能性をもたらすようにする。任意の側波帯信号は 、デバッグ制御／ステータスレジスタにおいてセットされるビットのステータス に応じてブレークリクエスト信号またはトレースキャプチャイネーブル信号とし て機能できるフレークリクエスト／トレースキャプチャ信号ＢＲＴＣを含む。ブ レークリクエスト／トレースキャプチャ信号ＢＲＴＣがブレークリクエスト信号 として機能するよう設定される場合、これはアサートされてプロセッサ１０４が デバッグモードに入るようにさせる（プロセッサ１０４は従来のＪＴＡＧ信号を 介してホールトコマンドをスキャンインすることにより停止することもできる） 。トレースキャプチャイネーブル信号として機能するよう設定されている場合は 、ブレークリクエスト／トレースキャプチャ信号ＢＲＴＣをアサートすることで トレース情報のキャプチャがイネーブルされる。この信号がデアサートされると トレースキャプチャは停止される。信号は、検出された後、次の命令の境界にお いて有効となり、かつ内部プロセッサクロックと同期化される。ブレークリクエ スト／トレースキャプチャ信号ＢＲＴＣはどの時点でアサートしてもよい。 トリガ信号ＴＲＩＧは内部プロセッサブレークポイントがアサートされるとい つでもパルスを生じるよう構成される。トリガ信号ＴＲＩＧはロジックアナライ ザなどの外部キャプチャデバイスをトリガするのに用いてもよく、トレースレコ ードキャプチャクロック信号ＴＲＡＣＥＣＬＫと同期する。ブレークポイントが 生成されると、そのイベントはトレースキャプチャクロック信号ＴＲＡＣＥＣＬ Ｋと同期し、その後にトリガ信号ＴＲＩＧはトレースキャプチャの持続時間にわ たってアクティブに保たれる。 送信停止信号ＳＴＯＰＴＸは、プロセッサ１０４がＤＥＢＵＧモードに入り、 かつレジスタ問合せ／変更、デバッグポート１００を介してのメモリまたはＩ／ Ｏ読取および書込の準備ができている際にアサートされる。この発明の開示され る実施例では、送信停止信号ＳＴＯＰＴＸはデバッグ制御ステータスレジスタ（ ＤＣＳＲ）内のビットの状態を反映する。送信停止信号ＳＴＯＰＴＸはトレース キャプチャクロック信号ＴＲＡＣＥＣＬＫと同期する。 コマンド確認信号ＣＭＤＡＣＫは図５に関連して説明され、図５は図２の強化 されたデバッグポート１００における簡略化されたコマンド処理過程を示す。再 び、ターゲットシステムＴをＤＥＢＵＧモードに入れるため、ＤＥＢＵＧ命令が ステップ５０２においてＴＡＰコントローラ２０４に書かれる。制御はステップ ５０４に進み、コマンド完了ステータスを判定するためホストシステムＨにより コマンド確認信号ＣＭＤＡＣＫがモニタされる。この信号はコマンド完了フラグ と同時にターゲットシステムＴによってハイにアサートされ、次のシフトサイク ルが開始するまでハイのままである。コマンド確認信号ＣＭＤＡＣＫを用いる際 に、コマンド完了フラグステータスをキャプチャするのにＪＴＡＧ命令レジスタ をシフトアウトする必要はない。コマンド確認信号ＣＭＤＡＣＫは、コマンド完 了フラグが０から１に変化した後のテストクロック信号ＴＣＫの次の立上がりエ ッジにおいてハイに遷移する。強化型ＪＴＡＧ信号を用いる場合、コマンド確認 信号ＣＭＤＡＣＫピンがハイにアサートされるまではホストシステムＨによって 新しいシフトシーケンス（ステップ５０６）は開始されない。コマンド確認信号 ＣＭＤＡＣＫはテストクロック信号ＴＣＫと同期する。テストクロック信号ＴＣ Ｋは常にクロックされる必要はないが、理想的にはコマンド確認信号ＣＭＤＡＣ Ｋの応答を待っている間は連続してクロックされる。 デバッグポート１００を介するオペレーティングシステム／アプリケーショ ン通信 デバッグレジスタブロック２１０にはまた、命令トレース設定レジスタ（ＩＴ ＣＲ）が含まれる。この３２ビットレジスタはソフトウェア性能プロファイルお よび命令トレースデバッグ機能のイネーブル／ディセーブルおよび設定を行なう 。このような機能は数多く考えられ、さまざまなレベルのトレーシング、トレー ス同期強制カウント、トレース初期化、命令トレーシングモード、クロック分周 比情報および下の表に示されるさらなる機能が含まれる。ＩＴＣＲはデバッグレ ジスタブロック２１０の他のレジスタの場合と同様にＪＴＡＧ命令レジスタ書込 ／読取コマンドを介してアクセスされるか、または予約された命令を介してアク セスされる。 別のデバッグレジスタであるデバッグ制御／ステータスレジスタ（ＤＣＳＲ） はプロセッサ１０４がいつデバッグモードに入ったかを示す表示をもたらし、プ ロセッサ１０４が強化型ＪＴＡＧインターフェイスを介してＤＥＢＵＧモードに 入るように強いることができる。下の表に示されるように、ＤＣＳＲはまた、プ ロセッサ１０４へのレディ信号の強制、デバッグポートを介して開始されるアク セスに対するメモリアクセス空間の制御、ＤＥＢＵＧモードに入った際のキャッ シュフラッシュのディセーブル、ＴＸおよびＲＸビット、パラレルポート２１４ のイネーブル、強制ブレーク、強制グローバルリセットおよび他の機能など、さ まざまな制御特徴をイネーブルする。ＩＴＣＲまたはＤＣＳＲのどちらかにおけ るさまざまなビットの順序または存在はこの発明の動作にとり重要ではない。 図１のようなクロスデバッグ環境にある場合、ターゲットシステムＴにおいて 実行中の親タスクがこれを制御するホストプラットホームＨに情報を送ることが 望ましい。このデータはたとえば、printf()コールからの文字ストリームまたは タスク制御ブロック（ＴＣＢ）からのレジスタ情報を含んでいてもよい。データ を転送するためのある考えられる方法は、オペレーティングシステムがデータを 既知の領域に入れて、次にトラップ命令を介してＤＥＢＵＧモードに入るように させることである。 ホストシステムＨは次に、デバッグポート１００のコマンドを介して、ＤＥＢ ＵＧモードに入った理由を判定し、予約された領域からデータを引出すことによ り応答することができる。しかしながら、プロセッサ１０４がＤＥＢＵＧモード に入っている間、通常のプロセッサ実行は停止されている。上記のとおり、これ は数多くのリアルタイムのシステムにおいては望ましいことではない。 この状況はこの発明によれば、デバッグポート１００においてデータを送信す るため（ＴＸ＿ＤＡＴＡレジスタ）および受信するため（ＲＸ＿ＤＡＴＡレジス タ）の２つのデバッグレジスタを設けることによって対処される。これらのレジ スタはソフトアドレスおよびＪＴＡＧ命令レジスタコマンドを用いてアクセスで きる。上述のように、ホストシステムＨがデバッグ命令をＪＴＡＧ命令レジスタ に書いた後、シリアルデバッグシフタ２１２がテストデータ入力信号ＴＤＩライ ンおよびテストデータ出力信号ＴＤＯラインに結合される。 プロセッサ１０４がコードを実行し、それによりこれがデータを送信するよう にさせると、これはまずＩＴＣＲにおけるＲＸビットをテストする。ＴＸビット が０に設定されている場合、プロセッサ１０４はプロセッサ命令（メモリまたは Ｉ／Ｏ書込のいずれか）を実行してデータをＴＸ＿ＤＡＴＡレジスタに転送する 。デバッグポート１００はＤＣＳＲおよびＩＴＣＲにおいてＴＸビットをセット し、ホストシステムＨに対してこれがデータを送信する準備ができたことを示す 。また、ＳＴＯＰＴＸピンはハイに設定される。ホストシステムＨがＴＸ＿ＤＡ ＴＡレジスタからの送信データの読取を終えると、ＴＸビットは０に設定される 。そこで、ＩＴＣＲにおけるＴＸＩＮＴＥＮビットがセットされ、プロセッサ１ ０４に割込みの信号を発生する。この割込みはＩＴＣＲにおけるＴＸビットが０ に遷移したときのみ生成される。ＴＸＩＮＴＥＮビットがセットされていない場 合、プロセッサ１０４はＩＴＣＲをポーリングして、さらにデータを送信するた めにＴＸビットのステータスを判定する。 ホストシステムＨがデータを送ることを望む場合、ホストシステムＨはまずＩ ＴＣＲにおけるＲＸビットをテストする。ＲＸビットが０に設定されている場合 、ホストシステムＨはデータをＲＸ＿ＤＡＴＡレジスタに書き、ＲＸビットがＤ ＣＳＲおよびＩＴＣＲの双方において１に設定される。そこで、ＲＸＩＮＴビッ トがＩＧＣＲにおいてセットされ、プロセッサ１０４に割込みの信号を発生する 。この割込みはＩＴＣＲにおけるＲＸが１に遷移したときのみ生成される。ＲＸ ＩＮＴＥＮビットがセットされていない場合、プロセッサ１０４はＩＴＣＲをポ ーリングしてＲＸビットのステータスを確かめる。ＲＸビットが１に設定されて いる場合、プロセッサ命令が実行されＲＸ＿ＤＡＴＡレジスタからデータが読ま れる。プロセッサ１０４によりＲＸ＿ＤＡＴΛレジスタからデータが読まれた後 に、ＲＸビットは０に設定される。ホストシステムＨは連続してＩＴＣＲを読み 、さらにデータを送るためにＲＸビットのステータスを判定する。 この技術ではプロセッサ１０４の実行を停止することなくオペレーティングシ ステムまたはアプリケーションがホストシステムＨと通信することが可能となる 。通信はデバッグポート１００を介して好都合に行なわれ、オンチップアプリケ ーションリソースへの影響は最小である。場合によってはシステム割込みをディ セーブルする必要がある。このため、プロセッサ１００がＲＸビットおよびＴＸ ビットを調べる必要がある。この場合には、通信リンクはポーリングモードで駆 動される。 デバッグポート１００へのパラレルインターフェイス いくつかの組込システムでは、Ｉ／Ｏおよびデータ処理動作を維持しながら命 令トレースを調べることが必要となる。マルチタスクのオペレーティングシステ ムを用いない場合は、デバッグポート１００を介してトレースキャッシュ２００ を調べるにはプロセッサ１０４を停止する必要があるため、トレースデータをも たらすのにボンドアウトタイプの組込プロセッサデバイス１０２が好ましい。 この発明の開示される実施例では、パラレルポート２１４がオプションのボン ドアウトタイプの組込プロセッサデバイス１０２に設けられ、デバッグポート１ ００にパラレルコマンドおよびデータアクセスを提供する。このインターフェイ スは１６ビットのデータ経路をもたらし、これはトレースパッドインターフェイ スポート２２０で多重化される。より特定的には、パラレルポート２１４は、１ ６ビット幅の二方向性データバス（ＰＤＡＴＡ［１５：０］）、３ビットアドレ スバス（ＰＡＤＲ［２：０］）、パラレルデバッグポート読取／書込選択信号（ ＰＲＷ）、トレース有効信号ＴＶおよび命令トレースレコード出力クロックＴＲ ＡＣＥＣＬＯＣＫ（ＴＣ）をもたらす。トレースパッドインターフェイスポート ２２０と共有されないが、パラレルバスリクエスト／グラント信号対ＰＢＲＥＱ ／ＰＢＧＮＴ（図示せず）も提供される。パラレルポート２１４はＤＣＳＲにお けるあるビットをセットすることによりイネーブルされる。デバッグポート１０ ０を介するシリアル通信はパラレルポート２１４がイネーブルされる際にディセ ーブルされない。 パラレルポート２１４は主に、ターゲットシステムＴのメモリに対する高速の ダウンロード／アップロードに用いることが意図される。しかしながら、パラレ ルポート２１４はプロセッサ１０４が停止したときはいつでもターゲットシステ ムＴとのすべてのデバッグ通信のために用いることができる。シリアルデバッグ 信号（標準または強化型）はプロセッサ１０４が命令を実行している際にターゲ ットシステムＴへのデバッグアクセスのために用いられる。 ＪＴＡＧ規格と類似した態様で、パラレルポート２１４へのすべての入力はテ ストクロック信号ＴＣＫの立上がりエッジにおいてサンプリングされ、すべての 出力はテストクロック信号ＴＣＫの立下がりエッジにおいて変更される。開示さ れる実施例では、パラレルポート２１４はトレースパッドインターフェイス２２ ０とピンを共用しており、プロセッサ１０４が停止されトレースパッドインター フェイス２２０が共有バスから切断されている間だけパラレルコマンドの開始が 必要となる。 パラレルバスリクエスト信号ＰＢＲＥＱおよびパラレルバスグラント信号ＰＢ ＧＮＴは、トレースキャッシュ２００とパラレルポート２１４との間で共有バス 信号の多重化を促進するために提供される。パラレルポート２１４へのホストイ ンターフェイスはパラレルバスリクエスト信号ＰＢＲＥＱがアサートされている ことを判定すると、パラレルポート２１４の信号を駆動し始めパラレルバスグラ ント信号ＰＢＧＮＴをアサートする。 パラレルポート２１４がイネーブルされた状態でＤＥＢＵＧモードに入るかま たはＤＥＢＵＧモードから出る場合、プロセッサ状態保存および復元サイクルの ためにパラレルポート２１４が用いられる。パラレルバスリクエスト信号ＰＢＲ ＥＱは、ＤＥＢＵＧモードに入る前の状態保存シーケンスが始まる直前にアサー トされる。最後の状態復元サイクルにおいて、パラレルバスリクエスト信号ＰＢ ＲＥＱは書込データをラッチした後にデアサートされる。パラレルポート２１４ のホストインターフェイスはパラレルバスリクエスト信号ＰＢＲＥＱのデアサー ションに応答してそのパラレルポートドライバをトライステート状態とし、パラ レルバスグラント信号ＰＢＧＮＴをデアサートする。次に、パラレルポート２１ ４はデバッグトレースポートピンドライバをイネーブルし、最後の状態復元サイ クルを完了し、コマンド確認信号ＣＭＤＡＣＫをアサートし、インターフェイス の制御をトレース制御論理２１８に戻す。 パラレルポート２１４を介して通信する際に、アドレスピンＰＡＤＲ［２：０ ］を用いてＪＴＡＧ命令レジスタのフィールドを選択し、これは下の表に示され るように１６ビットデータバスＰＤＡＴＡ［１５：０］にマッピングされる。 debug_data［３１：０］レジスタの一方の半分のみが用いられている場合（た とえば８ビットＩ／Ｏサイクルデータ書込など）は、debug_data［３１：０］レ ジスタの両半分を更新する必要はない。コマンド係属中フラグは４ビットコマン ドレジスタへの書込動作を行なう際に自動的にセットされ、コマンド完了フラグ がアサートされるとクリアされる。ホストシステムＨはコマンド確認信号ＣＭＤ ＡＣＫをモニタして完了フラグがいつアサートされたかを判定することができる 。パラレルポート２１４を用いることにより、プロセッサコア１０４を減速する ことなく実行履歴を完全に見ることができる。必要であればトレースキャッシュ ２００をパラレルポート２１４に対するバッファとして用いるように構成して帯 域 幅整合の問題などあれば軽減するようにしてもよい。 オペレーティングシステムおよびデバッガ統合 この発明の開示される実施例では、トレースキャッシュ２００を含むすべての デバッグサポート特徴の動作はデバッグポート１００またはプロセッサ命令を介 して制御することができる。これらのプロセッサ命令はモニタプログラム、ター ゲットで動作するデバッガまたは従来のポッドウェアからのものであってもよい 。デバッグポート１００は、プロセッサ命令によってではなくシリアルデータポ ートコマンドによって開始されるデータ移動を行なう。 従来のポッド空間からのプロセッサコア１０４の動作はモニタプログラムから ＤＥＢＵＧモードにおいて動作するのによく類似している。すべてのデバッグ動 作はプロセッサ命令を介して制御できる。これらの命令がポッド空間から来たも のであろうと通常のメモリから来たものであろうと関係がない。このことにより 、オペレーティングシステムをさらなるデバッグ能力を含むよう拡張することが 可能となる。 むろん、ptrace()などの特権システムコールを介して、オペレーティングシス テムは長い間デバッガをサポートしてきた。しかしながら、今、オンチップトレ ースキャッシュ２００を組込むことによってオペレーティングシステムがソフト ウェア性能プロファイリングおよび命令トレース能力をもたらすことが可能であ る。この発明によるデバッグ環境では、「外部」ロジックアナライザまたはイン サーキットエミュレータを組込むことなくオペレーティングシステムを強化して 限られたトレースをサポートすることができる。 トレースキャッシュ２００の内容の内部ローディングおよび読出をサポートす るのに用いられる命令の例にはロード命令トレースキャッシュレコードコマンド ＬＩＴＣＲおよびストア命令トレースキャッシュレコードコマンドＳＩＴＣＲが 含まれる。コマンドＬＩＴＣＲは、プロセッサコア１０４のＥＡＸレジスタの内 容とともに、トレースキャッシュポインタＩＴＲＥＣ．ＰＴＲによる指定にした がってトレースキャッシュ２００内に指標付きレコードをロードする。トレース キャッシュポインタＩＴＲＥＣ．ＰＴＲはコマンドＬＩＴＣＲの一般的な動作が 以下のとおりとなるように予めインクリメントされる。 ＩＴＲＥＣ．ＰＴＲ＜−ＩＴＲＥＣ．ＰＴＲ＋１； ＩＴＲＥＣ［ＩＴＲＥＣ．ＰＴＲ］＜−ＥＡＸ 命令トレースレコード（以下のトレースレコードフォーマットの説明を参照のこ と）がＥＡＸレコードより小さい場合には、ＥＡＸレジスタの一部のみが利用さ れる。 同様に、ストア命令トレースキャッシュレコードコマンドＳＩＴＣＲはトレー スキャッシュ２００から指標付きレコードを取出し（ＥＡＸレジスタ内に）スト アするのに用いられる。プロセッサコア１０４のＥＣＸレジスタの内容は、トレ ースキャッシュ２００内への指標を作るためトレースキャッシュポインタＩＴＲ ＥＣ．ＰＴＲに加えられるオフセットとして用いられる。ＥＣＸレジスタは後で インクリメントされるが、トレースキャッシュポインタＩＴＲＥＣ．ＰＴＲは影 響を受けず、以下のとおりとなる。 ＥＡＸ＜−ＩＴＲＥＣ［ＥＣＸ＋ＩＴＲＥＣ．ＰＴＲ］； ＥＣＸ＜−ＥＣＸ＋１ ＬＩＴＣＲおよびＳＩＴＣＲコマンドのフォーマットの数多くの変形は当業者に は明らかになるであろう。 オペレーティングシステムを拡張してオンチップトレースをサポートすること には通信産業においてある利点を有する。タスクがトレースされている間、シス テムＩ／Ｏおよび通信活動を維持することが可能になる。従来、インサーキット エミュレータを使用すると、（ptrace()とは異なり）プロセッサの状態およびト レースを調べられるようにするにはまずプロセッサを停止する必要があった。こ のため、Ｉ／Ｏデータ処理の連続したサポートが中断されることになる。 さらに、トレースキャッシュ２００は、現場の装置とともに用いると非常に有 効である。予期せずシステムクラッシュが起こった場合、トレースキャッシュ２ ００を調べてクラッシュイベントに達するまでの実行履歴を観察できる。電力消 費が問題となるポータブルシステムまたは他の環境において用いる場合には、ト レースキャッシュ２００を必要に応じて電力管理回路を介してディセーブルして もよい。 例示的なトレースレコードフォーマット この発明の開示される実施例では、命令トレースレコードは２０ビット幅であ り、ＴＣＯＤＥ（トレースコード）およびＴＤＡＴＡ（トレースデータ）の２つ のフィールドと有効ビットＶとを含む。ＴＣＯＤＥフィールドはＴＤＡＴＡフィ ールド内のデータのタイプを識別するコードである。ＴＤＡＴＡフィールドはデ バッグの目的に用いられるソフトウェア性能プロファイルおよび他のトレース情 報を含む。 この発明のある考えられる実施例では、組込プロセッサデバイス１０２は下の 表に提示される性能プロファイリングデータおよび他の１０個のトレースコード に対応するデータを報告する。 トレースキャッシュ２００の記憶容量は限られているため、キャプチャされた トレースデータのある程度の量の「圧縮」が望ましい。トレースデータをキャプ チャする上で、以下の説明ではトレースされるプログラムのイメージがホストシ ステムＨにとり入手可能であることを前提とする。プログラムイメージ（オブジ ェクトモジュール）からアドレスを得られる場合、そのアドレスはトレースデー タ内にはもたらされない。好ましくは、命令フローを中断する命令のみが報告さ れ、さらに、ターゲットアドレスが何らかの態様でデータに依存するもののみが 報告される。たとえば、このような「中断する」イベントには、コール命令、ま たはターゲットアドレスがデータレジスタまたはスタックなどの他の記憶場所か らもたらされる無条件分岐命令が含まれる。 上の表に示されるように、キャプチャできる他のトレース情報には、トラップ または割込ハンドラのターゲットアドレス、リターン命令のターゲットアドレス 、データレジスタに依存する（そうでなければ、必要となるのは分岐がとられた かとられていないかを示す１ビットのトレースだけである）ターゲットアドレス を有する条件付き分岐命令および、より多くの場合はプロシジャリターンからの アドレスが含まれる。タスク識別子およびトレースキャプチャ停止／開始情報な どの他の情報もトレースキャッシュ２００内に入れることができる。トレースレ コードの厳密な内容および性質はこの発明において重要なことではない。 次に図６Ａを参照して、例示的な性能プロファイルカウンタシーケンスが示さ れる。この発明によるシステムでは、トリガ制御レジスタ２１９は、特定された プロシジャに対して実行の経過時間を測定するカウンタを開始および停止するよ う構成される。トリガ制御レジスタ２１９の厳密な実現はこの発明にとって重要 ではないが、（いくつかの先行技術のマイクロプロセッサコアに存在するデバッ グレジスタＤＲ０−ＤＲ７のいずれかなどの）従来のブレークポイントレジスタ を使用してトリガ機能を実行することが好ましい。さらに、この発明の開示され る実施例では、プロファイリング情報を集めている間は通常の命令実行が割込ま れないことに注目すべきである。 さらに具体的に図６Ａを参照して、第１のオンチップトリガ制御レジスタ２１ ９ａは、特定されたプロシジャに入る際に第１のカウンタをトリガ（開始）する よう構成される。第２のトリガ制御レジスタ２１９ｂは、特定されたプロシジャ のプロローグに入る際にカウンタを停止するよう用いられる。第１のカウンタが 開始トリガによって開始されると、これはゼロに初期化される。第２のトリガ制 御レジスタ２１９ｂにより特定されるのにしたがい停止トリガが生成されると、 第１のカウンタのカウント値がＴＣＯＤＥ＝１０１０トレースエントリ（図６ Ｂ）を用いてトレースキャッシュ２００内に入れられる。同様の技術を用いて割 込ハンドラ実行時間などの他のパラメータを測定してもよい。上述のように、ト リガ制御レジスタ２１９はまた、トリガ信号ＴＲＩＧを生じさせ、実行トレース が開始および停止すべきところのプログラムアドレスを選択するよう用いてもよ い。 この発明の開示される実施例では、第２のカウンタも用いられる。第２のカウ ンタは連続して実行されるが、停止トリガイベントの後にゼロにリセットされる 。また、停止トリガイベントによって第２のカウンタの値がトレースキャッシュ ２００内に入れられる。この第２のカウンタ値は関心の対象であるプロシジャの 発生の頻度を得るのに有効である一方、第１のカウンタはプロシジャの実行時間 に関する情報をもたらす。 図６Ｂを参照して、この発明によるソフトウェア性能プロファイリング情報を 報告するためのトレースキャッシュ２００エントリのセットの一般的なフォーマ ットが示される。示されるように、第１のカウンタのカウント値はＴＣＯＤＥ＝ １０１０トレースエントリによって１６ビット値を用いてトレースキャッシュ２ ００内に入れられる。このＴＣＯＤＥ＝１０１０トレースエントリの後に、第２ のカウンタの値を反映する３２ビットカウント値を含むＴＣＯＤＥ＝０１１１エ ントリ対が続いていてもよい。 この発明の一実施例では、第１および第２のカウンタのカウンタ周波数（すな わち分解能）はプログラム可能である。このようなプログラム可能性により、非 常に低い周波数または高い周波数のイベントのプロファイルをとる際により高い 精度が可能となる。たとえば、下の表には、カウンタの２つの代替のプログラム 可能な累算周波数が示される。 特権レベルリング０またはリング１に入る際に、時にすべての計数（両方のカ ウンタ）を停止することが望ましいこともある。これにより、測定されたプロフ ァイリング値からシステムコールおよび割込みをなくすことができる。また、計 数をイネーブル／ディセーブルし、また双方のカウント値を同時にリセットする 手段を含む、２つのさらなるサポート特徴を組込んでもよい。この発明の開示さ れる実施例のこの局面は、モニタされる（単一のタスク内の）プロシジャの間に 生じるタスクコンテキストスイッチングを助ける。また、周期的割込ハンドラを 介してプロシジャを１つずつ調べることも可能である。 後処理ソフトウェアは任意のオフチップトレースキャプチャハードウェアとと もに、プロファイルデータを分析するのに利用できる。このため、トレースキャ ッシュ２００を利用して、選択されるプロシジャにおいて費やされる実行時間に 関する情報が集められる。一般的に、一度に１つのプロシジャだけのプロファイ ルがとられる。トレースキャッシュ２００を調べることにより、あるプロシジャ において費やされる最小平均および最大時間を（集められたサンプルの制限内で ）判定できる。また、コード範囲プロファイリング能力を加えてテストランの間 に実行されるおよび実行されない特定のアドレスを示すようにしてもよい。トレ ースキャッシュ２００により、ストアできる限りの数のサンプルを用いて統計的 分析を行なうことが可能となる。 図７Ａには、条件分岐イベントを報告するための例示的なフォーマットが示さ れる。最大１５の分岐イベントの結果を１つのトレースエントリとしてまとめる ことができる。１６ビットのＴＤＡＴＡフィールド（または「ＢＦＩＥＬＤ」） は１ビットの分岐結果トレースエントリを含み、ＴＣＯＤＥ＝０００１エントリ と記される。ＴＤＡＴＡフィールドは、１に設定される最も左のビットを除いて 初めにクリアされる。新しい条件分岐に出会うたびに、新しい１ビットエントリ が左に加えられ、それ以外のエントリは１ビットずつ右へシフトされる。 １２８エントリのトレースキャッシュ２００を用いることで、３２０バイトの 情報をストアできる。６つの命令につき１つの分岐という分岐頻度を仮定すると 、開示されるトレースキャッシュ２００は、１５３６個の命令の有効なトレース レコードをもたらす。この推定値はコール、ジャンプおよびリターン命令の発生 を考慮していない。 トレース制御論理２１８はプロセッサインターフェイス論理２０２を介して命 令実行をモニタする。分岐ターゲットアドレスを報告しなければならない場合、 １５のエントリが蓄積されていなくても、カレント条件分岐ＴＤＡＴＡフィール ド内に含まれる情報がトレース制御論理２１８によって完全なものとしてマーク される。図７Ｂに示されるように、（３２ビットアドレッシングを用いるプロセ ッサベースのデバイス１０２における）ターゲットアドレスはそこでトレースエ ントリ対に記録され、その第１のエントリ（ＴＣＯＤＥ＝００１０）はターゲッ トアドレスの上位１６ビットをもたらし、第２のエントリ（ＴＣＯＤＥ＝０１１ １）はターゲットアドレスの下位１６ビットをもたらす。分岐ターゲットアドレ スが条件ジャンプ命令のために与えられる場合、報告される分岐に対する１ビッ トの分岐結果トレースエントリは現われない。 トレースキャプチャの開始および停止 次に、図７Ｃを参照して、たとえばタスクコンテキストスイッチが生じた際な ど、プログラム実行のあるセクションの間にトレース収集を開始および停止する ことが望ましいことがある。トレースキャプチャが停止されると、トレースエン トリはトレースキャッシュ２００に入れられず、トレースポート２１４のボンド アウトピンにも現われない。トレースキャプチャをイネーブルおよびディセーブ ルするためにさまざまな方法が考えられる。たとえば、ｘ８６コマンドを提供し 、または既存のｘ８６コマンドを利用してＩ／Ｏポート位置におけるビットをト グルしてもよい。代わりに、オンチップトリガ制御レジスタ２１９をトレースキ ャプチャが開始／停止すべきところのアドレスを示すように構成してもよい。ト レーシングがホールトされると、最後のトレースアドレスを記録しているトレー スエントリ（ＴＣＯＤＥ＝１０００、ＴＣＯＤＥ＝０１１１）がトレースストリ ームに入れられる。トレーシングが再開されると、現在実行されている命令のア ドレスを含むトレース同期エントリ（ＴＣＯＤＥ＝０１１０、ＴＣＯＤＥ＝０１ １１）が生成される。 トレーシングが停止されている間に生じるセグメント変化を考慮することは重 要であるかもしれない。この状態は、図７Ｃに示されるように、ＴＣＯＤＥ＝１ ０００エントリの直後にカレントセグメントベースアドレスエントリ（ＴＣＯＤ Ｅ＝０１００、ＴＣＯＤＥ＝０１１１）を続けるオプションを選択することによ って一部は解決できる。あるトレースの終りにデバッグモードに入る前にカレン トセグメントベースアドレスエントリをイネーブルするための設定オプションも また望ましい。これと比較して、割込みが生じた際など、ベースが変化していな い場合にセグメントベース情報をもたらすことは望ましくないかもしれない。 図７Ｄを参照して、割込みまたはトラップなどの非同期または同期イベントの 発生の後に、ＴＣＯＤＥ＝０１０１トレースエントリが生成され、ターゲット割 込ハンドラのアドレスをもたらす。しかしながら、割込エントリの直前にトレー ス同期（ＴＣＯＤＥ＝０１１０）エントリを生成することによって割込まれた命 令のアドレスと、前セグメントベースアドレス（ＴＣＯＤＥ＝００１１）とを記 録することも望ましい。トレース同期エントリは割込ハンドラが始まる前にリタ イアした最後の命令のアドレスを含む。 セグメントの変化 図７Ｅは、セグメントパラメータの変化を報告するのに用いられるトレースエ ントリを示している。トレースストリームを処理する際にトレースアドレス値を セグメントベースアドレスと組合せて命令の線形アドレスを定める。ベースアド レスおよびデフォルトデータオペランドサイズ（３２または１６ビットモード） は変更することができる。この結果、ＴＣＯＤＥ＝００１１および０１１１エン トリは正確に命令フローを再構築するのに必要な情報をもたらすよう構成される 。ＴＣＯＤＥ＝００１１エントリに対応するＴＤＡＴＡフィールドは前セグメン トベースアドレスの上位１６ビットを含むが、関連付けられたＴＣＯＤＥ＝０１ １１エントリは下位１５ビットまたは４ビットを含む（これは命令がリアルモー ドで実行されるかプロテクトモードで実行されるかに依存する）。また、ＴＣＯ ＤＥ＝０１１１エントリはカレントセグメントサイズ（３２ビットまたは１６ビ ット）を示すビットと、動作モード（リアルまたはプロテクト）を示すビットと 、ページングが用いられているかどうかを示すビットとを含む。セグメント情報 は一般的に、カレント（ターゲット）セグメントではなく前セグメントに関連し ている。カレントセグメント情報はプロセッサコア１０４を停止してその状態を 調べることによって得られる。 ユーザ特定のトレースエントリ アプリケーションプログラムまたはオペレーティングシステムが付加的な情報 をトレースストリームに加えることを望む場合がある。このためには、好ましく は、所望の実行位置において１６ビットデータ値をトレースストリームに入れる ことを可能にするｘ８６命令が提供される。この命令はＩ／Ｏ空間への移動とし て実現でき、オペランドはメモリまたはレジスタにより与えられる。プロセッサ コア１０４がこの命令を実行すると、ユーザ特定のトレースエントリがトレース 制御論理２１８によりキャプチャされ、トレースキャッシュ２００に入れられる 。図７Ｆに示されるように、この発明の開示される実施例ではＴＣＯＤＥ＝１０ ０１エントリがこの目的に用いられる。このエントリはたとえば、マルチタスク のオペレーティングシステムにおいてタスクスイッチが生じた際に前のまたは現 在のタスク識別子を提供してもよい。 トレースデータの同期 プロセッサベースのデバイス１０２において典型的なソフトウェアを実行する 際に、アドレス値を含むトレースエントリは少ない。ほとんどのエントリはＴＣ ＯＤＥ＝０００１フォーマットのものであり、１つのビットが条件動作の結果を 示している。しかしながら、トレースストリームを調べる場合には、データは既 知のプログラムアドレスに関連してでなければ検討することができない。たとえ ば、トレースキャッシュ２００における最も古いエントリから始まってアドレス エントリまでのすべてのエントリは利用価値が少ない。アルゴリズム同期は典型 的に、ターゲットアドレスをもたらすトレースエントリから始まる。 トレースキャッシュ２００が、アドレスをもたらすエントリを１つも含んでい ない場合、トレース分析はできない。この状況は稀ではあるが起こり得る。この ため、開示される実施例では同期レジスタＴＳＹＮＣを提供して同期化アドレス 情報の注入を制御する。同期レジスタＴＳＹＮＣが０に設定されると、トレース 同期エントリは生成されない。 図７Ｇでは、例示的なトレース同期エントリが示される。動作中、カウンタレ ジスタは、ターゲットアドレスを含むトレースエントリが生成されるたびに同期 レジスタＴＳＹＮＣに含まれる値にセットされる。他のすべてのトレースエント リに対してカウンタは１だけデクリメントされる。カウンタが０に達すると、最 も最近リタイアした命令（または代わりに係属中の命令）のアドレスを含むトレ ースエントリ（ＴＣＯＤＥ＝０１１０）が挿入される。さらに、同期化エントリ がトレースキャッシュ２００に記録されると、これはトレースピン２２０にも現 われ、全機能ＩＣＥ装置に対して同期化トレースデータが十分に利用可能である ことを確実にする。 また、トレースエントリ情報を拡張して、コード範囲または実行性能に関する データを含むようにしてもよい。この情報はたとえばコードテストおよび性能チ ューニングなどに有効である。こうした強化がなくても、プロセッサコア１０４ がトレースキャッシュ２００にアクセスするのを可能にすることは望ましい。マ イクロコントローラデバイスの場合、この特徴はトレースキャッシュ２００をＩ ／Ｏまたはメモリ空間内にマッピングすることにより達成できる。より一般的な アプローチでは、トレースキャッシュ２００のデータのシステムメモリへの移動 をサポートする命令を含めるようにする。 このように、ソフトウェア性能プロファイリング情報をもたらすための柔軟な 高性能の解決策を提供するプロセッサベースのデバイスについて説明した。プロ セッサベースのデバイスは、プロファイリング情報をキャプチャし、かつ提供す る能力を有するトレースキャッシュを組込んでいる。プロファイリング情報を外 部デバイスに通信するためにシリアルおよびパラレル通信チャネルの双方が設け られる。開示されるオンチップトレースキャッシュにより、数多くの既存の解決 策において生じる帯域幅およびクロック同期のさまざまな問題が軽減され、また 、さほど高価でない外部キャプチャハードウェアを用いる際にはこれを利用する ことが可能となる。 この発明の上記の開示および説明は例示的かつ説明的なものであり、この発明 の精神から逸脱することなく大きさ、形状、材料、構成要素、回路素子、ワイヤ 接続および接触のさまざまな変更ならびに例示される回路の詳細、構成および動 作の方法におけるさまざまな変更を行なうことができる。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年２月１２日（１９９９．２．１２） 【補正内容】 にする。ブレークポイントレジスタが、タイマを開始し停止するよう機能するオ フチップトリガパルスを発生するのに用いられる。しかしながら、シリアルリン クはオンチップのソフトウェア性能プロファイリングキャプチャ能力を提供せず 、プロファイルデータをもたらすにはさらなる専用のピンおよび外部トレースキ ャプチャハードウェアが必要である。 上述のように、時々ソフトウェア自体に計測機能が付いているためソフトウェ アを分析して性能プロファイリングデータを収集することができる。多くの場合 、計測機能付コードは、選択されたプロシジャを分析するために、プロファイリ ング情報を挿入するように構成されるコンパイラによって生成される。たとえば 、プロシジャコールのプロローグおよび終りのエピローグにおいて、コンパイラ は実行時間をトラッキングするカウンタを活性化するのに用いられるコードを挿 入してもよい。特定されたプログラム実行コールが実行されると、挿入されたル ーチンへのジャンプが行なわれカウンタ／タイマをマークする。他の補助プロシ ジャをコールする親プロシジャの実行時間は、親プロシジャの全実行時間から補 助プロシジャの実行時間を減算することによって定められる。あるモジュールの すべてのプロシジャを分析することによって、そのモジュールの全実行時間を計 算できる。むろん、所与のプロシジャの実行時間はプロシジャにおける変数の状 態に応じて変動することがあり、統計的サンプリングを利用することが必要とな る。 このように、ソフトウェア性能プロファイリングに対する数多くの現在の解決 策には、コードに計測機能を付けることの必要、パッケージングおよび開発のコ ストの増加、回路の複雑さ、ならびに帯域幅整合の困難を含む、さまざまなハー ドウェアおよびソフトウェアの制約がある。特に、内部プロセッサのクロック周 波数が増加し続けるにつれ、将来、既存の解決策の制約が悪化する可能性が高い ため、プロファイルデータをキャプチャするための低コストのプロシジャは非常 に望ましいものである。 米国特許第５，０５８，１１４号では、トレース機能を組込んだプログラム制 御装置が記載されている。ある特定の動作モードの間に活性化され外部条件に対 応する情報とプログラム制御装置の動作シーケンスにかかった時間に関する情報 とを連続してストアする記憶回路が提供される。 発明の開示 簡単に、この発明によるプロセッサベースのデバイスは、ソフトウェア性能プ ロファイリング情報を提供するためのオンチップトレースキャッシュおよびサポ ート回路を含む。トレースキャッシュは選択されたプロシジャにおいて費やされ た実行時間に関する情報を集める。よって性能プロファイリング情報が、コード に計測機能を付けたり、プログラム実行速度に悪影響を与えたり、または高価な オフチップサポート装置を用いることなく集められる。 この発明によるシステムにおいて、ブレークポイントまたはトリガ制御レジス タは、選択されたプロシジャに入る際に第１のオンチップカウンタを初期化およ びトリガ（開始）するよう構成される。第２のブレークポイントまたはトリガ制 御レジスタは、選択されたプロシジャのプロシジャエピローグに入った際に第１ のカウンタを停止するのに用いられる。選択されたプロシジャの経過した実行時 間を反映するカウンタ値はそこでオンチップトレースキャッシュにストアされる 。割込ハンドラ実行時間などの他のパラメータを測定するのに類似の技術を用い ることができる。 この発明の開示される実施例では、第２のカウンタも設けられる。第２のカウ ンタは連続して実行されるが、第２のトリガ制御レジスタにより生じる停止トリ ガイベントの後にゼロにリセットされる。また、停止トリガイベントによって第 ２のカウンタの値がオンチップトレースキャッシュ内に入れられる。この第２の カウンタ値は関心の対象であるプロシジャの発生の頻度を得るのに有効である一 方、第１のカウンタはプロシジャの実行時間に関する情報をもたらす。 プロファイルデータは、選択されるプロシジャが実行されるコンピュータシス テム内にある後処理ソフトウェアによって、デバッグポートを利用するホストシ ステムによって、またはチップ外のトレースキャプチャ用ハードウェアを介して 分析できる。一般的に、一度に１つのプロシジャだけについてプロファイルがと られる。トレースキャッシュを調べることによって、あるプロシジャにおいて費 やされた最小、平均および最大時間ならびに他の統計的データを判定できる。こ請求の範囲 １．一連の命令を実行するように適合される電子プロセッサベースのデバイス（ １０２）であって、前記プロセッサベースのデバイスにはピン（２３０）が設け られ外部導体への接続ができ、前記電子プロセッサベースのデバイスは プロセッサコア（１０４）を含み、 トレースキャッシュ（２００）は前記プロセッサコア（１０４）に結合され前 記プロセッサコアにより実行されるプロシジャのための実行時間に関連する性能 プロファイリング情報をストアし、前記トレースキャッシュは一連の記憶素子を 含み、 トレース制御回路（２１８）は前記性能プロファイリング情報を集め前記性能 プロファイリング情報を前記トレースキャッシュ（２００）にもたらすことを特 徴とする、プロセッサベースのデバイス。 ２．前記トレース制御回路（２１８）は 前記トレースキャッシュ（２００）に結合される第１のカウンタと、 前記第１のカウンタに結合される第１のトリガ制御レジスタ（２１９ａ）とを 含み、前記第１のトリガ制御レジスタ（２１９ａ）は予め定められた命令の実行 の際に前記第１のカウンタを活性化するよう構成可能であり、前記トレース制御 回路（２１８）はさらに 前記第１のカウンタに結合される第２のトリガ制御レジスタ（２１９ｂ）を含 み、前記第２のトリガ制御レジスタ（２１９ｂ）はさらなる予め定められた命令 の実行の際に前記第１のカウンタを非活性化するよう構成可能であり、 前記第１のカウンタの非活性化によりそのカウント値が前記トレースキャッシ ュ内にストアされる、請求項１に記載のプロセッサベースのデバイス。 ３．前記トレース制御回路（２１８）は 前記トレースキャッシュ（１０２）に結合される第２のカウンタをさらに含み 、 前記第２のトリガ制御レジスタ（２１９ｂ）はさらなる予め定められた命令の 実行の際に前記第２のカウンタを初期化するようさらに構成可能であり、前記第 ２のカウンタの初期化により、初期化の直前のそのカウント値が前記トレースキ ャッシュ（２００）内にストアされる、請求項２に記載のプロセッサベースのデ バイス。 ４．前記予め定められた命令は特定されたソフトウェアプロシジャへ入ったこと を示し、前記さらなる予め定められた命令は特定されたソフトウェアプロシジャ から出たことを示す、請求項２または３に記載のプロセッサベースのデバイス。 ５．前記予め定められた命令は特定された割込ハンドラへ入ったことを示し、前 記さらなる予め定められた命令は前記特定された割込ハンドラから出たことを示 す、請求項４に記載のプロセッサベースのデバイス。 ６．前記トレースキャッシュ（２００）はファーストインファーストアウト（Ｆ ＩＦＯ）循環キャッシュである、請求項１から５のいずれかに記載のプロセッサ ベースのデバイス。 ７．前記トレースキャッシュとピンの選択されたものとの間に接続され前記トレ ースキャッシュから外部デバイスへ性能プロファイリング情報を送信するための 通信チャネルをさらに含む、請求項１から６のいずれかに記載のプロセッサベー スのデバイス。 ８．ソフトウェア性能プロファイリング情報を生成し分析するためのソフトウェ ア開発環境であって 請求項７にクレームされるような電子プロセッサベースのデバイス（１０２） と、 前記プロセッサベースのデバイスのピンに通信可能に結合されトレースキャッ シュから性能プロファイリング情報を受信するためのホストシステム（Ｈ）とを 含み、前記ホストシステム（Ｈ）は性能プロファイル情報を分析するためのソフ トウェアを含む、ソフトウェア開発環境。 ９．一連の命令を実行するプロセッサコア（１０４）を有するプロセッサベース のデバイス（１０２）から、ソフトウェア性能プロファイリング情報を後処理ハ ードウェアまたは外部デバッグシステム（Ｈ）にもたらす方法であって、 前記プロセッサベースのデバイス（１０２）内にトレースキャッシュ（２００ ）を設けるステップを含み、前記トレースキャッシュ（２００）は一連の記憶素 子を含んでおり、前記方法はさらに 第１のカウンタを設けるステップと、 予め定められた命令の実行の際に前記カウンタを活性化するステップと、 さらなる予め定められた命令の実行の際に前記カウンタを非活性化するステ ップとによって、前記プロセッサコア（１０４）により実行されるプロシジャの ための実行時間に関連する性能プロファイリング情報を生成するステップを含み 、前記性能プロファイリング情報は非活性化された後の前記カウンタのカウント 値を含んでおり、前記方法はさらに 前記トレースキャッシュの記憶素子内に前記性能プロファイリング情報をスト アするステップと、 前記性能プロファイリング情報を前記後処理ハードウェアまたは外部デバッグ システムにもたらすステップとを含む、方法。 １０．前記性能プロファイリング情報をもたらす前記ステップは、 前記トレースキャッシュ（２００）から前記デバッグシステム（Ｈ）への通信 チャネルを設けるステップと、 前記性能プロファイリング情報を前記トレースキャッシュ（２００）から前記 デバッグシステム（Ｈ）へ前記通信チャネルを介して通信するステップとを含む 、請求項９に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ 【要約の続き】 イルデータを分析するのに、ターゲットシステムに対し て実行される後処理ソフトウェア、デバッグポートを利 用するホストシステム、またはオフチップトレースキャ プチャハードウェアのいずれを用いてもよい。

Claims (1)

1. 【特許請求の範囲】 １．一連の命令を実行するように適合される電子プロセッサベースのデバイス（ １０２）であって、前記プロセッサベースのデバイスにはピンが設けられ外部導 体への接続ができ、前記プロセッサベースのデバイスはプロセッサコア（１０４ ）を含み、前記電子プロセッサベースのデバイスは 前記プロセッサコア（１０４）に結合され前記プロセッサコアにより実行され る命令に関連する性能プロファイリング情報をストアするためのトレースキャッ シュ（２００）を特徴としており、前記トレースキャッシュは一連の記憶素子を 含み、各記憶素子は性能プロファイリング情報をストアするよう適合されること を特徴とする、プロセッサベースのデバイス。 ２．プロセッサベースのデバイス（１０２）であって 前記トレースキャッシュ（２００）に結合される第１のカウンタと、 前記第１のカウンタに結合される第１のトリガ制御レジスタ（２１９ａ）とを さらに含み、前記第１のトリガ制御レジスタ（２１９ａ）は予め定められた命令 の実行の際に前記第１のカウンタを活性化するよう構成可能であり、前記プロセ ッサベースのデバイスはさらに 前記第１のカウンタに結合される第２のトリガ制御レジスタ（２１９ｂ）を含 み、前記第２のトリガ制御レジスタ（２１９ｂ）はさらなる予め定められた命令 の実行の際に前記第１のカウンタを非活性化するよう構成可能であり、 前記第１のカウンタの非活性化によりそのカウント値が前記トレースキャッシ ュ内にストアされる、請求項１に記載のプロセッサベースのデバイス。 ３．プロセッサベースのデバイス（１０２）であって 前記トレースキャッシュ（１０２）に結合される第２のカウンタをさらに含み 、 前記第２のトリガ制御レジスタ（２１９ｂ）はさらなる予め定められた命令の 実行の際に前記第２のカウンタを初期化するようさらに構成可能であり、前記第 ２のカウンタの初期化により、初期化の直前のそのカウント値が前記トレースキ ャッシュ（２００）内にストアされる、請求項２に記載のプロセッサベースのデ バイス。 ４．前記予め定められた命令は特定されたソフトウェアプロシジャへ入ったこと を示し、前記さらなる予め定められた命令は特定されたソフトウェアプロシジャ から出たことを示す、請求項２に記載のプロセッサベースのデバイス。 ５．前記予め定められた命令は特定された割込ハンドラへ入ったことを示し、前 記さらなる予め定められた命令は前記特定された割込ハンドラから出たことを示 す、請求項２に記載のプロセッサベースのデバイス。 ６．前記トレースキャッシュ（２００）はファーストインファーストアウト（Ｆ ＩＦＯ）循環キャッシュである、請求項１に記載のプロセッサベースのデバイス 。 ７．前記トレースキャッシュとピンの選択されたものとの間に接続され前記トレ ースキャッシュから外部デバイスへ性能プロファイリング情報を送信するための 通信チャネルをさらに含む、請求項１に記載のプロセッサベースのデバイス。 ８．一連の命令を実行するプロセッサコア（１０４）を有するプロセッサベース のデバイス（１０２）から、ソフトウェア性能プロファイリング情報を後処理ハ ードウェアまたは外部デバッグシステム（Ｈ）にもたらす方法であって、 前記プロセッサベースのデバイス（１０２）内にトレースキャッシュ（２００ ）を設けるステップを含み、前記トレースキャッシュ（２００）は性能プロファ イリング情報をストアするよう適合される一連の記憶素子を含んでおり、前記方 法はさらに 前記プロセッサコア（１０４）により実行される命令に関連する性能プロファ イリング情報を生成するステップと、 前記トレースキャッシュの記憶素子内に前記性能プロファイリング情報をスト アするステップとを含む、方法。 ９．前記生成するステップは カウンタを設けるステップと、 予め定められた命令の実行の際に前記カウンタを活性化するステップと、 さらなる予め定められた命令の実行の際に前記カウンタを非活性化するステッ プとを含み、前記性能プロファイリング情報は非活性化された後の前記カウンタ のカウント値を含んでいる、請求項８に記載の方法。 １０．前記トレースキャッシュ（２００）から前記デバッグシステム（Ｈ）への 通信チャネル（２３０）を設けるステップと、 前記トレース情報を前記トレースキャッシュ（２００）から前記デバッグシス テム（Ｈ）へ前記通信チャネル（２３０）を介して通信するステップとをさらに 含む、請求項８に記載の方法。 １１．ソフトウェア性能プロファイリング情報を生成し分析するためのソフトウ ェア開発環境であって 一連の命令を実行するよう適合される電子プロセッサベースのデバイス（１０ ２）を含み、前記プロセッサベースのデバイスは 外部導体へ接続するためのピンと、 プロセッサコア（１０４）と、 前記プロセッサコア（１０４）に結合され前記プロセッサコア（１０４）に より実行される命令に関連する性能プロファイリング情報をストアするためのト レースキャッシュ（２００）とを含み、前記トレースキャッシュ（２００）は一 連の記憶素子を含み、前記記憶素子は性能プロファイリング情報をストアするよ う適合されており、前記プロセッサベースのデバイスはさらに 前記トレースキャッシュと前記ピンの選択されたものとの間に接続され前記 トレースキャッシュから前記ピンへ性能プロファイリング情報を送信するための 通信チャネル（２３０）を含み、前記ソフトウェア開発環境はさらに 前記プロセッサベースのデバイスの前記ピンに通信可能に結合され前記トレー スキャッシュから性能プロファイリング情報を受信するためのホストシステム（ Ｈ）を含み、前記ホストシステム（Ｈ）は性能プロファイルデータを分析するた めのソフトウェアを含む、ソフトウェア開発環境。