JPH05298138A - デバッグ支援回路、及びエミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 指定したサブル−チンのみの命令フェッチサ
イクルとデ−タアクセスサイクルとをトレ−スすること
ができるようにすることである。 【構成】 開始条件設定レジスタ３１０には指定サブル
ーチンのアドレス範囲と命令フェッチサイクルであるこ
とが設定され、停止条件設定レジスタ３２０には指定サ
ブルーチン以外のアドレス範囲と命令フェッチサイクル
であることが設定される。夫々の設定内容は、開始条件
検出回路３３０及び停止条件検出回路３４０によってエ
ミュレーションバス３２の情報と比較され、その結果、
指定サブル−チンの命令フェッチでフラグＦＦがセット
され、指定サブル−チンのアドレス範囲外の命令フェッ
チでフラグＦＦがリセットされる。フラグＦＦのセット
状態に呼応してトレースメモリ３６０がチップ選択さ
れ、リセット状態に呼応してチップ非選択にされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ
（マイクロコンピュータとも称する）応用システムのシ
ステムデバッグ若しくはプログラムデバッグに利用され
るデバッグ支援回路、更にはエミュレ−タに関するもの
である。

【０００２】

【従来の技術】マイクロコンピュータを用いたシステム
の開発を行うために、いわゆる、エミュレータ若しくは
インサーキットエミュレータ（単にエミュレータと称す
る）が用いられる。エミュレータは、ソフトウエア開発
用のいわゆるパーソナルコンピュータなどのシステム開
発装置と開発中の応用システムとの間に接続され、その
応用システムに装着されるべきマイクロコンピュータ
（ターゲットマイクロコンピュータ）の機能を代行しつ
つ、デバッガーとしての機能を有し、ソフトウエア（若
しくはプログラム）あるいは応用システムの開発を支援
するものである。このようなエミュレータにおいて、デ
バッグを支援するための回路として、ブレーク制御回路
やトレース回路がある。トレース回路は、エミュレーシ
ョン動作中にエミュレーション用プロセッサとターゲッ
トシステムがやり取するデータ、アドレス信号、及び各
種制御情報を、例えばバスサイクルに同期して順次蓄え
ていく。このときのトレースの開始及び停止の制御は、
ユ−ザプログラム（ターゲットシステムのための動作プ
ログラム若しくは評価対象プログラム）がスタ−トして
から停止（ブレ−ク）するまでのトレ−ス、または、ト
レ−ス範囲をスタ−トポイント（トレース開始アドレ
ス）とストップポイント（トレース停止アドレス）で指
定する方式であった。尚、インサーキット・エミュレー
タについて記載された文献の例としては、昭和６３年１
０月１日に日立マイクロコンピュータエンジニアリング
株式会社より発行された「日立マイコン技報（第２巻、
第２号）」がある。

【０００３】

【発明が解決しようとする課題】本発明者はサブル−チ
ンの実行命令をトレ−スする場合について検討した。こ
のとき、従来のようにトレースの開始及び停止を当該サ
ブルーチンの命令アドレスで指定すると、命令フェッチ
サイクルはトレ−スできるがデ−タアクセスサイクルは
トレ−スできなかった。また、スタ−トポイントとスト
ップポイントとを単に指定する場合には、目的サブル−
チンの下位サブル−チン及び割込み処理ル−チンまでト
レ−スしてしまい、トレ−スメモリの記憶容量が比較的
小さい場合、指定サブル−チン全体をトレ−スしきれな
いというの問題があった。

【０００４】本発明の目的は、指定したサブル−チンの
みの命令フェッチサイクルとデ−タアクセスサイクルと
をトレ−スすることができるデバッグ支援回路並びにエ
ミュレータを提供することにある。本発明の別の目的
は、所望のサブルーチンの実行時間の測定をも可能にす
るデバッグ支援回路並びにエミュレータを提供すること
にある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、アドレス範囲とアクセス種別と
によって開始条件が設定される開始条件設定手段（３１
０）と、アドレス範囲とアクセス種別とによって停止条
件が設定される停止条件設定手段（３２０）と、アドレ
ス信号及びアクセス種別を示す制御信号と前記開始条件
設定手段に設定された条件との一致を検出する開始条件
検出手段（３３０）と、アドレス信号及びアクセス種別
を示す制御信号と前記停止条件設定手段に設定された条
件との一致を検出する停止条件検出手段（３４０）と、
前記開始条件検出手段（３３０）による条件一致検出に
基づいて所定のデバッグ支援動作の開始を指示し、前記
停止条件検出手段（３４０）による条件一致検出に基づ
いてデバッグ支援動作の停止を指示するための制御手段
（３５）とによってデバッグ支援回路を構成する。

【０００８】ここで、前記制御手段（３５）は、前記開
始条件検出手段（３３０）による条件一致検出に基づい
てセット状態にされ、前記停止条件検出手段（３４０）
による条件一致検出に基づいてリセット状態にされるフ
ラグ手段（ＦＦ）を備え、そのフラグ手段（ＦＦ）の出
力に基づいてデバッグ支援動作の開始並びに停止を制御
する。デバッグ支援動作とは、例えばトレースメモリ
（３６０）に対するエミュレーションバス（３２）のト
レース、或は所望のサブルーチンなどのターゲットプロ
グラム実行時間を計測するための計数動作とされる。

【０００９】

【作用】上記手段において例えば指定したサブル−チン
のみの命令フェッチサイクルとデ−タアクセスサイクル
を共にトレ−スする場合に着目すると、開始条件設定手
段（３１０）には指定サブルーチンのアドレス範囲と命
令フェッチサイクルであることが設定され、停止条件設
定手段（３２０）には指定サブルーチン以外のアドレス
範囲と命令フェッチサイクルであることが設定される。
これにより、エミュレーションにおいては、指定サブル
−チンの命令フェッチでフラグ手段（ＦＦ）がセットさ
れ、指定サブル−チンのアドレス範囲外の命令フェッチ
でフラグ手段（ＦＦ）がリセットされ、フラグ手段（Ｆ
Ｆ）のセット状態に呼応してトレースが行われる。この
事により、所望サブル−チンの命令フェッチサイクルと
これに伴うデータアクセスサイクルだけのトレースを実
現する。このとき、制御対象を一定時間毎にカウントア
ップされるカウンタ（７）に置き換えることにより、サ
ブル−チン実行時間の測定が可能にされる。

【００１０】

【実施例】図５には本発明の一実施例に斯るエミュレー
タが示される。同図において４はマイクロコンピュータ
応用システムとしてのターゲットシステム、３はエミュ
レータ、５はホストコンピュータのようなシステム開発
装置である。４０は、ターゲットシステム４におけるタ
ーゲットマイクロコンピュータ搭載領域であり、エミュ
レータ３のコネクタ部３０がターゲットマイクロコンピ
ュータの代わりにターゲットシステム４に装着される。
エミュレーション用プロセッサ１は上記コネクタ部３０
とインタフェースケーブル３１を介して、ターゲットシ
ステム４と信号の入出力を行う。また、エミュレーショ
ン用プロセッサ１はエミュレーション用インタフエース
を用いてエミュレーションバス３２に接続される。上記
エミュレーションバス３２を用いて、エミュレーション
用プロセッサ１から、ターゲットシステム４とエミュレ
ーション用プロセッサ１が送受信する各種の信号や、エ
ミュレーション用プロセッサ１の内部状態に応じた情報
などが出力され、また、エミュレーション用プロセッサ
１に対し、エミュレーションのための各種制御信号が入
力される。

【００１１】上記エミュレーションバス３２には、エミ
ュレーション用プロセッサ１に内蔵されているＲＯＭの
代行若しくはエミュレーションプログラムを格納するエ
ミュレーションメモリ３３と、ブレーク制御回路３４
と、トレース回路３５などが接続される。前記ブレーク
制御回路３４は、エミュレーション用プロセッサ１の制
御状態やエミュレーションバス３２の状態を監視して、
その状態が予め設定された状態に達したときに、ブレー
ク信号ＢＲＫによりエミュレータ専用割込みを入力し
て、エミュレーション用プロセッサ１によるユーザプロ
グラムの実行を停止させ、エミュレーションプログラム
を実行させる（ブレーク）制御を行う。前記トレース回
路３５は、前記ＣＰＵ１１が出力するアドレス信号やバ
スアクセスタイプ信号などに基づき、エミュレーション
バス３２に与えられるアドレスやデータさらには制御情
報を逐次蓄える。前記エミュレーションメモリ３３、ブ
レーク制御回路３４、トレース回路３５はコントロール
バス３６を介してコントロールプロセッサ３７の制御を
受けるようになっている。上記コントロールバス３６
は、ホストインタフェース回路３９を介して、特に制限
はされないもののパーソナルコンピュータなどのシステ
ム開発装置５に接続される。上記エミュレータ３は単一
の回路基板に構成することも可能であるが、本実施例に
おいては、エミュレータ本体３Ａとこのエミュレータ本
体３Ａに図示しないケーブルで延長接続されたエミュレ
ーションポッド３Ｂとに２分割されて構成される。図５
に示されるようにエミュレーションポッド３Ｂにはエミ
ュレーション用プロセッサ１と共にエミュレーションメ
モリ３３を含み、それらをターゲットシステム４に極力
近づけて、不所望な信号遅延を小さくし、ターゲットシ
ステム４の実動作に近い状態で信頼性の高いエミュレー
ションを行えるようにしている。

【００１２】前記エミュレーション用プロセッサ１は、
ユーザプログラム（評価すべき若しくは開発途上のター
ゲットプログラム）を実行しているのか、或はエミュレ
ーションプログラム（エミュレータ若しくはエミュレー
ション用マイクロプロセッサの初期設定用プログラム若
しくはエミュレータの制御用プログラム）を実行してい
るのかを示すためのブレークアクノレッジ信号ＢＡＣＫ
を出力する。このブレークアクノレッジ信号ＢＡＣＫは
その１レベルによりエミュレーション用プログラムの実
行を示し、０レベルにいってユーザプログラムの実行を
示す。例えば、ブレークアクノレッジ信号ＢＡＣＫが１
レベルであると、前記トレース回路３５はアドレス，デ
ータ，制御情報を格納しないようにされる。

【００１３】図１には本発明のデバッグ支援回路の一実
施例に係る前記トレース回路３５の一例が示される。同
図において６は前記システム開発装置５及びエミュレー
タ本体を総称するホスト制御システムであり、マン−マ
シンインタフェ−スの機能を持っており、トレ−ス条件
を設定したり、トレ−スメモリ制御回路３５０に対して
トレ−スモ−ドを設定したり、トレ−スメモリ３６０を
参照する主体として位置付けられる。トレース回路３５
は、トレースの開始条件設定レジスタ３１０と、トレー
スの停止条件設定レジスタ３２０と、トレースの開始条
件検出回路３３０と、トレースの停止条件検出回路３４
０と、トレースメモリ制御回路３５０と、トレースメモ
リ３６０とによって構成される。

【００１４】前記開始条件設定レジスタ３１０は、アド
レス範囲とアクセス種別とによってトレース開始条件が
設定される。前記停止条件設定レジスタ３２０は、アド
レス範囲とアクセス種別とによってトレース停止条件が
設定される。前記開始条件検出回路３３０は、前記エミ
ュレーションバス３２から供給されるアドレス信号及び
アクセス種別を示す制御信号と前記開始条件設定レジス
タ３１０に設定された条件との一致を検出する。前記停
止条件検出回路３４０は、前記エミュレーションバス３
２から供給されるアドレス信号及びアクセス種別を示す
制御信号と前記停止条件設定レジスタ３２０に設定され
た条件との一致を検出する。前記トレースメモリ制御回
路３５０は、前記開始条件検出回路３３０による条件一
致検出に基づいてトレースメモリのトレース動作の開始
を指示し、前記停止条件検出回路３４０による条件一致
検出に基づいてトレースメモリのトレース動作の停止を
指示するものである。このトレースメモリ制御回路３５
０は、前記開始条件検出回路３３０による条件一致検出
に基づいてセット状態にされ、前記停止条件検出回路３
４０による条件一致検出に基づいてリセット状態にされ
るトレースイネーブルフラグ（フラグ手段）ＦＦを備え
る。トレースメモリ制御回路３５０は、トレ−スイネ−
ブルフラグＦＦがセットされている間、メモリアドレ
ス、ライトイネ−ブル信号、及びチップセレクト信号を
出力して、トレ−スメモリ３６０にトレ−ス情報を書き
込み制御する。トレースメモリ３６０は、トレースメモ
リ制御回路３５０からの指示に従ってエミュレーション
バス３２の情報を例えばバスサイクル毎に蓄えていく。
トレースメモリ３６０に蓄えられた情報はホスト制御シ
ステム６に読出し可能にされる。

【００１５】図１のトレース回路３５を用いて、図２の
サブル−チン１の命令フェッチサイクルとデ−タアクセ
スサイクルを共にトレ−スする場合、開始条件設定レジ
スタ３１０にはアドレス１０００（本実施例においてア
ドレスは１６進数で表す）〜１ＦＦＦと、バスアクセス
種別が命令フェッチサイクルであることが設定され、停
止条件設定レジスタ３２０にはアドレス１０００〜１Ｆ
ＦＦ以外と、バスアクセス種別が命令フェッチサイクル
であることが設定される。ここで、図２のターゲットプ
ログラムにおいて、アドレス００００〜０ＦＦＦがメイ
ンル−チン、アドレス１０００〜１ＦＦＦがサブル−チ
ン１、アドレス３０００〜３ＦＦＦがサブル−チン２で
あり、メインル−チンがサブル−チン１を、サブル−チ
ン１がサブル−チン２をコ−ルする構成にされる。最初
トレ−スイネ−ブルフラグＦＦはリセット状態（トレー
ス禁止）に初期化されている。メインル−チンの開始ア
ドレス００００番地からこのプログラムを実行したと
き、トレ−スイネ−ブルフラグＦＦは、図２の様に変化
され、トレ−スメモリ制御回路３５はトレ−スイネ−ブ
ルフラグＦＦが許可状態になっているときに、トレ−ス
メモリ３６０の書き込み動作を許容する。これにより、
トレ−スメモリ３６０には、アドレス１０００〜１ＦＦ
Ｆの命令フェッチサイクル及びアドレス１００４番地の
命令実行に伴うデ−タアクセスサイクルであるアドレス
５０００番地のアクセス情報が取得される。したがっ
て、指定したサブル−チンの命令フェッチサイクル及び
デ−タアクセスサイクルのみをトレ−スすることがで
き、指定したサブル−チンの下位のサブル−チン（サブ
ルーチン２）をトレ−スしないようにすることができ
る。

【００１６】図３には前記トレース回路３５の詳細な実
施例が示される。同図においてエミュレーションバス３
２には、エミュレーションデータバスＥＤＢＵＳ、エミ
ュレーションアドレスバスＥＡＢＵＳ、及びエミュレー
ションコントロールバスＥＣＢＵＳ含まれる。前記エミ
ュレーションコントロールバスＥＣＢＵＳには、アクセ
ス種別を示す制御信号として、特に制限されないが、ア
クセスタイプ信号ＦＣ０、ＦＣ１を含む。ここで、アク
セスタイプ信号ＦＣ０、ＦＣ１は、特に制限されない
が、ＦＣ０＝０，ＦＣ１＝０でデータアクセス、ＦＣ０
＝０，ＦＣ１＝１でプログラムフェッチ（プログラムメ
モリアクセス）、ＦＣ０＝１，ＦＣ１＝０で割込み応答
アクセスを示す。ＦＣ０＝１，ＦＣ１＝１は不使用とさ
れる。

【００１７】前記開始条件設定レジスタ３１０は、第１
のレジスタＲＥＧ１と第２のレジスタＲＥＧ２を有す
る。前記開始条件検出回路３３０は第１のコンパレータ
ＣＯＭＰ１と第２のコンパレータＣＯＭＰ２とナンドゲ
ートＮＡＮＤ１を有する。開始条件レジスタ３１０への
条件設定は前記コントロールバスを３６を介して行われ
る。第１のレジスタＲＥＧ１には所望のアドレスの範囲
が設定される。例えば、１０００〜１ＦＦＦのアドレス
範囲を指定する場合には、そのアドレス範囲の下限アド
レス１０００と上限アドレス１ＦＦＦが設定される。第
２のレジスタＲＥＧ２にはアクセスタイプ信号ＦＣ０，
ＦＣ１に対応する２ビットが設定される。第１のコンパ
レータＣＯＭＰ１は、特に制限されないが、２個の大小
比較器を備え、エミュレーションアドレスバスＥＡＢＵ
Ｓから供給されるアドレス信号が前記下限アドレス以上
であるか否か、並びに上限アドレス以下であるかを判定
し、その供給アドレス信号が設定アドレスの範囲である
場合にハイレベル（例えば論理１）の検出信号Ｓ１を出
力する。第２のコンパレータＣＯＭＰ２は、特に制限さ
れないが、エミュレーションコントロールバスＥＣＢＵ
Ｓから供給されるアクセスタイプ信号ＦＣ０，ＦＣ１が
レジスタＲＥＧ２の設定値に一致するか否かを判定し、
一致する場合にはハイレベルの検出信号Ｓ２を出力す
る。ナンドゲートＮＡＮＤ１は双方の信号Ｓ１及びＳ２
がハイレベルのときにローレベルにされる検出信号Ｓ１
０を出力する。したがって、レジスタＲＥＧ１に設定さ
れたアドレス範囲をアクセスアドレスとし、且つ、レジ
スタＲＥＧ２に設定された種別のアクセスが行われると
きに、その検出信号Ｓ１０がローレベルにされる。

【００１８】前記停止条件設定レジスタ３２０は、第３
のレジスタＲＥＧ３と第４のレジスタＲＥＧ４を有す
る。前記停止条件検出回路３４０は第３のコンパレータ
ＣＯＭＰ３と第４のコンパレータＣＯＭＰ４とナンドゲ
ートＮＡＮＤ２を有する。停止条件レジスタ３２０への
条件設定は前記コントロールバスを３６を介して行われ
る。第３のレジスタＲＥＧ３には所望のアドレスの範囲
が設定される。例えば、１０００〜１ＦＦＦ以外のアド
レス範囲を指定する場合には、その除外されるべきアド
レス範囲の下限アドレス１０００と上限アドレス１ＦＦ
Ｆが設定される。第４のレジスタＲＥＧ４にはアクセス
タイプ信号ＦＣ０，ＦＣ１に対応する２ビットが設定さ
れる。第３のコンパレータＣＯＭＰ３は、特に制限され
ないが、２個の大小比較器を備え、エミュレーションア
ドレスバスＥＡＢＵＳから供給されるアドレス信号が前
記除外されるべき設定アドレス範囲の下限アドレスより
も小さいか否か、並びに除外されるべき設定アドレス範
囲の上限アドレスよりも大きいか否かを判定し、その供
給アドレス信号が前記除外されるべきアドレス範囲外で
ある場合（レジスタＲＥＧ３に設定されたアドレス範囲
に入っている場合）にハイレベルの検出信号Ｓ３を出力
する。第４のコンパレータＣＯＭＰ４は、特に制限され
ないが、エミュレーションコントロールバスＥＣＢＵＳ
から供給されるアクセスタイプ信号ＦＣ０，ＦＣ１がレ
ジスタＲＥＧ４の設定値に一致するか否かを判定し、一
致する場合にはハイレベルの検出信号Ｓ４を出力する。
ナンドゲートＮＡＮＤ２は双方の信号Ｓ３及びＳ４がハ
イレベルのときにローレベルにされる検出信号Ｓ２０を
出力する。したがって、レジスタＲＥＧ３に設定された
アドレス範囲をアクセスアドレスとし、且つ、レジスタ
ＲＥＧ４に設定された種別のアクセスが行われるとき
に、その検出信号Ｓ２０がローレベルにされる。

【００１９】この実施例において注意すべき点は、レジ
スタＲＥＧ１とレジスタＲＥＧ３とに同じアドレスデー
タ例えばＡＤＲｓとＡＤＲｅが設定されたとしても、そ
れによって意味されるアドレス範囲は以下のように相互
に相違さる。 レジスタＲＥＧ１；ＡＤＲｓ≦設定アドレス範囲≦ＡＤ
Ｒｅ レジスタＲＥＧ３；設定アドレス範囲＜ＡＤＲｓ、ＡＤ
Ｒｅ＞設定アドレス範囲 この相違は、コンパレータＣＯＭＰ１，ＣＯＭＰ２によ
る前記大小比較のし方の相違に反映される。

【００２０】図３において前記トレースメモリ制御回路
３５０は、フラグ手段としてのトレースイネーブルフラ
グＦＦ、ナンドゲートＮＡＮＤ３，ＮＡＮＤ４、タイミ
ングジェネレータＴＧＥＮ、アドレスカウンタＡＣＯＵ
ＮＴ、選択制御回路ＳＣＯＮＴ、及びマルチプレクサＭ
ＰＸによって構成される。

【００２１】前記トレースメモリ３６０にはマルチプレ
クサＭＰＸを介してチップセレクト信号ＣＳ＊（記号＊
は、これが付された信号がローイネーブルの信号である
ことを意味し、或はこれが付されていない信号に対して
レベル反転された信号であることを意味する），ライト
イネーブル信号ＷＥ＊，及びアドレス信号ＡＤＲが供給
される。マルチプレクサＭＰＸは、ホスト制御システム
６側から供給されるチップセレクト信号ＣＳ１＊，ライ
トイネーブル信号ＷＥ１＊，及びアドレス信号ＡＤＲ１
と、エミュレーション動作中におけるトレースのために
トレースメモリ制御回路３５で生成されるチップセレク
ト信号ＣＳ０＊，ライトイネーブル信号ＷＥ０＊，及び
アドレス信号ＡＤＲ０とを、選択してトレースメモリ３
６０に与え得る。その制御は選択制御回路ＳＣＯＮＴが
行う。例えば、エミュレーションがブレークされて前記
ブレークアクノレッジ信号ＢＡＣＫが１レベルのときは
ホストシステム側からのチップセレクト信号ＣＳ１＊，
ライトイネーブル信号ＷＥ１＊，及びアドレス信号ＡＤ
Ｒ１が選択され、ユーザプログラムを実行していてブレ
ークアクノレッジ信号ＢＡＣＫが０レベルであるとき
は、チップセレクト信号ＣＳ０＊，ライトイネーブル信
号ＷＥ０＊，及びアドレス信号ＡＤＲ０が選択される。
タイミングジェネレータＴＧＥＮは、特に制限されない
が、ブレークアクノレッジ信号ＢＡＣＫの０レベルなど
に基づいて、トレースのためのメモリ制御信号（ライト
イネーブル信号ＷＥ０＊、チップ選択信号ＣＳ０、アド
レスカウンタイネーブル信号ＡＣＥ）を生成する。アド
レスカウンタＡＣＯＵＮＴは、トレースのためのアドレ
ス信号ＡＤＲ０を順次生成するものであり、特に制限さ
れないが、ブレークアクノレッジ信号ＢＡＣＫの０レベ
ルに基づいて計数値が初期化され、アドレスカウンタイ
ネーブル信号ＡＣＥ＊のローレベルによって計数動作が
可能にされる。

【００２２】前記トレースイネーブルフラグＦＦは、前
記開始条件検出回路３３０から出力される検出信号Ｓ１
０による条件一致検出に基づいてセット状態にされ、前
記停止条件検出回路３４０から出力される検出信号Ｓ２
０による条件一致検出に基づいてリセット状態にされ
る。トレースイネーブルフラグＦＦの出力信号Ｓ３０は
夫々のナンドゲートＮＡＮＤ３，ＮＡＮＤ４の一方の入
力端子に供給される。ナンドゲートＮＡＮＤ３の他方の
入力端子には、タイミングジェネレータＴＧＥＮから出
力されるチップ選択信号ＣＳ０が供給され、ハイレベル
のチップ選択レベルのとき、当該信号を、信号Ｓ３０の
ハイレベル期間だけ有効とする。ナンドゲートＮＡＮＤ
３の出力はエミュレーション中におけるトレースメモリ
３６０のチップ選択信号ＣＳ０＊とされる。ナンドゲー
トＮＡＮＤ４の他方の入力端子には、タイミングジェネ
レータＴＧＥＮから出力されるアドレスカウンタイネー
ブル信号ＡＣＥが供給され、それがハイレベルのイネー
ブルレベルのとき、当該信号を、信号Ｓ３０のハイレベ
ル期間だけ有効とする。ナンドゲートＮＡＮＤ４の出力
はアドレスカウンタイネーブル信号ＡＣＥ＊とされる。

【００２３】次に前記トレース回路３５の動作の一例を
図２をも参照しながら説明する。例えば、エミュレーシ
ョン用プロセッサ１が実行するターゲットプログラム
は、アドレス００００〜０ＦＦＦがメインル−チン、ア
ドレス１０００〜１ＦＦＦがサブル−チン１、アドレス
３０００〜３ＦＦＦがサブル−チン２であり、メインル
−チンがサブル−チン１を、サブル−チン１がサブル−
チン２をコ−ルする構成とされる。このとき、サブルー
チン１における命令フェッチサイクル及びデ−タアクセ
スサイクルのみをトレ−スする場合について説明する。

【００２４】先ず開始条件設定レジスタ３１０には、ア
ドレス１０００〜１ＦＦＦと、バスアクセス種別が命令
フェッチサイクルであることが設定される。すなわち、
図２のレジスタＲＥＧ１にはアドレス１０００とアドレ
ス１ＦＦＦが設定され、レジスタＲＥＧ２にはＦＣ０＝
０，ＦＣ１＝１（プログラムメモリアクセス）が設定さ
れる。停止条件設定レジスタ３２０には、アドレス１０
００〜１ＦＦＦの範囲外と、バスアクセス種別が命令フ
ェッチサイクルであることが設定される。すなわち、図
２に従えばレジスタＲＥＧ３及びＲＥＧ４には前記レジ
スタＲＥＧ１及びＲＥＧ２と同じデータが設定される。
斯る初期設定後に、００００番地からターゲットプログ
ラムを実行してエミュレーションが開始されると、図２
に示されるようにアクセスアドレスとバスアクセス種別
（Ｐはプログラムフェッチ、Ｄはデータアクセス）に従
ってトレースイネーブルフラグＦＦがトレースの禁止状
態と許可状態に変化される。トレ−スメモリ制御回路３
５０は、トレ−スイネ−ブルフラグＦＦが許可状態にな
っているときに、エミュレーションバス３２の内容をト
レースメモリ３６０に格納させる。すなわち、トレース
イネーブルフラグＦＦの出力信号Ｓ３０がハイレベルに
されると、チップ選択信号ＣＳ０＊が選択レベルにさ
れ、且つ、アドレスカウンタＡＣＯＵＮＴが計数動作さ
れ、これによって、動作可能な状態にされるトレースメ
モリ３６０はアドレスカウンタＡＣＯＵＮＴの出力アド
レス信号に従って、順次エミュレーションバス３２の情
報を蓄えていく。トレ−スイネ−ブルフラグＦＦが禁止
状態にされると、トレースメモリ３６０はチップ非選択
状態にされて書き込み動作が停止される。斯る動作にお
いて、トレ−スメモリ３６０には、アドレス１０００〜
１ＦＦＦの命令フェッチサイクル及びアドレス１００４
番地のデ−タアクセスサイクルであるアドレス５０００
番地のデータアクセス情報が取得される。このトレ−ス
メモリに取得された情報はホスト制御システム６によっ
て読み出されてデバッグに供される。

【００２５】したがって、指定したサブル−チンの命令
フェッチサイクル及びデ−タアクセスサイクルのみをト
レ−スし、指定したサブル−チンの下位のサブル−チン
はトレ−スしないようにすることができる。これによ
り、トレ−スメモリ３６０の記憶容量が小さい場合に
も、指定サブル−チン全体をトレ−スしきれないという
事態の発生を防止することができる。さらに、着目すべ
き処理ルーチン以外の情報をトレースしないため、デバ
ッグに際して、不要な情報が混在されず若しくはディス
プレイ上に表示されず、デバッグもやり易くなる。

【００２６】図４には所望のサブルーチンの実行時間を
測定するための一実施例が示される。同図に示される実
施例は前記トレースイネーブルフラグＦＦの出力信号Ｓ
３０を流用するものである。同図において７は例えば３
２ビットのバイナリカウンタであり、信号Ｓ３０は当該
カウンタ７の計数動作のイネーブル信号とされる。バイ
ナリカウンタ７は、信号Ｓ３０のハイレベルによって活
性化されたときに、クロック信号ＣＬＫを計数する。こ
のクロック信号ＣＬＫは、例えば１マイクロｓｅｃ〜２
５０ナノｓｅｃの中から選ばれた所定の周期を有する。
斯る構成において、信号Ｓ３０は、指定したサブル−チ
ンの命令フェッチサイクル及びデ−タアクセスサイクル
のときだけハイレベルにされるから、特定のサブルーチ
ンの実行に要する時間だけを計測することが可能にな
る。

【００２７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
開始条件設定手段及び開始条件検出手段と、停止条件設
定手段及び停止条件検出手段との具体的な構成は図３の
構成に限定されず適宜変更可能である。また、アクセス
種別を指定する信号は上記実施例のアクセスタイプ信号
に限定されない。さらに、上記実施例で説明した開始条
件設定レジスタ３１０、停止条件設定レジスタ３２０、
開始条件検出回路３３０、停止条件検出回路３４０、及
びフリップフロップ回路のようなトレースイネーブルフ
ラグＦＦをから成るデバッグ支援回路を、エミュレーシ
ョン用プロセッサ１にオンチップで内蔵して構成するこ
とも可能である。このようにすればエミュレーション動
作のリアルタイム性に寄与することができる。

【００２８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるエミュ
レータに適用した場合について説明したが、本発明はそ
の他のデバッグ装置にも広く適用することができる。本
発明は、少なくともアクセス種別を示す信号の出力機能
を有するマイクロプロセッサの応用システム若しくはそ
のマイクロプロセッサの動作プログラムを評価する条件
のものに広く適用することができる。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３０】すなわち、指定したサブル−チンの命令フ
ェッチサイクルとデータアクセスサイクルだけをトレ−
スすることができ、指定したサブル−チンの下位のサブ
ル−チンをトレ−スしないようにすることができる。こ
れにより、トレ−スメモリの記憶容量が小さい場合に
も、指定サブル−チン全体の情報をトレ−スしきれない
という事態の発生を防止することができる。さらに、着
目すべき処理ルーチン以外の情報をトレースしないた
め、デバッグに際して、不要な情報が混在されず若しく
はディスプレイ上に表示されず、トレ−ス解析ソフトウ
ェアの負担を軽減でき、デバッグもやり易くなる。ま
た、サブル−チン実行時間計測回路に応用した場合、Ｏ
Ｓ（オペレーティングシステム）のオ−バ−ヘッドを除
いた真のサブル−チン実行時間を計測できる。

【図面の簡単な説明】

【図１】本発明のデバッグ支援回路の一実施例に係るト
レース回路の構成ブロック図である。

【図２】所望サブル−チンの命令フェッチサイクルとデ
−タアクセスサイクルを共にトレ−スする場合の動作説
明図である。

【図３】図１に示されるトレース回路の詳細な一実施例
回路図である。

【図４】所望サブルーチンの実行時間を測定するための
一実施例ブロック図である。

【図５】本発明の一実施例に斯るエミュレータのブロッ
ク図である。

【符号の説明】

１ エミュレーション用プロセッサ ３ エミュレータ ３２ エミュレーションバス ３５ トレース回路 ３１０ 開始条件設定レジスタ ３２０ 停止条件設定レジスタ ３３０ 開始条件検出回路 ３４０ 停止条件検出回路 ３５０ トレースメモリ制御回路 ３６０ トレースメモリ ＲＥＧ１〜ＲＥＧ４ レジスタ ＣＯＭＰ１〜ＣＯＭＰ４ コンパレータ ＦＦ トレースイネーブルフラグ ＡＣＯＵＮＴ アドレスカウンタ ＣＳ＊ チップ選択信号 ３６ コントロールバス ７ バイナリカウンタ ＣＬＫ クロック信号 ＦＣ０，ＦＣ１ アクセスタイプ信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 孝治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 増田 訓 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アドレス範囲とアクセス種別とによって
   開始条件が設定される開始条件設定手段と、 アドレス範囲とアクセス種別とによって停止条件が設定
   される停止条件設定手段と、 アドレス信号及びアクセス種別を示す制御信号と前記開
   始条件設定手段に設定された条件との一致を検出する開
   始条件検出手段と、 アドレス信号及びアクセス種別を示す制御信号と前記停
   止条件設定手段に設定された条件との一致を検出する停
   止条件検出手段と、 前記開始条件検出手段による条件一致検出に基づいて所
   定のデバッグ支援動作の開始を指示し、前記停止条件検
   出手段による条件一致検出に基づいてデバッグ支援動作
   の停止を指示するための制御手段と、 を含んで成るデバッグ支援回路。
2. 【請求項２】 前記制御手段は、前記開始条件検出手段
   による条件一致検出に基づいてセット状態にされ、前記
   停止条件検出手段による条件一致検出に基づいてリセッ
   ト状態にされるフラグ手段を備え、そのフラグ手段の出
   力に基づいてデバッグ支援動作の開始並びに停止を制御
   するものである請求項１記載のデバッグ支援回路。
3. 【請求項３】 前記制御手段は、前記フラグ手段のセッ
   ト状態に呼応してトレースメモリをチップ選択状態に
   し、前記フラグ手段のリセット状態に呼応してトレース
   メモリをチップ非選択状態にするための信号形成論理を
   備えるものである請求項２記載のデバッグ支援回路。
4. 【請求項４】 前記フラグ手段のセット状態に呼応して
   計数動作が開始可能にされ、前記フラグ手段のリセット
   状態に呼応して計数動作が停止可能にされる計数手段を
   更に備えて成る請求項２又は３記載のデバッグ支援回
   路。
5. 【請求項５】 請求項１乃至４の何れか１項に記載のデ
   バッグ支援回路を含み、 前記開始条件検出手段及び停止条件検出手段における前
   記アドレス信号及びアクセス種別を示す制御信号の入力
   端子は、エミュレーション用プロセッサに接続するエミ
   ュレーションバスに結合され、 前記開始条件設定手段及び停止条件設定手段は、ホスト
   装置を介して条件設定可能にされて、 成るものであるエミュレータ。