JP4613410B2 - セラミック回路基板の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体チップを収納するためのセラミック回路基板及びその製造方法に係り、より詳細には半導体チップがワイヤボンド方式でビア導体に接続されるセラミック回路基板及びその製造方法に関する。
【0002】
【従来の技術】
従来より、セラミック回路基板は、電子部品を実装するための配線パターンを形成した回路基板として用いられている。通常、セラミック回路基板に半導体チップをワイヤボンド方式で接続する場合に用いられるセラミック回路基板においては、ボンディングワイヤの受けパッドをセラミックグリーンシートにタングステンやモリブデン等の高融点金属ペーストで印刷して同時焼成し、受けパッドの表面にNiめっき、Auめっきを施して形成している。しかしながら、この場合は、高温焼成(約1550℃)となり、焼成時のセラミックグリーンシートの収縮が大きいので基板寸法のばらつきが大きくなり受けパッドの寸法ピッチの精度に問題があった。また、導体に導通抵抗の高いタングステンやモリブデン等の高融点金属を使わざるを得ず高速信号化に問題があった。
【0003】
そこで、近年、低導通抵抗導体の使用が可能で、低膨張率、低誘電率であり、信頼性の高い抵抗体が形成可能なガラスセラミックからなる低温焼成多層基板による回路基板が用いられてきている。この低温焼成は、例えば、800〜1000℃程度で焼成するもので、低温焼成によって形成されるセラミック回路基板は、表層に半導体チップ搭載用のボンディングワイヤの受けパッドが形成されている。通常、受けパッドは、セラミック回路基板を焼成した後にセラミック回路基板上にAuペーストを印刷して焼成することで形成している。また、半導体チップをセラミック回路基板に搭載する方法としては、ワイヤボンド方式以外にセラミック回路基板の大きさを小さくできるフリップチップ方式があり、基板の焼成後の表面にフリップチップ実装用の受けパッドとなる配線導体パターンをスクリーン印刷で形成し、焼成することで製造している。
【0004】
【発明が解決しようとする課題】
しかしながら、前述したような従来のセラミック回路基板及びその製造方法においては、次のような問題がある。
(1)ボンディングワイヤの受けパッドの形成をセラミック回路基板を焼成した後にAuペーストを印刷し、焼成して形成する場合は、Auペースト中のガラス分が焼成によってAu表面へ浮上し、ボンディングワイヤの不着が発生する。また、受けパッドそのものの存在によりセラミック回路基板の小型化の障害となっている。
(2)フリップチップ方式は、セラミック回路基板の小型化には有利であるが、実装した後半導体チップの裏面が観察できないこともあり、信頼性、安定性においてワイヤボンド方式には及ばない。
(3)セラミック回路基板の焼成後に受けパッドを形成するのではなく、受けパッドをセラミック回路基板と同時焼成して形成し、Auめっきを施せばボンディングワイヤの不着の問題は解消するが、同時焼成であるためにセラミック回路基板の焼成収縮ばらつきが発生し、受けパッドの寸法ピッチ精度が悪い。
(4)焼成収縮解消のために加圧焼成が開発され無収縮焼成が可能であるが、受けパッドの存在によるセラミック回路基板の小型化は解消できない。
本発明は、かかる事情に鑑みてなされたものであって、低温焼成によって形成した絶縁基体の表面に露出したビア導体上にAuめっきを施してワイヤボンドの受けパッドとすることでボンディングワイヤの不着が少なく、基板の小型化に対応できるセラミック回路基板及びその製造方法を提供することを目的とする。
【0005】
【課題を解決するための手段】
前記目的に沿う本発明に係るセラミック回路基板は、絶縁基体の表面に露出したAuめっきの施されたビア導体に半導体チップがワイヤボンドによって接続される低温焼成されたセラミック回路基板であって、ビア導体はAg系導体からなり、絶縁基体と加圧同時焼成されており、しかも、ビア導体の表面が研磨され、ビア導体の表面が研磨されることによりビア導体の表面近傍の金属粒子間のポアが埋められている。ビア導体表面を直接ワイヤボンドの受けパッドとする面は、Auめっきが施されたAg系導体からなり、Ag系導体がW(タングステン)やMo(モリブデン)等に比較して軟質な導体であるので、ボンディングワイヤをワイヤボンダーで接続させる時のワイヤボンド性が良好となり、ボンディングワイヤの不着を少なくして歩留の向上と信頼性を高めることができる。また、ビア導体表面がそのままワイヤボンドの受けパッドとなり、改めて受けパッドを形成することがないので基板の小型化にも対応することができる。更に、絶縁基体と共にビア導体も同時に加圧焼成される加圧同時焼成により平坦で、収縮のないビアピッチ寸法精度の良い絶縁基体が得られるので、良好なワイヤボンド性が得られる。また、ビア導体表面が研磨されているので、Auめっき表面が平坦となり良好なワイヤボンド性が得られる。特にビア導体がAgの場合は、研磨によってビア表面近傍の金属粒子間のポア(気泡)がAgの高い延性によって埋まるので、めっき液のビア導体中への浸透がなくなり腐食や変色が発生しない。
【0006】
前記目的に沿う本発明に係るセラミック回路基板の製造方法は、絶縁基体の表面に露出したAuめっきの施されたビア導体に半導体チップがワイヤボンドによって接続されるセラミック回路基板の製造方法において、絶縁基体を形成する複数枚のセラミックグリーンシートに孔を穿設し、Ag系導体からなる金属ペーストを孔に充填して絶縁基体の表面に露出するビア導体を形成すると共にセラミックグリーンシートの表面に配線パターンを形成し、複数枚のセラミックグリーンシートを重ね合わせて積層体を形成する工程と、積層体を800〜1000℃で加圧しながら焼成して焼結体を形成する工程と、焼結体の表面および絶縁基体の表面に露出しているビア導体を研磨して絶縁基体を形成するとともに、ビア導体の表面を研磨することによりビア導体の表面近傍の金属粒子間のポアを埋める工程と、絶縁基体の表面に露出するビア導体にAuめっきを施す工程とを有する。これにより、低温焼成で加圧同時焼成したAg系導体で形成されたビア導体の表面を研磨し、その表面にAuめっきを施したビア導体表面を直接ワイヤボンドの受けパッドとすることができるので、ボンディングワイヤの不着を少なくして歩留の向上と信頼性を高めたセラミック回路基板を製造することができる。また、ビア導体表面がそのままワイヤボンドの受けパッドとすることができるので、改めて受けパッドを形成することがなく、小型化に対応したセラミック回路基板を製造することができる。
【0007】
【発明の実施の形態】
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態について説明し、本発明の理解に供する。
ここに、図1は本発明の一実施の形態に係るセラミック回路基板の斜視図、図2は同セラミック回路基板の断面図、図3は同セラミック回路基板のビア導体部分の拡大断面図、図4(A)〜(D)は同セラミック回路基板の製造方法の説明図である。
【0008】
図1〜図3に示すように、本発明の一実施の形態に係るセラミック回路基板10は、例えば、800〜1000℃程度の温度で低温焼成して形成できるガラスセラミックからなり、焼成前のシート状からなる複数のセラミックグリーンシート21〜24(図4参照)にAg系導体の金属ペーストを用いて内層配線パターン19を有する配線パターンやビア導体12を形成し、重ね合わせた積層体20を同時焼成して成形された焼結体30の外表面を研磨して絶縁基体40を形成し、更にその外表面には外層配線パターン11が形成されている。また、最外層(上層)のセラミックグリーンシート21に形成されたビア導体12の外表面にはNiめっき14及びAuめっき15が施されたワイヤボンドの受けパッド13が形成されている。このセラミック回路基板10には半導体チップ16が樹脂等でダイボンドされて、半導体チップ16の接続端子17と受けパッド13との間をボンディングワイヤ18で接続して半導体電子部品として用いられている。焼成前の各セラミックグリーンシート21〜24には内層配線パターン19が形成されていて、各層の内層配線パターン19及び外層配線パターン11は、ビア導体12で接続されている(図2参照)。
【0009】
ボンディングワイヤ18の受けパッド13として利用されるビア導体12の表面には下地めっきとしてNiめっき14が施され、その上にAuめっきが施されている(図3参照)。これにより、受けパッド13は、ボンディングワイヤ18との接続を強固なものとしている。また、ビア導体12の導体金属としてAg系(Ag、AgPt、AgPd等)を用いてセラミックグリーンシート21〜24と加圧しながら同時焼成を行ってビア導体12を形成するので、基板のうねりが少なくビア導体12の表面の受けパッド13も平坦となり、ボンディングワイヤ18の良好な接続強度の得られるセラミック回路基板10が確保されている。
【0010】
めっきを行う前のビア導体12の表面は研磨がされているので、研磨面に追随してNiめっき14及びAuめっき15の表面が平坦となり、ワイヤボンド性を更に良好にするセラミック回路基板が確保できる。また、ビア導体12の導体金属は、Ag系を用いており、Agが比較的軟質且つ延性に富む金属であるので、研磨時にビア導体12の金属粒子間のポアを埋め込み、めっき時のめっき液のビア導体12内部への浸透をくい止め、めっき液残渣によるビア導体12の腐食、変色を防止したセラミック回路基板10を確保できる。
【0011】
次いで、図4(A)〜(D)を参照して本発明の一実施の形態に係るセラミック回路基板の製造方法について説明する。
先ず、図4(A)に示すように、800〜1000℃で焼結可能な複数枚のセラミックグリーンシート21〜24は、CaO−Al23 −SiO2 −B23 系ガラス50〜65重量%(好ましくは60重量%)とAl23 50〜35重量%(好ましくは40重量%)からなるセラミック粉末にバインダー、溶剤及び可塑材を添加して混合し、ドクターブレード法等で所望の厚みのシート状にし、所望の大きさに切断して形成している。
【0012】
各セラミックグリーンシート21〜24には、ビア導体12を形成するための孔25をプレス金型やNCマシーン等を使用して穿設している。そして、この孔25には、スクリーン印刷等でAg系導体からなる金属ペーストを充填している。また、各セラミックグリーンシート22〜24には、導通回路を形成するための内層配線パターン19をAg系導体からなる金属ペーストを用いてスクリーン印刷等で形成している。この内層配線パターン19はビア導体12を介して各セラミックグリーンシート21〜24間を電気的に導通させている。ビア導体12及び内層配線パターン19が形成された各セラミックグリーンシート21〜24は、重ね合わせて仮接合して積層体20を形成している。
【0013】
次に、図4(B)に示すように、セラミックグリーンシート21〜24の焼結温度である800〜1000℃では焼結しない未焼結シート26を準備する。この未焼結シート26は、ガラス分を含まないアルミナ粉末のみにバインダー、溶剤及び可塑材を添加して混合し、ドクターブレード法等で所望の厚みのシート状にし、所望の大きさに切断して形成している。この未焼結シート26を積層体20の両面に重ね合わせ、温度100℃、圧力50kg/cm2 で加熱圧着して積層している。
【0014】
次に、未焼結シート26に接触させて、上、下面に金属や耐火物からなる押え治具27をあてがい、10Kg/cm2 の圧力を掛けながら、温度1000℃以下で加圧焼成する。これによって、セラミックグリーンシート21〜24及び金属ペーストが焼結し、バインダー、溶剤及び可塑材が無くなった未焼結シート26を上下面に有する焼結体30が形成される。ここで、焼成温度が800℃未満であるとセラミックグリーンシート21〜24が焼結をせず、絶縁体を形成しない。また、1000℃を超えるとセラミックグリーンシート21〜24のガラス分が溶融しすぎて絶縁体としての強度が弱くなる。この加圧焼成によって、セラミックグリーンシート22〜24のそれぞれの表面に設けられた金属ペーストが焼成されてビア導体12や内層配線パターン19が形成されても、未焼結シート26の拘束により焼結体30の平坦性を維持することができる。また、未焼結シート26の拘束により焼結体30は、積層体20の厚み方向の収縮は発生するが平面方向の収縮は発生しないので、焼成収縮による寸法ばらつきを小さく抑えることができる。
【0015】
次いで、未焼結シート26を介して焼結体30に載置されている押さえ治具27を取り外した後、焼結体30に付着している未焼結シート26を除去する。焼成された未焼結シート26はバインダー、溶剤及び可塑材が無くなった状態であるので、アルミナ紛のみであり、焼結体30の外表面に若干のアルミナ紛の付着を残して、殆どは簡単に剥離除去できる。剥離除去には、必要に応じて焼結体30の外表面にガラスビーズ等のブラスト材を使用してブラスト処理を施し、外表面に付着しているアルミナ紛を除去してもよい。
【0016】
次に、図4(C)に示すように、焼結体30の外表面をラッピング等の方法により研磨を行う。砥粒は表面の仕上げ状態によって選択できるが、320#程度の粒度の砥粒が使用される。これにより、焼結体30の外表面に付着しているアルミナ紛を除去し、焼結体30のセラミック面と、焼結体30の外表面に露出しているビア導体12の表面を研削して平坦に仕上げた絶縁基体40を形成している。
【0017】
次に、図4(D)に示すように、絶縁基体40の上下の外表面に金属ペースト、例えば、Ag系導体ペーストを用いて外層配線パターン11を形成している。この外層配線パターン11はディスクリート部品搭載のためのパッドであったり、外部との接続端子用であったり、抵抗体形成のためのパッドであったりする。ワイヤボンド用のビア導体12には、電解めっきによって厚み2〜4μm程度のNiめっきを施し、その上に厚み0.3〜0.8μm程度のAuめっきを施して受けパッド13を形成している。
【0018】
なお、本実施の形態では、セラミック回路基板10を4層のセラミックグリーンシート21〜24で形成したが、この層数は限定されるものではなく、2層、3層又は5層以上であってもよい。
また、セラミックグリーンシートの材料として、CaO−Al23 −SiO2 −B23 系ガラスとAl23 との混合物以外に、MgO−Al23 −SiO2 −B23 系ガラスとAl23 との混合物、SiO2 −B23 系ガラスとAl23 との混合物、PbO−SiO2 −B23 系ガラスとAl23 との混合物、コージェライト系結晶化ガラス等のセラミック材料を用いてもよい。
【0019】
【実施例】
本発明者は、図5(A)、(B)に示すように、本発明の一実施の形態に係るセラミック回路基板の製造方法により製造したビア導体からなる受けパッド13の径がφ0.2mmのセラミック回路基板(図5(A)参照)と、従来例(図5(B)参照)のワイヤボンドの受けパッド51の寸法が長さ0.4mm、幅0.2mm、φ0.2mmのビア導体52と接続するための接続代幅53が0.05mmのセラミック回路基板と半導体チップ16、57との間にワイヤボンドを行いボンディングワイヤ18、54の接続不良発生率の試験を行った。また、両者の必要とするワイヤボンドの受けパッド13、51の形成可能エリアの幅31、55を、それぞれの受けパッド13、51と隣接している、例えば、ディスクリート部品搭載用等の電子部品搭載用のパターン32、56との必要間隔幅で算出した。その算出方法は、本実施例ではビア導体をそのままワイヤボンドの受けパッド13とすることができるので、従来例で必要であったワイヤボンドの受けパッド51の形成可能エリアの幅55の1.6mmから、Auペーストでワイヤボンドの受けパッドのパターンを形成するのに必要な幅0.5mm(長さ0.4mm+ビア導体との接続代幅0.05×2=0.1mm)を狭くしてワイヤボンドの実験を行ったが問題なくワイヤボンドが可能であったことから算出した。その結果、表1に示すように本発明に係る製造方法では従来例に比べてワイヤボンドの不良率が1/6程度に減少していることがわかった。
【0020】
【表1】
Figure 0004613410
【0021】
【発明の効果】
上記のセラミック回路基板においては、ビア導体はAg系導体からなり、絶縁基体と加圧同時焼成されており、しかも、ビア導体の表面が研磨され、ビア導体の表面が研磨されることによりビア導体の表面近傍の金属粒子間のポアが埋められているので、ボンディングワイヤの不着を少なくして歩留の向上と信頼性を高めることができる。また、ビア導体表面がそのままワイヤボンドの受けパッドとし、基板の小型化に対応することができる。Auめっきの下地がAg系導体となりWやMo等に比較して軟質な導体となり、ワイヤボンド性が良好となる。更に、加圧同時焼成で平坦であり、収縮がなくビアピッチ寸法精度の良い絶縁基板となり、良好なワイヤボンド性が得られる。また、Auめっき前のAg系導体の表面は研磨されているのでAuめっき表面が平坦となり良好なワイヤボンド性が得られる。特に、Agが高い延性をもっているので研磨によってビア表面近傍の金属粒子間のポアが埋まり、めっき液のビア中への浸透がなくなり腐食や変色が発生しない。
【0022】
請求項記載のセラミック回路基板の製造方法おいては、絶縁基体を形成する複数枚のセラミックグリーンシートに孔を穿設し、Ag系導体からなる金属ペーストを孔に充填して絶縁基体の表面に露出するビア導体を形成すると共にセラミックグリーンシートの表面に配線パターンを形成し、複数枚のセラミックグリーンシートを重ね合わせて積層体を形成する工程と、積層体を800〜1000℃で加圧しながら焼成して焼結体を形成する工程と、焼結体の表面および絶縁基体の表面に露出しているビア導体を研磨して絶縁基体を形成するとともに、ビア導体の表面を研磨することによりビア導体の表面近傍の金属粒子間のポアを埋める工程と、絶縁基体の表面に露出するビア導体にAuめっきを施す工程とを有するので、ボンディングワイヤの不着を少なくして歩留の向上と信頼性を高めたセラミック回路基板を製造することができる。また、ビア導体表面がそのままワイヤボンドの受けパッドとすることができ、改めて受けパッドを形成することがなく、小型化に対応したセラミック回路基板を製造することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係るセラミック回路基板の斜視図である。
【図2】同セラミック回路基板の断面図である。
【図3】同セラミック回路基板のビア導体部分の拡大断面図である。
【図4】(A)〜(D)は同セラミック回路基板の製造方法の説明図である。
【図5】(A)、(B)はそれぞれ本発明の一実施の形態に係るセラミック回路基板と従来例のセラミック回路基板でのワイヤボンドの実験の説明図である。
【符号の説明】
10:セラミック回路基板、11:外層配線パターン、12:ビア導体、13:受けパッド、14:Niめっき、15:Auめっき、16:半導体チップ、17:接続端子、18:ボンディングワイヤ、19:内層配線パターン、20:積層体、21〜24:セラミックグリーンシート、25:孔、26:未焼結シート、27:押え治具、30:焼結体、31:受けパッドの形成可能エリアの幅、32:電子部品搭載用のパターン、40:絶縁基体

Claims (1)

  1. 絶縁基体の表面に露出したAuめっきの施されたビア導体に半導体チップがワイヤボンドによって接続されるセラミック回路基板の製造方法において、前記絶縁基体を形成する複数枚のセラミックグリーンシートに孔を穿設し、Ag系導体からなる金属ペーストを前記孔に充填して前記絶縁基体の表面に露出するビア導体を形成すると共に前記セラミックグリーンシートの表面に配線パターンを形成し、前記複数枚のセラミックグリーンシートを重ね合わせて積層体を形成する工程と、前記積層体を800〜1000℃で加圧しながら焼成して焼結体を形成する工程と、前記焼結体および前記絶縁基体の表面に露出している前記ビア導体の表面を研磨して絶縁基体を形成するとともに、前記ビア導体の表面を研磨することにより前記ビア導体の表面近傍の金属粒子間のポアを埋める工程と、前記絶縁基体の表面に露出する前記ビア導体にAuめっきを施す工程とを有することを特徴とするセラミック回路基板の製造方法。
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* Cited by examiner, † Cited by third party
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KR100771298B1 (ko) * 2005-08-24 2007-10-29 삼성전기주식회사 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의제조방법
JP5377885B2 (ja) * 2008-05-16 2013-12-25 日本特殊陶業株式会社 セラミック基板の製造方法
CN103107107B (zh) * 2012-12-12 2015-08-12 贵州振华风光半导体有限公司 提高厚膜混合集成电路同质键合系统批量生产性的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177541A (ja) * 1992-12-03 1994-06-24 Fujitsu Ltd 無機多層基板の製造方法
JPH0786739A (ja) * 1993-09-10 1995-03-31 Matsushita Electric Ind Co Ltd 多層セラミック基板の製造方法
JPH1041626A (ja) * 1996-07-26 1998-02-13 Sumitomo Kinzoku Electro Device:Kk フリップチップ用セラミック多層基板及びその製造方法
JP2000188481A (ja) * 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc セラミック回路基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177541A (ja) * 1992-12-03 1994-06-24 Fujitsu Ltd 無機多層基板の製造方法
JPH0786739A (ja) * 1993-09-10 1995-03-31 Matsushita Electric Ind Co Ltd 多層セラミック基板の製造方法
JPH1041626A (ja) * 1996-07-26 1998-02-13 Sumitomo Kinzoku Electro Device:Kk フリップチップ用セラミック多層基板及びその製造方法
JP2000188481A (ja) * 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc セラミック回路基板

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