JP4601913B2 - 磁気メモリのための導体構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に磁気メモリデバイスのための導体構造に関し、特に導体の断面積を減らして該導体内の電流密度を高め、又は導体の断面積を増やして該導体内の電子の流れに対する抵抗を低減させ、及び導体を部分的に被覆して磁界を増加させて磁気メモリデバイスに１ビットのデータを書き込むために必要となる電流を低減させる、磁気メモリデバイスのための導体構造に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（MRAM）は、従来のデータ記憶技術に代わることができる、新たに開発されつつある技術である。MRAMは、DRAMのような高速のアクセスタイムとハードディスクドライブのような不揮発性のデータ記憶とを含む望ましい特性を有する。MRAMは、データ層、記憶層、又はデータフィルムとも呼ばれる、パターニングされた薄膜磁気素子内の変更可能な磁化方向として１ビットのデータ（すなわち情報）を格納する。データ層は、二進値「1」又は二進値「0」を画定する２つの安定した別個の磁気状態を有するように設計される。１つのデータ層に１ビットのデータが格納されるが、完全な磁気メモリ素子を形成するには、慎重に調整された磁性及び誘電体薄膜材料からなる数多くの層が必要となる。磁気メモリ素子の１つの顕著な形態はスピントンネルデバイスである。スピントンネル効果の物理的過程は複雑であり、これを論じる優れた文献が存在する。
【０００３】
図１(a)において、従来のMRAMメモリ素子101は、薄い障壁層106によって分離されたデータ層102と基準層104とを含む。一般に、障壁層106は約2.0nm未満の厚さを有する。メモリ素子101は幅W及び高さHを有し、該高さHに対する該幅Wの比が縦横比を画定する（すなわち縦横比＝W÷H）。トンネル磁気抵抗（TMR）構造では、障壁層106は、アルミニウム酸化物（Al2O3）等の非導電性の誘電体材料である。一方、巨大磁気抵抗（GMR）構造の場合には、障壁層106は、銅（Cu）等の導電性材料からなる薄い層である。基準層104は固定 (pinned)磁化方向108を有し、すなわち、該固定磁化方向108は、所定の方向に固定され、外部磁界に応じて回転することはない。これとは対照的に、データ層102は、外部磁界に応じて２つの方向に回転することができる可変磁化方向103を有する。
【０００４】
図１(b)において、固定磁化方向108と可変磁化方向103とが同じ方向を指す（すなわち、それらが互いに平行である）場合、データ層102は二進値１を格納する。一方、固定磁化方向108と可変磁化方向103とが反対の方向を指す（すなわち、それらが互いに逆平行(anti-parallel)である）場合には、データ層102は二進値０を格納する。
【０００５】
図２において、従来のメモリ素子101は一般に、２つの直交する導体105,107の交点に配置される。例えば、導体105はワード線とすることができ、導体107はビット線とすることができる。１ビットのデータは、２つの磁界HX,HYを生成することによりメモリ素子101に書き込まれ、該磁界はそれぞれ導体107,105内を流れる電流IY,IXにより生成される。磁界HX,HYは協動してデータ層102と相互作用し、可変磁化方向103を現在の方向から新たな方向へと回転させる。したがって、現在の方向が固定磁化方向108と平行であって（すなわち、x軸上の正のx方向を向いており）データ層102に二進値「１」が格納されている場合には、磁界HX,HYは、可変磁化方向103を逆平行の方向（すなわちx軸上の負のx方向）に回転させてデータ層102に二進値「０」を格納することになる。
【０００６】
図３では、従来のメモリ素子101がそれと同様の複数のメモリ素子101からなる大きなアレイ201中に配置され、該同様の複数のメモリデバイスが、行及び列をなすよう配列された複数の導体107,105の交点に配置されている。例示のため、図３では、導体107はビット線であり、導体105はワード線である。導体（105,107）はメモリ素子101に直に接触する必要はない。典型的には、１つ又は２つ以上の材料層が導体（105,107）をデータ層102及び基準層104から分離させる。
【０００７】
１ビットのデータは、１つのワード線及び１つのビット線に電流IY及びIXを流すことにより、該ワード線及びビット線の交点に配置された複数のメモリ素子101のうちの選択された１つのメモリ素子に書き込まれる。通常の書込み動作中には、組み合わされた磁界HX,HYが、メモリ素子101の可変磁化方向を切り替える（すなわち回転させる）だけの十分な大きさを有する場合にのみ、選択されたメモリ素子101に対する書き込みが行われることになる。
【０００８】
従来のメモリ素子101の１つの問題点は、導体107,105が、tNで示す公称厚さと、メモリ素子101の幅W及び高さHとほぼ等しい幅WB,WHとをそれぞれ有することである。図４では、y軸Yに沿ったメモリ素子101の断面図に、導体107がメモリ素子101の幅Wとほぼ等しい幅WBを有するものとして示されている。同様に、x軸Xに沿ったメモリ素子101の断面図には、導体105がメモリ素子101の高さHとほぼ等しい幅WHを有するものとして示されている。
【０００９】
上記の厚さtN及び幅（WB,WH）の結果として、組み合わせられた磁界HX,HYを生成するために必要となる電流IY,IXが大きくなる。電流が大きいことには幾つかの問題がある。第１に、かかる電流を供給するためのトランジスタ駆動回路のサイズは、必要となる電流量によって決まる。その結果、電流が大きくなるほど大きな駆動回路が必要となる。メモリ素子101の寸法を縮小して面密度を高める場合には、駆動回路のサイズも小さくして、アレイ201により占有される面積を最小限に抑えられるようにすることが望ましい。
【００１０】
第２に、一般に電源が電池であるポータブル電子機器の応用形態では、電流の需要が大きい結果として電池寿命が短くなり、このため、一層大きくて重い電池が必要となる。重量及びサイズを低減させ、より長時間動作させるために電池寿命を延ばすことが望ましい。
【００１１】
最後に、低電力の応用形態の場合には、超小型電子装置により生成される放熱は、供給される電流の量に比例する。それゆえ、放熱の発生は、電流の需要が大きくなるにつれて増加する。過度の放熱の発生は、装置の温度を上昇させ、悪影響を及ぼすものとなることが多い。
【００１２】
特許文献１は、導体がメモリ素子を横切る方向において該導体の縁部が該メモリ素子の幅又は長さ以内に入るように該導体の幅を狭くすることにより、データ層を切り替えるために必要となる電流の量を低減させる、導体レイアウト構造を開示している。しかし、磁気メモリ素子の寸法が縮小し続けているため、電流を更に減らすことが求められている。それゆえ、MRAMデバイスの書込み動作中の電流消費量を更に低減させる必要がある。
【００１３】
【特許文献１】
米国特許第6,236,590号（Bhattacharyya等）
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、メモリセルのデータ層を切り替えるための電流の使用を最適化する、磁気メモリセルのための導体構造を提供することにある。本発明の別の目的は、利用可能な電流を従来の導体構造よりも一層効率的に使用する、磁気メモリセルのための導体構造を提供することにある。本発明の更に別の目的は、大きな電流駆動回路の必要性を低減させる、磁気メモリセルのための導体構造を提供することにある。最後に、本発明の目的は、メモリセルへの書込み動作中に消費される電流を一層低減させる、磁気メモリセルのための導体構造を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、導体の幅及び厚さを縮小して該導体内の電流密度を高めることにより、該導体内に流れる一層少量の電流によってメモリセルのデータ層の可変磁化方向を切り替えるだけの十分な大きさの磁界を生成することができるようにする、導体構造を用いることにより、上記の要求に対処する。基本的には、導体の幅及び厚さが縮小されると、それに応じて切り替え電流要件も低下する。該導体の幅及び厚さの縮小は、公称幅及び公称厚さに対するものとすることができる。更に、該導体の幅及び厚さの縮小は、メモリセルのデータ層にデータを書き込むように動作する１つ又は２つ以上の導体について行うことができる。さらに、本発明は、導体は２つ又は３つ以上の隔置されたセグメントに分割される。また、該隔置されたセグメントを部分的に被覆することが可能である。
【００１６】
本発明の別の実施形態では、導体の幅を狭くすると共に導体の厚さを厚くして、該導体内の電流の流れに対する抵抗が低減されるようにする。該導体は、軟磁性材料により部分的に被覆され、これにより磁界が高められて、該導体内に流れる一層少量の電流によりメモリセルのデータ層の可変磁化方向を切り替えるだけの十分な大きさの磁界を生成することが可能になる。導体の幅を狭くし、及び導体厚さを厚くすることは、公称幅及び公称厚さに対するものとすることができる。導体幅を狭くし、及び導体厚を厚くすることは、メモリセルのデータ層にデータを書き込むように動作する１つ又は２つ以上の導体について行うことができる。さらに、本発明は、導体は２つ又は３つ以上の隔置されたセグメントに分割される。また、該隔置されたセグメントを部分的に被覆することが可能である。
【００１８】
本発明の他の態様及び利点は、本発明の原理を例示する図面に関連して行う、以下の詳細な説明から明らかとなろう。
【００１９】
【発明の実施の形態】
以下の詳細な説明及び幾つかの図面において、同様の構成要素には同様の符号を付すこととする。
【００２０】
例示のために図面に示すように、本発明は、磁気メモリデバイスのための導体構造において実施される。該磁気メモリデバイスは、所定の幅及び長さと１ビットのデータを可変磁化方向として格納するためのデータ層とを含む磁界感応性のメモリセルを含む。第１の導体が幅方向にメモリセルを横切り、第２の導体が長さ方向にメモリセルを横切る。該第１の導体及び第２の導体は、該第１の導体内を流れる第１の電流に応じて第１の磁界を生成し、該第２の導体内を流れる第２の電流に応じて第２の磁界を生成するよう機能する。該第１及び第２の磁界は、協動してデータ層と相互作用して、可変磁化方向を回転させ、これにより新たな１ビットのデータが該データ層に書き込まれる。
【００２１】
第１の導体は、第１の断面積を画定する第１の幅及び第１の厚さと、上面と、メモリセルの幅内に配置される２つの側面と、メモリセルに隣接して配置される底面とを含む。
【００２２】
第２の導体は、第２の断面積を画定する第２の幅及び第２の厚さと、上面と、２つの側面と、メモリセルに隣接して配置される底面とを含む。
【００２３】
第１の導体の第１の厚さは、第１の断面積を縮小させることにより第１の導体内の電流密度を高めるよう予め選択される。その結果として、第２の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第１の磁界が、より少量の第１の電流により生成される。結果的に、電力消費が低減され、放熱の発生もまた低減される。
【００２４】
第２の導体の２つの側面をメモリセルの長さ以内に配置し、及び第２の断面積を縮小させるよう第２の厚さを予め選択して第２の導体内の電流密度を高めることにより、更なる電力消費の低減が達成される。その結果として、第１の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第２の磁界が一層少量の第２の電流により生成される。
【００２５】
本発明の別の実施形態では、第１の導体の２つの側面が、メモリセルの幅内に配置され、第１の導体の上面及び／又は２つの側面が、第１の磁界を増大させる第１の被覆層により被覆される。第１の断面積を増大させるよう第１の厚さを予め選択して、第１の導体の抵抗が低減され、及び第２の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第１の磁界が一層少量の第１の電流により生成されるようにする。
【００２６】
第２の導体の２つの側面をメモリセルの長さ内に配置し、及び第２の導体の上面及び／又は２つの側面を第２の磁界を高めるよう作用する第２の被覆層で覆うことにより、電力消費が更に低減される。第２の断面積を増大させるよう第２の厚さを予め選択して、第２の導体の抵抗が低減され、及び第１の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第２の磁界が一層少量の第２の電流により生成されるようにする。
【００２７】
図５ａ及び図５ｂでは、磁界感応性メモリセル20は、データ層11と、基準層13と、該データ層11と基準層13との間に配置される障壁層15とを含む。メモリセル20は、縦横比AR＝W÷Lを画定する幅W及び長さLを有する。データ層11は可変磁化方向17を有し、基準層13は固定磁化方向19を有する。データ層11には１ビットのデータが格納される。
【００２８】
固定磁化方向19と可変磁化方向17との間の相対的な方向により、データビットの状態が判定される。例えば、二進値「1」状態は、固定磁化方向19と可変磁化方向17とが同一方向を指す平行な方向により示すことができる。逆に、二進値「０」は、固定磁化方向19と可変磁化方向17とが逆方向を指す逆平行な方向により示すことができる。
【００２９】
図５ｂでは、メモリセル20の幅方向DWが幅Wに対してほぼ垂直であり、長さ方向DLが長さLに対してほぼ垂直である。メモリセル20は、幅方向DWを有する相対する側面12sと、長さ方向DLを有する相対する側面14sとを有する。磁界感応性メモリセルが複数の薄膜材料層を含むことができることはMRAM分野において周知のことである。便宜上、磁界感応性メモリセルに含み得る全ての層は図示しないこととする。例えば、データ層11、基準層13、及び障壁層15は、それぞれ複数の材料層から構成可能であるが、それぞれ１つの層だけを示している。更に、本書で解説する第１及び第２の導体は、データ層11及び基準層13と接触するものとして示すが、これらの導体は、１つ又は２つ以上の材料層によってデータ層11及び基準層13から分離させることが可能である。
【００３０】
図５ｃ、図６ａ、及び図６ｃでは、磁気メモリデバイスのための導体構造は、メモリセル20と、幅方向DWにメモリセル20を横切る第１の導体21と、長さ方向DLにメモリセル20を横切る第２の導体23とを含む。
【００３１】
図６ａでは、第１の導体21は、第１の断面積A1を画定する第１の幅W1と第１の厚さt1とを含む（すなわちA1＝W1×t1）。第１の導体21はまた、上面21tと、２つの側面21sと、メモリセル20に隣接する底面21bとを含む（すなわち底面21bはデータ層11と対面するよう配置される）。２つの側面21sは、メモリセル20の幅W内に配置される。すなわち、２つの側面21sは、第１の幅W1がメモリセル20の幅W未満（すなわちW1＜W）になるようにメモリセル20の相対する側面12sから内側に配置される。第１の導体21は、該第１の導体21内を流れる第１の電流I1（図示せず）に応じて第１の磁界H1を生成するよう機能する。
【００３２】
図６ｃでは、第２の導体23は、第２の断面積A2を画定する第２の幅W2と第２の厚さt2とを含む（すなわちA2＝W2×t2）。第２の導体23はまた、上面23tと、２つの側面23sと、メモリセル20に隣接する底面23bとを含む（すなわち底面23bは基準層13に対面するよう配置される）。第２の導体23は、該第２の導体23内を流れる第２の電流I2（図示せず）に応じて第２の磁界H2を生成するよう機能する。第１及び第２の磁界（H1、H2）が協動してデータ層11と相互作用して可変磁化方向17を回転させる。
【００３３】
図５ｃ、図６ｃ、及び図８ａでは、第２の幅W2は、メモリセル20の長さLよりも長いか又は同じ長さである。２つの側面23sは、メモリセル20の相対する側面14sとほぼ同一平面に配置される。代替的には、２つの側面23sは、破線矢印Eにより示すように相対する側面12sから外側に延びるよう配置することができる。何れの場合にも、第２の幅W2は、メモリセル20の長さLよりも長いか又はほぼ同じ長さである（すなわちW2≧L）。
【００３４】
図５ｅでは、複数のメモリセル20が行及び列からなるアレイとして配列されて磁気メモリデバイス10が画定されている。複数の第１の導体21が列をなすよう配列され、複数の第２の導体23が行をなすよう配列される。代替的には、第１の導体21が行をなすよう配列され、第２の導体23が列をなすよう配列されることができる。
【００３５】
各メモリセル20は、第１及び第２の導体（21,23）の交点に配置され、該第１の導体21と第２の導体23との中間に配置される。第１の導体21内に第１の電流I1を流し、第２の導体23内に第２の電流I2を流し、それらの電流によって生成される第１及び第２の磁界（H1,H2）が協動して選択されたメモリセル（図５ｅでは符号20’で示される）のデータ層11と相互作用して可変磁化方向17を回転させることにより、第１及び第２の導体（21,23）の交点に配置された選択されたメモリセル20’に１ビットのデータが書き込まれる。第１の導体21内を流れる電流I1の大きさを低減させることにより、上記の書き込み動作における電力消費を低減させることができる。
【００３６】
導体内の電流密度Jが、その導体内を流れる電流Iの大きさと、該導体の断面積Aとによって決まり、J＝I÷A（単位：A／m2）で求められることは、電子工学の分野で周知である。磁界Hは、アンペアの法則：
【００３７】
【数１】
【００３８】
により導体内を流れる電流Iに関連するものとなる。該式は、I＝H×P（Pは導体の周囲の閉じた磁気経路）と簡略化される。したがって、Iが一定に保持される場合には、Pの減少と共にHが増加する。
【００３９】
例えば、第１の導体21の場合、閉じた磁気経路Pは、第１の導体21（すなわち、第１の導体21の外周）の周囲の閉じた経路であり、よって、P＝（2×W1＋2×t1）である。したがって、第１の磁界H1は、H1≒［I1÷（2×W1＋2×t1）］である。同様に、第２の導体23の場合には、第２の磁界は、H2≒［I2÷（2×W2＋2×t2）］である。
【００４０】
データ層の可変磁化方向を回転させるだけの十分な電流の大きさがデータ層を横切る導体の幅を狭くすることにより低減できることは、MRAMの分野では周知である。導体の幅は、該導体の縁部がメモリセルの縁部の内側になるよう狭くされる。上記のように、Bhattacharyya等に付与された米国特許第6,236,590号は、幅を狭くした導体を開示している。しかし、導体の幅を狭くしただけでは、その分だけ電流が大きく低減されることはない。例えば、導体の幅を二分の一（すなわち50％）に狭くした場合、電流の大きさは二分の一までは低減されない。
【００４１】
本発明の原理によれば、可変磁化方向を回転させるのに必要となる電流の大きさは、導体の厚さを薄くし、かつ導体の幅を狭くして、導体の断面積を小さくし、導体内の電流密度を高くすることにより、更に低減される。
【００４２】
図６ａでは、第１の導体21の第１の厚さt1及び第１の幅W1は、第１の断面積A1を小さくし、及び第１の導体21内の電流密度J1を高めるように、予め選択される。第１の導体21内の電流密度J1を高めることにより、第１の電流I1により生成される第１の磁界H1が大きくなる。しかし、第１の断面積A1を小さくして第１の電流I1を一定に保持した場合には、第１の磁界H1の大きさは、第２の磁界H2と協動して可変磁化方向17を回転させるだけの十分な大きさよりも大きくなる。
【００４３】
可変磁化方向17を回転させるために必要となる実際の大きさよりも第１の磁界H1の大きさが大きくなるので、第２の磁界H2と協動して可変磁化方向17を回転させるだけの十分な大きさを有する程度に第１の磁界H1の大きさが小さくなるように、第１の電流I1の大きさを小さくすることができる。第１の幅W1のために予め選択される値は、第１の導体21の２つの側面21sをメモリセル20の幅W内に配置するものとなる（すなわち、該２つの側面21sは、相対する側面12sの内側に配置されることになる）。第１の導体21は、相対する側面12sの間の中央に配置したものとして示されているが、第１の導体21は、相対する側面12s間に対称的に配置する必要はなく、相対する側面12s内の何処にでも配置することが可能である。
【００４４】
第１の電流I1の大きさを小さくする利点は、電力消費が低減されること、電力消散（すなわち電流により生成される放熱）が低減されること、及び第１の電流I1を供給する駆動回路のサイズが小さくなることを含む。これと同じ利点は、以下で説明するように、第２の電流I2の大きさを小さくする場合にも当てはまる。
【００４５】
図６ｂにおいて、メモリセル20は、公称幅Wnと、第１の公称厚さT1nと、第１の公称断面積A1nとを含む公称導体21’（破線で示す断面図）を有することができる。かかる公称値は、磁気メモリデバイスを製造するための一組の設計規則によって求めることができる。例えば、第１の公称厚さT1n＝0.2μm、公称幅Wn＝1.0μmである場合には、第１の公称断面積A1n＝Wn×T1n＝0.2μm2である。公称幅Wnは、メモリセル20の幅より大きいか又は等しくすることができる。図６ｂでは、公称幅WnはWに等しい。何れの場合にも、第１の幅W1はWnよりも狭く、かつWより狭い。Wn、T1n、及びA1nの値は、W1及びt1の予め選択される値を求めるための基準値として用いることができる。
【００４６】
図６ｂでは、第１の導体21の断面図が、公称導体21’の断面図と重ね合わされており、これにより、第１の公称断面積A1n（A1n＝Wn×T1n）に対する第１の断面積A1（A1＝W1×t1）の減少が示されている。
【００４７】
したがって、第１の断面積A1の減少は、第１の厚さt1を第１の公称厚さT1n未満になるよう予め選択し、第１の幅W1を公称幅Wn未満になるよう予め選択することにより、達成することができる。W＝Wnの場合に第１の幅W1もW未満になるよう予め選択できることは明らかである。例えば、A1n＝Wn×T1n＝0.2μm2であり、第１の幅W1＝0.5μm及び第１の厚さt1＝0.1μmの場合には、第１の断面積A1＝W1×t1＝0.05μm2であり、第１の導体21の第１の断面積A1は、第１の公称断面積A1nの四分の一に減少する。
【００４８】
本発明の一実施形態では、第１の幅W1は公称幅Wnの約0.6倍又はそれ未満となり、第１の厚さt1は公称厚さT1nの約0.5倍又はそれ未満となる。
【００４９】
図８ａないし図８ｃでは、第１の導体21が複数の離間したセグメント22（２つのみ図示する）に分割される。図８ｂでは、全てのセグメント22がメモリセル20の幅W内に配置される。各セグメント22は互いに距離S1だけ隔置される。セグメント22は上記のような第１の厚さt1を有する。セグメント22間の距離S1に起因して、該セグメント22は、第１の幅W1よりも小さくて幅W又は公称幅Wnよりも小さい全幅を有することになる。セグメント22は互いに同じ幅を有することが可能であり、又は各セグメント22毎に異なる幅を有することが可能である。
【００５０】
図８ｃに示すように、本発明の別の実施形態では、セグメント22のうちの少なくとも１つは、メモリセル20の幅W内に配置されない部分（すなわち底面22b）を有するものとなる。
【００５１】
図８ａでは、第１の電流I1が、セグメント22間で配分されて、セグメント22の一方に電流I11が流れ、他方のセグメント22に電流I12が流れるようになる。セグメント22が互いにほぼ等しい寸法（すなわち厚さ及び幅）を有する場合には、電流（I11,I12）は互いにほぼ等しくなる。一方、セグメント22が互いに異なる寸法を有する場合には、電流（I11,I12）は互いに等しくなくなる可能性がある。
【００５２】
セグメント22は、該セグメント22を互いに電気的に接続する導電性材料26により互いに導通するよう接続することが可能である。基本的には、導電性材料26は複数のセグメント22を互いに短絡させる。駆動回路（図示せず）が第１の導体21に第１の電流I1を供給し、該第１の電流I1を分流してセグメント22内に流すことが可能である。しかし、複数のセグメント22が互いに導通状態にある必要はなく、各セグメント22を専用の駆動回路（図示せず）に電気的に接続することが可能である。好適には、駆動回路の数を最小限にするために、複数のセグメント22は互いに導通するよう接続される。
【００５３】
図８ａ及び図８ｂでは、第１の断面積A1は、全てのセグメント22の合計断面積からなる。上述したような、第１の断面積A1を小さくすることによる第１の電流I1の低減は、第１の導体21が複数のセグメント22に分割される場合にも該当する。
【００５４】
本発明の磁気メモリデバイス10の電流消費の更なる低減は、第１の導体21に関する上記説明と同じ態様で、第２の導体23の第２の断面積A2を小さくすることにより、達成される。
【００５５】
図５ｄ、図５ｆ、図７ａ、及び図７ｂでは、第２の導体23の２つの側面23sが、メモリセル20の長さL内に配置される（すなわち、それらは相対する側面14sから内方に配置される）。第２の厚さt2及び第２の幅W2は、第２の断面積A2を小さくし、及び第２の導体23内の電流密度J2を高めるように予め選択される。その結果として、第１の磁界H1と協動して可変磁化方向17を回転させるのに十分な大きさの第２の磁界H2が、一層少量の第２の電流I2により生成される。
【００５６】
図７ｂでは、メモリセル20は、公称長Ln、第２の公称厚さT2n、及び第２の公称断面積A2nを含む公称導体23’（破線でその断面を示す）を有することができる。それら公称値は、磁気メモリデバイスを製造するための一組の設計規則によって求めることができる。例えば、第２の公称厚さT2n＝0.2μm、公称長Ln＝0.8μmの場合には、第２の公称断面積A2n＝Ln×T2n＝0.16μm2である。公称長Lnはメモリセル20の長さLより長いか又は等しくすることができる。図７ｂでは、公称長LnはLに等しい。何れの場合にも、第２の幅W2はLnより狭く、かつLより狭い。Ln、T2n 、及びA2nの値は、予め選択されるW2,t2の値を求めるための基準値として用いることができる。
【００５７】
図７ｂでは、第２の導体23の断面図が、公称導体23’の断面図と重ね合わされ、第２の公称断面積A2n（A2n＝Ln×T2n）に対する第２の断面積A2（A2＝W2×t2）の減少が示されている。
【００５８】
したがって、第２の断面積A2の減少は、第２の厚さt2を第２の公称厚さT2n未満になるよう予め選択し、第２の幅W2を公称長Ln未満になるよう予め選択することにより達成することができる。L＝Lnの場合、第２の幅W2もL未満になるよう予め選択することができる。例えば、A2n＝Ln×T2n＝0.16μm2であり、第２の幅W2＝0.4μm及び第２の厚さt2＝0.1μmの場合には、第２の断面積A2＝W2×t2＝0.04μmであり、第２の導体23の第２の断面積A2が第２の公称断面積A2nの四分の一に縮小する。
【００５９】
本発明の別の実施形態では、第２の幅W2は公称幅Lnの約0.60倍又はそれ未満となり、第２の厚さt2は第２の公称厚さT2nの約0.50倍又はそれ未満となる。
【００６０】
図９ａないし図９ｃでは、第２の導体23が複数の離間したセグメント24（そのうちの２つのみを示す）に分割される。図９ｂでは、全てのセグメント24がメモリセル20の長さL内に配置される。各セグメント24は距離S2だけ隔置される。セグメント24は上記のような第２の厚さt2を有する。セグメント24間の距離S2に起因して、セグメント24は第２の幅W2未満であると共に長さL又は公称長Ln未満である全幅を有するものとなる。セグメント24は、互いに同じ幅を有することが可能であり、又は互いに異なる幅を有することが可能である。
【００６１】
図９ｃに示すように、本発明の別の実施形態では、セグメント24のうちの少なくとも１つが、メモリセル20の長さL内に配置されない部分（すなわち底面24b）を有する。
【００６２】
図９ａでは、第２の電流I2がセグメント24間で配分され、セグメント24のうちの一方に電流I21が流れ、他方のセグメント24に電流I22が流れる。セグメント24が互いにほぼ等しい寸法（すなわち厚さ及び幅）を有する場合には、電流（I21,I22）は互いにほぼ等しくなる。一方、セグメント24が互いに異なる寸法を有する場合には、電流（I21,I22）は互いに等しくなくなる可能性がある。
【００６３】
セグメント24は、該セグメント24を互いに電気的に接続する導電性材料28によって互いに導通するよう接続することが可能である。基本的には、導電性材料28がセグメント24を互いに短絡する。駆動回路（図示せず）は、第２の導体23に第２の電流I2を供給し、該第２の電流I2を分流してセグメント24内に流すことが可能である。しかし、セグメント24は互いに導通状態にある必要はなく、各セグメント24を専用の駆動回路（図示せず）に電気的に接続することが可能である。好適には、駆動回路の数を最小限するために、セグメント24は互いに導通するよう接続される。
【００６４】
図９ａ及び図９ｂでは、第２の断面積A2は、全てのセグメント24の合計断面積からなる。上述したような、第２の断面積A2を小さくすることによる第２の電流I2の低減は、第２の導体23がセグメント24に分割される場合にも当てはまる。
【００６５】
図９ａにも示すように、本発明の更に別の実施形態では、第１の導体21が、図８ａないし図８ｃを参照して先に記載したように、複数の隔置されたセグメント22へと分割される。セグメント22は距離S1だけ隔置される。セグメント22は全て、メモリセル20の幅W内に配置することが可能であり、又はセグメント22のうちの少なくとも１つが幅W内に配置されない部分を有することが可能である。結果的に、第１及び第２の導体（21,23）は何れも、互いに隔置されたセグメント（22,24）へと分割される。
【００６６】
導体（21,23）をセグメント（22,24）へと分割することにより、データ層11の２つ以上の領域に、集中した磁界を印加することが可能となる。例えば、２つの磁界源をデータ層11の両端に配設することが可能である。かかる構成は、データ層11の端部領域で開始するよう切り替えプロセスを制限するものとなる。これにより、一層再現性の高い切り替えプロセスを生成することが可能となる。
【００６７】
第１の導体21及び／又は第２の導体23の断面積を小さくすることによる１つの結果として、断面積（A1,A2）の減少に応じて導体の抵抗が増大することが挙げられる。電子の流れに対する抵抗Rcと導体の断面積Acとの関係は次の通りとなる。
Rc＝ρ×（l÷Ac）＝ρ×［l÷（Wc×tc）］
（ρは抵抗率（Ω・m）、lは長さ（m））
よって、抵抗Rcを低減させる１つの方法は、導体の断面積Acが大きくなるように、厚さtc、幅Wc、又はその両方を大きくすることである。導体の幅Wcを小さくすることに関する利点は既述の通りである。したがって、本書に記載するように導体幅Wcがメモリセル20の長さL又は幅W未満である場合には、断面積Acを大きくして抵抗Rcを低減させるために、厚さtcを大きくしなければならない。
【００６８】
図１４では、第１の導体21は、該第１の導体21の周囲に全磁気経路P1を有しており、この場合、P1＝（2×W1）＋（2×t1）となる。第１の導体21内を流れる第１の電流I1により生成される第１の磁界H1は、第１の電流I1を全磁気経路P1で除算した値に比例し、以下の式が成り立つ。
【００６９】
H1 ≒ I1÷P1 ≒ I1÷（2×W1＋2×t1）
図１４には示さないが、第２の導体23もまた、全磁気経路P2＝（2×W2）＋（2×t2）と、該第２の導体23内を流れる第２の電流I2によって生成され、第２の電流I2を全磁気経路P2で除算した値に比例する、第２の磁界H2とを有する。
【００７０】
H2 ≒ I2÷P2 ≒ I2÷（2×W2＋2×t2）
図１４では、第１の導体21の４つの表面（21t,21s,21b）の各々が、電気回路内の直列抵抗により生じる電圧降下に類似した、第１の磁界H1に対する抵抗Rを表すものとなる。それ故、t1の増加は第１の磁界H1の大きさを小さくするものとなる。これは、t1の増大によって全磁気経路P1が増大するからである。
【００７１】
図１５では、上面21t、側面21s、又はその両方（図示の場合）を第１の被覆層31で覆うことにより、第１の導体21の全磁気経路P1を減少させることができる。底面21bは被覆層で覆われない（すなわち第１の導体21は部分的に被覆される）。第１の被覆層31は強磁性材料から形成される。被覆された表面（21t,21s）の抵抗RはR≒0であり、被覆されない表面（21b）の抵抗RはRのままである。結果として、全磁気経路P1はW1になり、第１の磁界H1は、H1≒I1÷W1である。ビット幅W未満になるよう導体幅W1を制限することにより、磁界H1の値は、ビット及び導体が等しい幅を有する場合よりも高められる。更に、第１の被覆層31のため、第１の厚さt1が厚くなって第１の断面積A1が大きくなり、第１の導体21内の電子の流れに対する抵抗を小さくすることができる。
【００７２】
同様に、上面23t、側面23s、又はその両方（図１１ａを参照）を第２の被覆層33で覆うことにより、第２の導体23の全磁気経路P2を低減させることができる。底面23bは被覆層で覆われない（すなわち第２の導体23は部分的に被覆される）。第２の被覆層33もまた強磁性材料から形成される。したがって、全磁気経路P2はW2になり、第２の磁界H2は、H2≒I2÷W2である。第２の被覆層33によって、第２の厚さt2が厚くなり、これにより第２の断面積A2が大きくなり、第２の導体23内の電子の流れに対する抵抗を小さくすることができる。
【００７３】
第１及び第２の導体（21,23）の導体幅（W1,W2）を狭くすることに関する利点は、第１及び第２の電流（I1,I2）が減少すること、及びサイズ又は書き込み駆動回路が小型化されることを含む。抵抗を小さくすることの利点は、電力の消費及び消散が低減されること、及び第１及び第２の電流（I1,I2）を供給する駆動回路のための電源電圧が低減されることを含む。更に、導体の断面積を大きくすることにより、エレクトロマイグレーションの懸念が軽減される。
【００７４】
図１０ａ及び図１０ｂに示すように、本発明の一実施形態では、磁気メモリデバイス10のための導体構造は、上述したようなメモリセル20を含む。第１の導体21は、幅方向DWにメモリセル20を横切り、該第１の導体21中に第１の電流I1が流れるのに応じて第１の磁界H1を生成するよう機能する。第１の導体21は、第１の断面積A1を画定する第１の幅W1と第１の厚さt1とを含む。第１の導体は更に、上面21tと、メモリセル20の幅W内に配置される２つの側面21s（すなわち側面21sは相対する側面12sから内側に配置される）と、メモリセル20に隣接して配置される底面21bとを含む。
【００７５】
第１の導体21は第１の被覆層31を含む。第１の被覆層31は、上面21t、２つの側面21s、又は上面21t及び２つの側面21sを覆うことができる。第１の被覆層31は、図１５に関して上述したように、全磁気経路P1を減少させ、第１の磁界H1を高めるよう作用するものである。
【００７６】
第２の導体23は、長さ方向DLにメモリセル20を横切り、該第２の導体23中に第２の電流I2が流れるのに応じて第２の磁界H2を生成するよう機能する。第２の導体23は、第２の断面積A2を画定する第２の幅W2と第２の厚さt2とを含み、また、上面23tと、２つの側面23sと、メモリセル20に隣接して配置される底面23bとを含む。既述のように、第１及び第２の磁界（H1,H2）が協動してデータ層11と相互作用し、可変磁化方向17を回転させる。
【００７７】
図１０ａ及び図１０ｂに示す実施形態では、第１の幅W1はメモリセル20の幅Wよりも狭く、第１の厚さt1は第１の断面積A1が大きくなるよう予め選択される。図１４及び図１５を参照して先に記載したように、第１の断面積A1が大きくなることにより、第１の導体21の抵抗が減少する。導体幅W1が狭くなることにより、第１の電流I1が少なくなっても、第１の磁界H1は、第２の磁界H2と協動して可変磁化方向17を切り替えるだけの十分な大きさを確実に有するようになる。
【００７８】
図１０ｂは、公称幅Wn及び第１の公称厚さT1nを有する公称導体21’を破線で示す断面図である。かかる公称値は、既述のように、磁気メモリセル20を製造するための一組の設計規則によって求めることができる。第１の幅W1は公称幅Wnより狭い。２つの側面22sは相対する側面12sから内側に配置され、第１のW1も幅W未満となる。Wn,T1nの値は、W1,t1を求めるための基準値として用いることができる。
【００７９】
しかし、図６ｂに示す実施形態とは異なり、図１０ｂでは、第１の断面積A1の増加は、第１の厚さt1を第１の公称厚さT1nよりも厚くなる（すなわちt1＞T1n）よう予め選択することにより達成することができる。例えば、第１の公称厚さT1n＝0.2μmの場合、第１の厚さt1は0.4μmとなるよう予め選択することができる。
【００８０】
本発明の一実施形態では、第１の幅W1は公称幅Wnの約0.6倍又はそれ未満となり、第１の厚さt1は公称厚さT1nの約1.5倍又はそれ以上となる。
【００８１】
電力消費の更なる低減は、図１１ａ及び図１１ｂに示すように、本発明の別の実施形態によって実現することができ、該実施形態では、第２の導体23が第２の被覆層33を含む。第２の被覆層33は、上面23t、２つの側面23s、又は上面23t及び２つの側面23sを覆うことができる。第２の被覆層33は、図１５に関して上述したように、全磁気経路P2を減少させ、及び第２の磁界H2を高めるよう作用する。
【００８２】
図１１ａ及び図１１ｂに示すように、２つの側面23sはメモリセル20の長さL内に配置される（すなわち相対する側面14sから内側に配置される）。公称長Lnは、メモリセル20の長さLより大きいか又は等しくすることができる。第２の幅W2は、メモリセル20の公称長Ln未満にすることができる。２つの側面23sが相対する側面14sから内側に配置されるので、第２の幅W2もまた長さL未満になる。
【００８３】
第２の厚さt2は、第１の断面積A2が大きくなり及び第２の導体23の抵抗が小さくなるよう予め選択される。導体幅W2が狭くなることにより、第２の電流I2を少なくした場合であっても、第２の磁界H2は、第１の磁界H1と協動して可変磁化方向17を切り替えるだけの十分な大きさを確実に有するようになる。
【００８４】
図１１ｂでは、第２の断面積A2の増加は、第２の厚さt2を、第２の公称厚さT2nよりも厚くなるように予め選択する（すなわちt2＞T2n）ことにより、達成することができる。例えば、第２の公称厚さT2n＝0.3μmの場合、第２の厚さt2は0.7μmになるよう予め選択することができる。
【００８５】
本発明の一実施形態では、第２の幅W2は公称長Lnの約0.6倍又はそれ未満となり、第２の厚さt2は公称厚さT2nの約1.5倍又はそれ以上となる。
【００８６】
図１２ａに示すように、本発明の別の実施形態では、第１の導体21が、複数の互いに隔置され及び被覆されたセグメント22（そのうちの２つのみを示す）へと分割される。第１の導体21と同様に、被覆された各セグメント22は、上面と、２つの側面と、メモリセル20に隣接して配置される底面とを有する。被覆されたセグメント22は互いに距離S1だけ隔置される。
【００８７】
被覆層32は、上面、２つの側面、又は該上面及び該２つの側面を覆うことができる（すなわち被覆されたセグメント22は部分的に被覆される）。図１２ａでは、底面を除く導体22の全ての表面が被覆層32によって覆われる。被覆層32は、上述のように全磁気経路P1を減少させる。被覆された各セグメント22は第１の厚さt1を有し、該第１の厚さt1は、第１の断面積A1を大きくし、これにより被覆された各セグメント22内の電子の流れに対する抵抗を低減させるよう予め選択される。
【００８８】
図１２ａに示すように、本発明の一実施形態では、被覆された全てのセグメント22がメモリセル20の幅W内に配置される。図１２ｂに示すように、本発明の別の実施形態では、被覆されたセグメント22のうちの少なくとも１つが、メモリセル20の幅W内に配置されない部分（すなわち底面22b）を有する。
【００８９】
同様に、図１２ｃでは、第２の導体23が、複数の互いに隔置されかつ被覆されたセグメント24（そのうちの２つのみを示す）へと分割される。第２の導体23と同様に、被覆された各セグメント24は、上面と、２つの側面と、メモリセル20に隣接して配置される底面とを有する。被覆されたセグメント24は、互いに距離S2だけ隔置される。
【００９０】
被覆層34は、上面、２つの側面、又は該上面及び該２つの側面を覆うことができる（すなわち被覆されたセグメント24は部分的に被覆される）。図１２ｃでは、底面を除き、被覆されたセグメント24の全ての表面が被覆層34によって覆われる。被覆層34は、上述のように全磁気経路P2を減少させる。被覆された各セグメント24は第２の厚さt2を有し、該第２の厚さt2は、第２の断面積A2を大きくし、これにより被覆された各セグメント24内の電子の流れに対する抵抗を低減させるように予め選択される。
【００９１】
図１２ｃに示すように、本発明の一実施形態では、被覆された全てのセグメント24がメモリセル20の長さL内に配置される。図１２ｄに示すように、本発明の別の実施形態では、被覆されたセグメント24のうちの少なくとも１つが、メモリセル20の長さL内に配置されない部分（すなわち底面24b）を有する。
【００９２】
図９ａ、図１２ａ、及び図１２ｃに示すように、本発明の一実施形態では、第１及び第２の導体（21,23）の両方が、互いに隔置されかつ被覆されたセグメント（22,24）へと分割される。この場合、被覆層32がセグメント22を覆い、被覆層34がセグメント24を覆う。
【００９３】
図１３ａ及び図１３ｂでは、被覆されたセグメント（22,24）の断面図が公称導体（21’,23’）の断面図（破線で示す）と重ね合わされており、公称導体（21’,23’）の第１及び第２の公称厚さに対して、被覆されたセグメント（22,24）の厚さ（t1、t2）が増していることが示されている。上述のように、厚さ（t1,t2）が増すことにより、被覆されたセグメント（22,24）の断面積（A1,A2）が大きくなり、その結果として、被覆されたセグメント（22,24）内の電子の流れに対する抵抗が低減される。
【００９４】
導体（21,23）を２つ又は３つ以上の被覆されたセグメント（22,24）へと分割することにより、データ層11の２つ以上の領域に、集中した磁界を印加することが可能となる。例えば、２つの磁界源をデータ層11の両端に配設することが可能である。かかる構成は、データ層11の端部領域で開始するよう切り替えプロセスを制限するものとなる。これは、一層再現性の高い切り替えプロセスを生成することができる。
【００９５】
本書に記載する実施形態の場合、被覆層（31,33,32,34）は、強磁性材料とすることができる。好適には、被覆層（31,33,32,34）は、ニッケル鉄合金、ニッケル鉄コバルト合金、コバルト鉄合金、及びパーマロイ（PERMALLOY）(R)を含む、高透磁率の軟磁性材料から形成される（但しこれらには限定されない）。
【００９６】
導体（21,23,22,24）は、銅、アルミニウム、アルミニウム銅、タンタル、金、銀、及びそれら導電性材料の合金を含む、導電性材料から形成することができる（但しこれらには限定されない）。本書で例示した導体（21,23,22,24）は、データ層11又は基準層13と接触するものとして示したが、かかる構成は例示にすぎず、導体（21,23,22,24）は、メモリセル20のための構造を含む１つ又は２つ以上の材料層により、データ層11又は基準層13から分離させることが可能である。
【００９７】
本発明の幾つかの実施形態について解説し図示したが、本発明は、かかる解説及び図示による特定の形態又は部品構成に限定されるものではない。本発明は、特許請求の範囲によってのみ限定される。
【００９８】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．幅(W)及び長さ(L)を有すると共に１ビットのデータを可変磁化方向(17)として格納するためのデータ層(11)を有する磁界感応性メモリセル(20)を含む磁気メモリデバイスのための導体構造であって、
幅方向(DW)に前記メモリセル(20)を横切り、内部に流れる第１の電流(I1)に応じて第１の磁界(H1)を生成するよう機能する第１の導体(21)であって、第１の断面積(A1)を画定する第１の幅(W1)及び第１の厚さ(t1)と、上面(21t)と、前記メモリセル(20)の前記幅(W)内に配置される２つの側面(21s)と、前記メモリセル(20)に隣接して配置される底面(21b)とを含む、第１の導体(21)と、
長さ方向(DL)に前記メモリセル(20)を横切り、内部に流れる第２の電流(I2)に応じて第２の磁界(H2)を生成するよう機能する第２の導体(23)であって、第２の断面積(A2)を画定する第２の幅(W2)及び第２の厚さ(t2)と、上面(23t)と、２つの側面(23s)と、前記メモリセル(20)に隣接して配置される底面(23b)とを含み、前記第２の幅(W2)が実質的に前記メモリセル(20)の前記長さ(L)と等しく又はそれ以上である、第２の導体(23)とを含み、
前記第１及び第２の磁界(H1、H2)が協動して前記データ層(11)と相互作用して前記可変磁化方向(17)を回転させ、
前記第１の厚さ(t1)及び前記第１の幅(W1)が、前記第１の断面積(A1)を減少させ及び前記第１の導体(21)内の電流密度(J1)を増大させるよう予め選択されて、前記第２の磁界(H2)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさの前記第１の磁界(H1)が一層小さな前記第１の電流(I1)により生成される、導体構造。
２．前記第１の幅(W1)が公称幅(Wn)よりも狭く、前記第１の厚さ(t1)が第１の公称厚さ(T1n)よりも薄い、前項１に記載の導体構造。
３．前記第１の幅(W1)が前記公称幅(Wn)の約0.60倍又はそれ未満であり、前記第１の厚さ(t1)が前記第１の公称厚さ(T1n)の約0.50倍又はそれ未満である、前項２に記載の導体構造。
４．前記第１の導体(21)が、複数の互いに隔置された(S1)セグメント(22)へと分割され、該セグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該セグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に位置するように、又は前記セグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項１に記載の導体構造。
５．前記第２の導体(23)の前記２つの側面(23s)が、前記メモリセル(20)の前記長さ(L)内に配置され、前記第２の厚さ(t2)及び前記第２の幅(W2)が、前記第２の断面積(A2)を減少させ及び前記第２の導体(23)内の電流密度(J2)を増大させるように予め選択されて、前記第１の磁界(H1)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさの前記第２の磁界(H2)が一層小さな前記第２の電流(I2)により生成される、前項１に記載の導体構造。
６．前記第２の幅(W2)が公称長(Ln)よりも狭く、前記第２の厚さ(t2)が第２の公称厚さ(T2n)よりも薄い、前項５に記載の導体構造。
７．前記第２の幅(W2)が前記公称長(Ln)の約0.60倍又はそれ未満であり、前記第２の厚さ(t2)が記第２の公称厚さ(T2n)の約0.50倍又はそれ未満である、前項６に記載の導体構造。
８．前記第２の導体(23)が、複数の互いに隔置された(S2)セグメント(24)へと分割され、該セグメント(24)が、前記メモリセル(20)の前記長さ(L)に対して、該セグメント(24)の全てが前記メモリセル(20)の前記長さ(L)内に位置するように、又は前記セグメント(24)のうちの少なくとも１つが前記メモリセル(20)の前記長さ(L)内に配置されない部分を有するように、配置される、前項５に記載の導体構造。
９．前記第１の導体(21)が、複数の互いに隔置されたセグメント(22)へと分割され、該セグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該セグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に配置されるように、又は前記セグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項８に記載の導体構造。
10．幅(W)及び長さ(L)を有すると共に１ビットのデータを可変磁化方向(17)として格納するためのデータ層(11)を有する磁界感応性メモリセル(20)を含む磁気メモリデバイスのための導体構造であって、
幅方向(DW)に前記メモリセル(20)を横切り、内部に流れる第１の電流(I1)に応じて第１の磁界(H1)を生成するよう機能する、第１の導体(21)であって、第１の断面積(A1)を画定する第１の幅(W1)及び第１の厚さ(t1)と、上面(21t)と、前記メモリセル(20)の前記幅(W)内に配置される２つの側面(21s)と、前記メモリセル(20)に隣接して配置される底面(21b)とを含む、該第１の導体(21)と、
前記上面(21t)と、前記２つの側面(21s)と、該上面(21t)及び該２つの側面(21s)とからなる群から選択された１つの表面上で前記第１の導体(21)を覆う、第１の被覆層(31)と、
長さ方向(DL)に前記メモリセル(20)を横切り、内部に流れる第２の電流(I2)に応じて第２の磁界(H2)を生成するよう機能する、第２の導体(23)であって、第２の断面積(A2)を画定する第２の幅(W2)及び第２の厚さ(t2)と、上面(23t)と、２つの側面(23s)と、前記メモリセル(20)に隣接して配置される底面(23b)とを含む、第２の導体(23)とを含み、
前記第１及び第２の磁界(H1,H2)が協動して前記データ層(11)と相互作用して、前記可変磁化方向(17)を回転させ、
前記第１の厚さ(t1)が、前記第１の断面積(A1)を増大させ及び前記第１の導体(21)の抵抗を低減させるよう予め選択され、前記第１の電流(I1)を一層小さくした場合に、前記第１の磁界(H1)が、前記第２の磁界(H2)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさを有するように、前記第１の幅(W1)が予め選択される、導体構造。
11．前記第１の幅(W1)が公称幅(Wn)よりも狭く、前記第１の厚さ(t1)が第１の公称厚さ(T1n)よりも厚い、前項10に記載の導体構造。
12．前記第１の幅(W1)が前記公称幅(Wn)の約0.60倍又はそれ未満であり、前記第１の厚さ(t1)が前記第１の公称厚さ(T1n)の約1.50倍又はそれ以上である、前項11に記載の導体構造。
13．前記第１の導体(21)が、複数の互いに隔置され(S1)かつ被覆されたセグメント(22)へと分割され、該被覆されたセグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該被覆されたセグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に配置されるように、又は該被覆されたセグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項10に記載の導体構造。
14．前記上面(23t)と、前記２つの側面(23s)と、該上面(23t)及び該２つの側面(23s)とからなる群から選択された１つの表面上で前記第２の導体(23)を覆う第２の被覆層(33)を更に含み、該第２の被覆層(33)が前記第２の磁界(H2)を高めるよう機能し、
前記第２の導体(23)の前記２つの側面(23s)が前記メモリセル(20)の前記長さ(L)内に配置され、前記第２の厚さ(t2)が、前記第２の断面積(A2)を増大させ及び前記第２の導体(23)の抵抗を低減させるよう予め選択され、前記第２の電流(I2)を一層小さくした場合に、前記第２の磁界(H2)が、前記第１の磁界(H1)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさを有するように、前記第２の幅(W2)が予め選択される、前項10に記載の導体構造。
15．前記第２の幅(W2)が公称長(Ln)よりも狭く、前記第２の厚さ(t2)が第２の公称厚さ(T2n)よりも厚い、前項14に記載の導体構造。
16．前記第２の幅(W2)が前記公称長(Ln)の約0.60倍又はそれ未満であり、前記第２の厚さ(t2)が前記第２の公称厚さ(T2n)の約1.50倍又はそれ以上である、前項15に記載の導体構造。
17．前記第２の導体(23)が、複数の互いに隔置され(S2)かつ被覆されたセグメント(24)へと分割され、該被覆されたセグメント(24)が、前記メモリセル(20)の前記長さ(L)に対して、該被覆されたセグメント(24)の全てが前記メモリセル(20)の前記長さ(L)内に配置されるように、又は該被覆されたセグメント(24)のうちの少なくとも１つが前記メモリセル(20)の前記長さ(L)内に配置されない部分を有するように、配置される、前項14に記載の導体構造。
18．前記第１の導体(21)が複数の互いに隔置され(S1)かつ被覆されたセグメント(22)へと分割され、該被覆されたセグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該被覆されたセグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に配置されるように、又は該被覆されたセグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項17に記載の導体構造。
【図面の簡単な説明】
【図１】 (a)は従来の磁気メモリ素子の概要を示す斜視図、(b)はそのデータの書き込みに関する説明図である。
【図２】従来の磁気メモリ素子のための書き込み導体のレイアウトを示す概略図である。
【図３】従来の磁気メモリ素子アレイの概略図である。
【図４】従来の書き込み導体と従来の磁気メモリ素子との寸法上の関係を示す断面図である。
【図５ａ】本発明による磁界感応性メモリセルの概要を示す斜視図である。
【図５ｂ】本発明によるメモリセルの幅及び長さを示す平面図である。
【図５ｃ】本発明による磁気メモリセルを横切る第１の導体を示す平面図である。
【図５ｄ】本発明による磁気メモリセルを横切る第２の導体を示す平面図である。
【図５ｅ】本発明による磁気メモリデバイスの概要を示す平面図である。
【図５ｆ】本発明による磁気メモリデバイスの概要を示す平面図である。
【図６ａ】幅及び厚さを縮小させた本発明による導体を示す断面図である。
【図６ｂ】本発明による図６ａの縮小された幅及び厚さを有する導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図６ｃ】長さ方向にメモリセルを横切る本発明による第２の導体を示す断面図である。
【図７ａ】幅及び厚さを縮小させた本発明による導体を示す断面図である。
【図７ｂ】本発明による図６ａの縮小された幅及び厚さを有する導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図８ａ】複数の離間したセグメントに分割された本発明による導体を示す平面図である。
【図８ｂ】複数の離間したセグメントに分割された本発明による導体を示す断面図である。
【図８ｃ】複数の離間したセグメントに分割された本発明による導体を示す断面図である。
【図９ａ】複数の離間したセグメントに分割された本発明による一対の導体を示す平面図である。
【図９ｂ】複数の離間したセグメントに分割された本発明による一対の導体を示す断面図である。
【図９ｃ】複数の離間したセグメントに分割された本発明による一対の導体を示す断面図である。
【図１０ａ】本発明による幅を狭くし厚さを厚くした被覆された導体を示す断面図である。
【図１０ｂ】図１０ａの本発明による幅を狭くし厚さを厚くした被覆された導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１１ａ】本発明による幅を狭くし厚さを厚くした被覆された導体を示す断面図である。
【図１１ｂ】図１０ａの本発明による幅を狭くし厚さを厚くした被覆された導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１２ａ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｂ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｃ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｄ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１３ａ】図１２ａないし図１２ｄの離間され部分的に被覆されたセグメントを、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１３ｂ】図１２ａないし図１２ｄの離間され部分的に被覆されたセグメントを、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１４】本発明による導体の周囲の磁気経路を示す断面図である。
【図１５】本発明による部分的に被覆された導体の断面図である。
【符号の説明】
20 磁気メモリセル
11 データ層
13 基準層
15 障壁層
17 可変磁化方向
19 固定磁化方向
DW 幅方向
W 幅
DL 長さ方向
L 長さ
12s 側面
14s 側面
21 第１の導体
23 第２の導体
A1 第１の断面積
W1 第１の幅
t1 第１の厚さ
I1 第１の電流
H1 第１の磁界
A2 第２の断面積
W2 第２の幅
t2 第２の厚さ
I2 第２の電流
H2 第２の磁界
【発明の属する技術分野】
本発明は、一般に磁気メモリデバイスのための導体構造に関し、特に導体の断面積を減らして該導体内の電流密度を高め、又は導体の断面積を増やして該導体内の電子の流れに対する抵抗を低減させ、及び導体を部分的に被覆して磁界を増加させて磁気メモリデバイスに１ビットのデータを書き込むために必要となる電流を低減させる、磁気メモリデバイスのための導体構造に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（MRAM）は、従来のデータ記憶技術に代わることができる、新たに開発されつつある技術である。MRAMは、DRAMのような高速のアクセスタイムとハードディスクドライブのような不揮発性のデータ記憶とを含む望ましい特性を有する。MRAMは、データ層、記憶層、又はデータフィルムとも呼ばれる、パターニングされた薄膜磁気素子内の変更可能な磁化方向として１ビットのデータ（すなわち情報）を格納する。データ層は、二進値「1」又は二進値「0」を画定する２つの安定した別個の磁気状態を有するように設計される。１つのデータ層に１ビットのデータが格納されるが、完全な磁気メモリ素子を形成するには、慎重に調整された磁性及び誘電体薄膜材料からなる数多くの層が必要となる。磁気メモリ素子の１つの顕著な形態はスピントンネルデバイスである。スピントンネル効果の物理的過程は複雑であり、これを論じる優れた文献が存在する。
【０００３】
図１(a)において、従来のMRAMメモリ素子101は、薄い障壁層106によって分離されたデータ層102と基準層104とを含む。一般に、障壁層106は約2.0nm未満の厚さを有する。メモリ素子101は幅W及び高さHを有し、該高さHに対する該幅Wの比が縦横比を画定する（すなわち縦横比＝W÷H）。トンネル磁気抵抗（TMR）構造では、障壁層106は、アルミニウム酸化物（Al2O3）等の非導電性の誘電体材料である。一方、巨大磁気抵抗（GMR）構造の場合には、障壁層106は、銅（Cu）等の導電性材料からなる薄い層である。基準層104は固定 (pinned)磁化方向108を有し、すなわち、該固定磁化方向108は、所定の方向に固定され、外部磁界に応じて回転することはない。これとは対照的に、データ層102は、外部磁界に応じて２つの方向に回転することができる可変磁化方向103を有する。
【０００４】
図１(b)において、固定磁化方向108と可変磁化方向103とが同じ方向を指す（すなわち、それらが互いに平行である）場合、データ層102は二進値１を格納する。一方、固定磁化方向108と可変磁化方向103とが反対の方向を指す（すなわち、それらが互いに逆平行(anti-parallel)である）場合には、データ層102は二進値０を格納する。
【０００５】
図２において、従来のメモリ素子101は一般に、２つの直交する導体105,107の交点に配置される。例えば、導体105はワード線とすることができ、導体107はビット線とすることができる。１ビットのデータは、２つの磁界HX,HYを生成することによりメモリ素子101に書き込まれ、該磁界はそれぞれ導体107,105内を流れる電流IY,IXにより生成される。磁界HX,HYは協動してデータ層102と相互作用し、可変磁化方向103を現在の方向から新たな方向へと回転させる。したがって、現在の方向が固定磁化方向108と平行であって（すなわち、x軸上の正のx方向を向いており）データ層102に二進値「１」が格納されている場合には、磁界HX,HYは、可変磁化方向103を逆平行の方向（すなわちx軸上の負のx方向）に回転させてデータ層102に二進値「０」を格納することになる。
【０００６】
図３では、従来のメモリ素子101がそれと同様の複数のメモリ素子101からなる大きなアレイ201中に配置され、該同様の複数のメモリデバイスが、行及び列をなすよう配列された複数の導体107,105の交点に配置されている。例示のため、図３では、導体107はビット線であり、導体105はワード線である。導体（105,107）はメモリ素子101に直に接触する必要はない。典型的には、１つ又は２つ以上の材料層が導体（105,107）をデータ層102及び基準層104から分離させる。
【０００７】
１ビットのデータは、１つのワード線及び１つのビット線に電流IY及びIXを流すことにより、該ワード線及びビット線の交点に配置された複数のメモリ素子101のうちの選択された１つのメモリ素子に書き込まれる。通常の書込み動作中には、組み合わされた磁界HX,HYが、メモリ素子101の可変磁化方向を切り替える（すなわち回転させる）だけの十分な大きさを有する場合にのみ、選択されたメモリ素子101に対する書き込みが行われることになる。
【０００８】
従来のメモリ素子101の１つの問題点は、導体107,105が、tNで示す公称厚さと、メモリ素子101の幅W及び高さHとほぼ等しい幅WB,WHとをそれぞれ有することである。図４では、y軸Yに沿ったメモリ素子101の断面図に、導体107がメモリ素子101の幅Wとほぼ等しい幅WBを有するものとして示されている。同様に、x軸Xに沿ったメモリ素子101の断面図には、導体105がメモリ素子101の高さHとほぼ等しい幅WHを有するものとして示されている。
【０００９】
上記の厚さtN及び幅（WB,WH）の結果として、組み合わせられた磁界HX,HYを生成するために必要となる電流IY,IXが大きくなる。電流が大きいことには幾つかの問題がある。第１に、かかる電流を供給するためのトランジスタ駆動回路のサイズは、必要となる電流量によって決まる。その結果、電流が大きくなるほど大きな駆動回路が必要となる。メモリ素子101の寸法を縮小して面密度を高める場合には、駆動回路のサイズも小さくして、アレイ201により占有される面積を最小限に抑えられるようにすることが望ましい。
【００１０】
第２に、一般に電源が電池であるポータブル電子機器の応用形態では、電流の需要が大きい結果として電池寿命が短くなり、このため、一層大きくて重い電池が必要となる。重量及びサイズを低減させ、より長時間動作させるために電池寿命を延ばすことが望ましい。
【００１１】
最後に、低電力の応用形態の場合には、超小型電子装置により生成される放熱は、供給される電流の量に比例する。それゆえ、放熱の発生は、電流の需要が大きくなるにつれて増加する。過度の放熱の発生は、装置の温度を上昇させ、悪影響を及ぼすものとなることが多い。
【００１２】
特許文献１は、導体がメモリ素子を横切る方向において該導体の縁部が該メモリ素子の幅又は長さ以内に入るように該導体の幅を狭くすることにより、データ層を切り替えるために必要となる電流の量を低減させる、導体レイアウト構造を開示している。しかし、磁気メモリ素子の寸法が縮小し続けているため、電流を更に減らすことが求められている。それゆえ、MRAMデバイスの書込み動作中の電流消費量を更に低減させる必要がある。
【００１３】
【特許文献１】
米国特許第6,236,590号（Bhattacharyya等）
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、メモリセルのデータ層を切り替えるための電流の使用を最適化する、磁気メモリセルのための導体構造を提供することにある。本発明の別の目的は、利用可能な電流を従来の導体構造よりも一層効率的に使用する、磁気メモリセルのための導体構造を提供することにある。本発明の更に別の目的は、大きな電流駆動回路の必要性を低減させる、磁気メモリセルのための導体構造を提供することにある。最後に、本発明の目的は、メモリセルへの書込み動作中に消費される電流を一層低減させる、磁気メモリセルのための導体構造を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、導体の幅及び厚さを縮小して該導体内の電流密度を高めることにより、該導体内に流れる一層少量の電流によってメモリセルのデータ層の可変磁化方向を切り替えるだけの十分な大きさの磁界を生成することができるようにする、導体構造を用いることにより、上記の要求に対処する。基本的には、導体の幅及び厚さが縮小されると、それに応じて切り替え電流要件も低下する。該導体の幅及び厚さの縮小は、公称幅及び公称厚さに対するものとすることができる。更に、該導体の幅及び厚さの縮小は、メモリセルのデータ層にデータを書き込むように動作する１つ又は２つ以上の導体について行うことができる。さらに、本発明は、導体は２つ又は３つ以上の隔置されたセグメントに分割される。また、該隔置されたセグメントを部分的に被覆することが可能である。
【００１６】
本発明の別の実施形態では、導体の幅を狭くすると共に導体の厚さを厚くして、該導体内の電流の流れに対する抵抗が低減されるようにする。該導体は、軟磁性材料により部分的に被覆され、これにより磁界が高められて、該導体内に流れる一層少量の電流によりメモリセルのデータ層の可変磁化方向を切り替えるだけの十分な大きさの磁界を生成することが可能になる。導体の幅を狭くし、及び導体厚さを厚くすることは、公称幅及び公称厚さに対するものとすることができる。導体幅を狭くし、及び導体厚を厚くすることは、メモリセルのデータ層にデータを書き込むように動作する１つ又は２つ以上の導体について行うことができる。さらに、本発明は、導体は２つ又は３つ以上の隔置されたセグメントに分割される。また、該隔置されたセグメントを部分的に被覆することが可能である。
【００１８】
本発明の他の態様及び利点は、本発明の原理を例示する図面に関連して行う、以下の詳細な説明から明らかとなろう。
【００１９】
【発明の実施の形態】
以下の詳細な説明及び幾つかの図面において、同様の構成要素には同様の符号を付すこととする。
【００２０】
例示のために図面に示すように、本発明は、磁気メモリデバイスのための導体構造において実施される。該磁気メモリデバイスは、所定の幅及び長さと１ビットのデータを可変磁化方向として格納するためのデータ層とを含む磁界感応性のメモリセルを含む。第１の導体が幅方向にメモリセルを横切り、第２の導体が長さ方向にメモリセルを横切る。該第１の導体及び第２の導体は、該第１の導体内を流れる第１の電流に応じて第１の磁界を生成し、該第２の導体内を流れる第２の電流に応じて第２の磁界を生成するよう機能する。該第１及び第２の磁界は、協動してデータ層と相互作用して、可変磁化方向を回転させ、これにより新たな１ビットのデータが該データ層に書き込まれる。
【００２１】
第１の導体は、第１の断面積を画定する第１の幅及び第１の厚さと、上面と、メモリセルの幅内に配置される２つの側面と、メモリセルに隣接して配置される底面とを含む。
【００２２】
第２の導体は、第２の断面積を画定する第２の幅及び第２の厚さと、上面と、２つの側面と、メモリセルに隣接して配置される底面とを含む。
【００２３】
第１の導体の第１の厚さは、第１の断面積を縮小させることにより第１の導体内の電流密度を高めるよう予め選択される。その結果として、第２の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第１の磁界が、より少量の第１の電流により生成される。結果的に、電力消費が低減され、放熱の発生もまた低減される。
【００２４】
第２の導体の２つの側面をメモリセルの長さ以内に配置し、及び第２の断面積を縮小させるよう第２の厚さを予め選択して第２の導体内の電流密度を高めることにより、更なる電力消費の低減が達成される。その結果として、第１の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第２の磁界が一層少量の第２の電流により生成される。
【００２５】
本発明の別の実施形態では、第１の導体の２つの側面が、メモリセルの幅内に配置され、第１の導体の上面及び／又は２つの側面が、第１の磁界を増大させる第１の被覆層により被覆される。第１の断面積を増大させるよう第１の厚さを予め選択して、第１の導体の抵抗が低減され、及び第２の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第１の磁界が一層少量の第１の電流により生成されるようにする。
【００２６】
第２の導体の２つの側面をメモリセルの長さ内に配置し、及び第２の導体の上面及び／又は２つの側面を第２の磁界を高めるよう作用する第２の被覆層で覆うことにより、電力消費が更に低減される。第２の断面積を増大させるよう第２の厚さを予め選択して、第２の導体の抵抗が低減され、及び第１の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第２の磁界が一層少量の第２の電流により生成されるようにする。
【００２７】
図５ａ及び図５ｂでは、磁界感応性メモリセル20は、データ層11と、基準層13と、該データ層11と基準層13との間に配置される障壁層15とを含む。メモリセル20は、縦横比AR＝W÷Lを画定する幅W及び長さLを有する。データ層11は可変磁化方向17を有し、基準層13は固定磁化方向19を有する。データ層11には１ビットのデータが格納される。
【００２８】
固定磁化方向19と可変磁化方向17との間の相対的な方向により、データビットの状態が判定される。例えば、二進値「1」状態は、固定磁化方向19と可変磁化方向17とが同一方向を指す平行な方向により示すことができる。逆に、二進値「０」は、固定磁化方向19と可変磁化方向17とが逆方向を指す逆平行な方向により示すことができる。
【００２９】
図５ｂでは、メモリセル20の幅方向DWが幅Wに対してほぼ垂直であり、長さ方向DLが長さLに対してほぼ垂直である。メモリセル20は、幅方向DWを有する相対する側面12sと、長さ方向DLを有する相対する側面14sとを有する。磁界感応性メモリセルが複数の薄膜材料層を含むことができることはMRAM分野において周知のことである。便宜上、磁界感応性メモリセルに含み得る全ての層は図示しないこととする。例えば、データ層11、基準層13、及び障壁層15は、それぞれ複数の材料層から構成可能であるが、それぞれ１つの層だけを示している。更に、本書で解説する第１及び第２の導体は、データ層11及び基準層13と接触するものとして示すが、これらの導体は、１つ又は２つ以上の材料層によってデータ層11及び基準層13から分離させることが可能である。
【００３０】
図５ｃ、図６ａ、及び図６ｃでは、磁気メモリデバイスのための導体構造は、メモリセル20と、幅方向DWにメモリセル20を横切る第１の導体21と、長さ方向DLにメモリセル20を横切る第２の導体23とを含む。
【００３１】
図６ａでは、第１の導体21は、第１の断面積A1を画定する第１の幅W1と第１の厚さt1とを含む（すなわちA1＝W1×t1）。第１の導体21はまた、上面21tと、２つの側面21sと、メモリセル20に隣接する底面21bとを含む（すなわち底面21bはデータ層11と対面するよう配置される）。２つの側面21sは、メモリセル20の幅W内に配置される。すなわち、２つの側面21sは、第１の幅W1がメモリセル20の幅W未満（すなわちW1＜W）になるようにメモリセル20の相対する側面12sから内側に配置される。第１の導体21は、該第１の導体21内を流れる第１の電流I1（図示せず）に応じて第１の磁界H1を生成するよう機能する。
【００３２】
図６ｃでは、第２の導体23は、第２の断面積A2を画定する第２の幅W2と第２の厚さt2とを含む（すなわちA2＝W2×t2）。第２の導体23はまた、上面23tと、２つの側面23sと、メモリセル20に隣接する底面23bとを含む（すなわち底面23bは基準層13に対面するよう配置される）。第２の導体23は、該第２の導体23内を流れる第２の電流I2（図示せず）に応じて第２の磁界H2を生成するよう機能する。第１及び第２の磁界（H1、H2）が協動してデータ層11と相互作用して可変磁化方向17を回転させる。
【００３３】
図５ｃ、図６ｃ、及び図８ａでは、第２の幅W2は、メモリセル20の長さLよりも長いか又は同じ長さである。２つの側面23sは、メモリセル20の相対する側面14sとほぼ同一平面に配置される。代替的には、２つの側面23sは、破線矢印Eにより示すように相対する側面12sから外側に延びるよう配置することができる。何れの場合にも、第２の幅W2は、メモリセル20の長さLよりも長いか又はほぼ同じ長さである（すなわちW2≧L）。
【００３４】
図５ｅでは、複数のメモリセル20が行及び列からなるアレイとして配列されて磁気メモリデバイス10が画定されている。複数の第１の導体21が列をなすよう配列され、複数の第２の導体23が行をなすよう配列される。代替的には、第１の導体21が行をなすよう配列され、第２の導体23が列をなすよう配列されることができる。
【００３５】
各メモリセル20は、第１及び第２の導体（21,23）の交点に配置され、該第１の導体21と第２の導体23との中間に配置される。第１の導体21内に第１の電流I1を流し、第２の導体23内に第２の電流I2を流し、それらの電流によって生成される第１及び第２の磁界（H1,H2）が協動して選択されたメモリセル（図５ｅでは符号20’で示される）のデータ層11と相互作用して可変磁化方向17を回転させることにより、第１及び第２の導体（21,23）の交点に配置された選択されたメモリセル20’に１ビットのデータが書き込まれる。第１の導体21内を流れる電流I1の大きさを低減させることにより、上記の書き込み動作における電力消費を低減させることができる。
【００３６】
導体内の電流密度Jが、その導体内を流れる電流Iの大きさと、該導体の断面積Aとによって決まり、J＝I÷A（単位：A／m2）で求められることは、電子工学の分野で周知である。磁界Hは、アンペアの法則：
【００３７】
【数１】
により導体内を流れる電流Iに関連するものとなる。該式は、I＝H×P（Pは導体の周囲の閉じた磁気経路）と簡略化される。したがって、Iが一定に保持される場合には、Pの減少と共にHが増加する。
【００３９】
例えば、第１の導体21の場合、閉じた磁気経路Pは、第１の導体21（すなわち、第１の導体21の外周）の周囲の閉じた経路であり、よって、P＝（2×W1＋2×t1）である。したがって、第１の磁界H1は、H1≒［I1÷（2×W1＋2×t1）］である。同様に、第２の導体23の場合には、第２の磁界は、H2≒［I2÷（2×W2＋2×t2）］である。
【００４０】
データ層の可変磁化方向を回転させるだけの十分な電流の大きさがデータ層を横切る導体の幅を狭くすることにより低減できることは、MRAMの分野では周知である。導体の幅は、該導体の縁部がメモリセルの縁部の内側になるよう狭くされる。上記のように、Bhattacharyya等に付与された米国特許第6,236,590号は、幅を狭くした導体を開示している。しかし、導体の幅を狭くしただけでは、その分だけ電流が大きく低減されることはない。例えば、導体の幅を二分の一（すなわち50％）に狭くした場合、電流の大きさは二分の一までは低減されない。
【００４１】
本発明の原理によれば、可変磁化方向を回転させるのに必要となる電流の大きさは、導体の厚さを薄くし、かつ導体の幅を狭くして、導体の断面積を小さくし、導体内の電流密度を高くすることにより、更に低減される。
【００４２】
図６ａでは、第１の導体21の第１の厚さt1及び第１の幅W1は、第１の断面積A1を小さくし、及び第１の導体21内の電流密度J1を高めるように、予め選択される。第１の導体21内の電流密度J1を高めることにより、第１の電流I1により生成される第１の磁界H1が大きくなる。しかし、第１の断面積A1を小さくして第１の電流I1を一定に保持した場合には、第１の磁界H1の大きさは、第２の磁界H2と協動して可変磁化方向17を回転させるだけの十分な大きさよりも大きくなる。
【００４３】
可変磁化方向17を回転させるために必要となる実際の大きさよりも第１の磁界H1の大きさが大きくなるので、第２の磁界H2と協動して可変磁化方向17を回転させるだけの十分な大きさを有する程度に第１の磁界H1の大きさが小さくなるように、第１の電流I1の大きさを小さくすることができる。第１の幅W1のために予め選択される値は、第１の導体21の２つの側面21sをメモリセル20の幅W内に配置するものとなる（すなわち、該２つの側面21sは、相対する側面12sの内側に配置されることになる）。第１の導体21は、相対する側面12sの間の中央に配置したものとして示されているが、第１の導体21は、相対する側面12s間に対称的に配置する必要はなく、相対する側面12s内の何処にでも配置することが可能である。
【００４４】
第１の電流I1の大きさを小さくする利点は、電力消費が低減されること、電力消散（すなわち電流により生成される放熱）が低減されること、及び第１の電流I1を供給する駆動回路のサイズが小さくなることを含む。これと同じ利点は、以下で説明するように、第２の電流I2の大きさを小さくする場合にも当てはまる。
【００４５】
図６ｂにおいて、メモリセル20は、公称幅Wnと、第１の公称厚さT1nと、第１の公称断面積A1nとを含む公称導体21’（破線で示す断面図）を有することができる。かかる公称値は、磁気メモリデバイスを製造するための一組の設計規則によって求めることができる。例えば、第１の公称厚さT1n＝0.2μm、公称幅Wn＝1.0μmである場合には、第１の公称断面積A1n＝Wn×T1n＝0.2μm2である。公称幅Wnは、メモリセル20の幅より大きいか又は等しくすることができる。図６ｂでは、公称幅WnはWに等しい。何れの場合にも、第１の幅W1はWnよりも狭く、かつWより狭い。Wn、T1n、及びA1nの値は、W1及びt1の予め選択される値を求めるための基準値として用いることができる。
【００４６】
図６ｂでは、第１の導体21の断面図が、公称導体21’の断面図と重ね合わされており、これにより、第１の公称断面積A1n（A1n＝Wn×T1n）に対する第１の断面積A1（A1＝W1×t1）の減少が示されている。
【００４７】
したがって、第１の断面積A1の減少は、第１の厚さt1を第１の公称厚さT1n未満になるよう予め選択し、第１の幅W1を公称幅Wn未満になるよう予め選択することにより、達成することができる。W＝Wnの場合に第１の幅W1もW未満になるよう予め選択できることは明らかである。例えば、A1n＝Wn×T1n＝0.2μm2であり、第１の幅W1＝0.5μm及び第１の厚さt1＝0.1μmの場合には、第１の断面積A1＝W1×t1＝0.05μm2であり、第１の導体21の第１の断面積A1は、第１の公称断面積A1nの四分の一に減少する。
【００４８】
本発明の一実施形態では、第１の幅W1は公称幅Wnの約0.6倍又はそれ未満となり、第１の厚さt1は公称厚さT1nの約0.5倍又はそれ未満となる。
【００４９】
図８ａないし図８ｃでは、第１の導体21が複数の離間したセグメント22（２つのみ図示する）に分割される。図８ｂでは、全てのセグメント22がメモリセル20の幅W内に配置される。各セグメント22は互いに距離S1だけ隔置される。セグメント22は上記のような第１の厚さt1を有する。セグメント22間の距離S1に起因して、該セグメント22は、第１の幅W1よりも小さくて幅W又は公称幅Wnよりも小さい全幅を有することになる。セグメント22は互いに同じ幅を有することが可能であり、又は各セグメント22毎に異なる幅を有することが可能である。
【００５０】
図８ｃに示すように、本発明の別の実施形態では、セグメント22のうちの少なくとも１つは、メモリセル20の幅W内に配置されない部分（すなわち底面22b）を有するものとなる。
【００５１】
図８ａでは、第１の電流I1が、セグメント22間で配分されて、セグメント22の一方に電流I11が流れ、他方のセグメント22に電流I12が流れるようになる。セグメント22が互いにほぼ等しい寸法（すなわち厚さ及び幅）を有する場合には、電流（I11,I12）は互いにほぼ等しくなる。一方、セグメント22が互いに異なる寸法を有する場合には、電流（I11,I12）は互いに等しくなくなる可能性がある。
【００５２】
セグメント22は、該セグメント22を互いに電気的に接続する導電性材料26により互いに導通するよう接続することが可能である。基本的には、導電性材料26は複数のセグメント22を互いに短絡させる。駆動回路（図示せず）が第１の導体21に第１の電流I1を供給し、該第１の電流I1を分流してセグメント22内に流すことが可能である。しかし、複数のセグメント22が互いに導通状態にある必要はなく、各セグメント22を専用の駆動回路（図示せず）に電気的に接続することが可能である。好適には、駆動回路の数を最小限にするために、複数のセグメント22は互いに導通するよう接続される。
【００５３】
図８ａ及び図８ｂでは、第１の断面積A1は、全てのセグメント22の合計断面積からなる。上述したような、第１の断面積A1を小さくすることによる第１の電流I1の低減は、第１の導体21が複数のセグメント22に分割される場合にも該当する。
【００５４】
本発明の磁気メモリデバイス10の電流消費の更なる低減は、第１の導体21に関する上記説明と同じ態様で、第２の導体23の第２の断面積A2を小さくすることにより、達成される。
【００５５】
図５ｄ、図５ｆ、図７ａ、及び図７ｂでは、第２の導体23の２つの側面23sが、メモリセル20の長さL内に配置される（すなわち、それらは相対する側面14sから内方に配置される）。第２の厚さt2及び第２の幅W2は、第２の断面積A2を小さくし、及び第２の導体23内の電流密度J2を高めるように予め選択される。その結果として、第１の磁界H1と協動して可変磁化方向17を回転させるのに十分な大きさの第２の磁界H2が、一層少量の第２の電流I2により生成される。
【００５６】
図７ｂでは、メモリセル20は、公称長Ln、第２の公称厚さT2n、及び第２の公称断面積A2nを含む公称導体23’（破線でその断面を示す）を有することができる。それら公称値は、磁気メモリデバイスを製造するための一組の設計規則によって求めることができる。例えば、第２の公称厚さT2n＝0.2μm、公称長Ln＝0.8μmの場合には、第２の公称断面積A2n＝Ln×T2n＝0.16μm2である。公称長Lnはメモリセル20の長さLより長いか又は等しくすることができる。図７ｂでは、公称長LnはLに等しい。何れの場合にも、第２の幅W2はLnより狭く、かつLより狭い。Ln、T2n 、及びA2nの値は、予め選択されるW2,t2の値を求めるための基準値として用いることができる。
【００５７】
図７ｂでは、第２の導体23の断面図が、公称導体23’の断面図と重ね合わされ、第２の公称断面積A2n（A2n＝Ln×T2n）に対する第２の断面積A2（A2＝W2×t2）の減少が示されている。
【００５８】
したがって、第２の断面積A2の減少は、第２の厚さt2を第２の公称厚さT2n未満になるよう予め選択し、第２の幅W2を公称長Ln未満になるよう予め選択することにより達成することができる。L＝Lnの場合、第２の幅W2もL未満になるよう予め選択することができる。例えば、A2n＝Ln×T2n＝0.16μm2であり、第２の幅W2＝0.4μm及び第２の厚さt2＝0.1μmの場合には、第２の断面積A2＝W2×t2＝0.04μmであり、第２の導体23の第２の断面積A2が第２の公称断面積A2nの四分の一に縮小する。
【００５９】
本発明の別の実施形態では、第２の幅W2は公称幅Lnの約0.60倍又はそれ未満となり、第２の厚さt2は第２の公称厚さT2nの約0.50倍又はそれ未満となる。
【００６０】
図９ａないし図９ｃでは、第２の導体23が複数の離間したセグメント24（そのうちの２つのみを示す）に分割される。図９ｂでは、全てのセグメント24がメモリセル20の長さL内に配置される。各セグメント24は距離S2だけ隔置される。セグメント24は上記のような第２の厚さt2を有する。セグメント24間の距離S2に起因して、セグメント24は第２の幅W2未満であると共に長さL又は公称長Ln未満である全幅を有するものとなる。セグメント24は、互いに同じ幅を有することが可能であり、又は互いに異なる幅を有することが可能である。
【００６１】
図９ｃに示すように、本発明の別の実施形態では、セグメント24のうちの少なくとも１つが、メモリセル20の長さL内に配置されない部分（すなわち底面24b）を有する。
【００６２】
図９ａでは、第２の電流I2がセグメント24間で配分され、セグメント24のうちの一方に電流I21が流れ、他方のセグメント24に電流I22が流れる。セグメント24が互いにほぼ等しい寸法（すなわち厚さ及び幅）を有する場合には、電流（I21,I22）は互いにほぼ等しくなる。一方、セグメント24が互いに異なる寸法を有する場合には、電流（I21,I22）は互いに等しくなくなる可能性がある。
【００６３】
セグメント24は、該セグメント24を互いに電気的に接続する導電性材料28によって互いに導通するよう接続することが可能である。基本的には、導電性材料28がセグメント24を互いに短絡する。駆動回路（図示せず）は、第２の導体23に第２の電流I2を供給し、該第２の電流I2を分流してセグメント24内に流すことが可能である。しかし、セグメント24は互いに導通状態にある必要はなく、各セグメント24を専用の駆動回路（図示せず）に電気的に接続することが可能である。好適には、駆動回路の数を最小限するために、セグメント24は互いに導通するよう接続される。
【００６４】
図９ａ及び図９ｂでは、第２の断面積A2は、全てのセグメント24の合計断面積からなる。上述したような、第２の断面積A2を小さくすることによる第２の電流I2の低減は、第２の導体23がセグメント24に分割される場合にも当てはまる。
【００６５】
図９ａにも示すように、本発明の更に別の実施形態では、第１の導体21が、図８ａないし図８ｃを参照して先に記載したように、複数の隔置されたセグメント22へと分割される。セグメント22は距離S1だけ隔置される。セグメント22は全て、メモリセル20の幅W内に配置することが可能であり、又はセグメント22のうちの少なくとも１つが幅W内に配置されない部分を有することが可能である。結果的に、第１及び第２の導体（21,23）は何れも、互いに隔置されたセグメント（22,24）へと分割される。
【００６６】
導体（21,23）をセグメント（22,24）へと分割することにより、データ層11の２つ以上の領域に、集中した磁界を印加することが可能となる。例えば、２つの磁界源をデータ層11の両端に配設することが可能である。かかる構成は、データ層11の端部領域で開始するよう切り替えプロセスを制限するものとなる。これにより、一層再現性の高い切り替えプロセスを生成することが可能となる。
【００６７】
第１の導体21及び／又は第２の導体23の断面積を小さくすることによる１つの結果として、断面積（A1,A2）の減少に応じて導体の抵抗が増大することが挙げられる。電子の流れに対する抵抗Rcと導体の断面積Acとの関係は次の通りとなる。
Rc＝ρ×（l÷Ac）＝ρ×［l÷（Wc×tc）］
（ρは抵抗率（Ω・m）、lは長さ（m））
よって、抵抗Rcを低減させる１つの方法は、導体の断面積Acが大きくなるように、厚さtc、幅Wc、又はその両方を大きくすることである。導体の幅Wcを小さくすることに関する利点は既述の通りである。したがって、本書に記載するように導体幅Wcがメモリセル20の長さL又は幅W未満である場合には、断面積Acを大きくして抵抗Rcを低減させるために、厚さtcを大きくしなければならない。
【００６８】
図１４では、第１の導体21は、該第１の導体21の周囲に全磁気経路P1を有しており、この場合、P1＝（2×W1）＋（2×t1）となる。第１の導体21内を流れる第１の電流I1により生成される第１の磁界H1は、第１の電流I1を全磁気経路P1で除算した値に比例し、以下の式が成り立つ。
【００６９】
H1 ≒ I1÷P1 ≒ I1÷（2×W1＋2×t1）
図１４には示さないが、第２の導体23もまた、全磁気経路P2＝（2×W2）＋（2×t2）と、該第２の導体23内を流れる第２の電流I2によって生成され、第２の電流I2を全磁気経路P2で除算した値に比例する、第２の磁界H2とを有する。
【００７０】
H2 ≒ I2÷P2 ≒ I2÷（2×W2＋2×t2）
図１４では、第１の導体21の４つの表面（21t,21s,21b）の各々が、電気回路内の直列抵抗により生じる電圧降下に類似した、第１の磁界H1に対する抵抗Rを表すものとなる。それ故、t1の増加は第１の磁界H1の大きさを小さくするものとなる。これは、t1の増大によって全磁気経路P1が増大するからである。
【００７１】
図１５では、上面21t、側面21s、又はその両方（図示の場合）を第１の被覆層31で覆うことにより、第１の導体21の全磁気経路P1を減少させることができる。底面21bは被覆層で覆われない（すなわち第１の導体21は部分的に被覆される）。第１の被覆層31は強磁性材料から形成される。被覆された表面（21t,21s）の抵抗RはR≒0であり、被覆されない表面（21b）の抵抗RはRのままである。結果として、全磁気経路P1はW1になり、第１の磁界H1は、H1≒I1÷W1である。ビット幅W未満になるよう導体幅W1を制限することにより、磁界H1の値は、ビット及び導体が等しい幅を有する場合よりも高められる。更に、第１の被覆層31のため、第１の厚さt1が厚くなって第１の断面積A1が大きくなり、第１の導体21内の電子の流れに対する抵抗を小さくすることができる。
【００７２】
同様に、上面23t、側面23s、又はその両方（図１１ａを参照）を第２の被覆層33で覆うことにより、第２の導体23の全磁気経路P2を低減させることができる。底面23bは被覆層で覆われない（すなわち第２の導体23は部分的に被覆される）。第２の被覆層33もまた強磁性材料から形成される。したがって、全磁気経路P2はW2になり、第２の磁界H2は、H2≒I2÷W2である。第２の被覆層33によって、第２の厚さt2が厚くなり、これにより第２の断面積A2が大きくなり、第２の導体23内の電子の流れに対する抵抗を小さくすることができる。
【００７３】
第１及び第２の導体（21,23）の導体幅（W1,W2）を狭くすることに関する利点は、第１及び第２の電流（I1,I2）が減少すること、及びサイズ又は書き込み駆動回路が小型化されることを含む。抵抗を小さくすることの利点は、電力の消費及び消散が低減されること、及び第１及び第２の電流（I1,I2）を供給する駆動回路のための電源電圧が低減されることを含む。更に、導体の断面積を大きくすることにより、エレクトロマイグレーションの懸念が軽減される。
【００７４】
図１０ａ及び図１０ｂに示すように、本発明の一実施形態では、磁気メモリデバイス10のための導体構造は、上述したようなメモリセル20を含む。第１の導体21は、幅方向DWにメモリセル20を横切り、該第１の導体21中に第１の電流I1が流れるのに応じて第１の磁界H1を生成するよう機能する。第１の導体21は、第１の断面積A1を画定する第１の幅W1と第１の厚さt1とを含む。第１の導体は更に、上面21tと、メモリセル20の幅W内に配置される２つの側面21s（すなわち側面21sは相対する側面12sから内側に配置される）と、メモリセル20に隣接して配置される底面21bとを含む。
【００７５】
第１の導体21は第１の被覆層31を含む。第１の被覆層31は、上面21t、２つの側面21s、又は上面21t及び２つの側面21sを覆うことができる。第１の被覆層31は、図１５に関して上述したように、全磁気経路P1を減少させ、第１の磁界H1を高めるよう作用するものである。
【００７６】
第２の導体23は、長さ方向DLにメモリセル20を横切り、該第２の導体23中に第２の電流I2が流れるのに応じて第２の磁界H2を生成するよう機能する。第２の導体23は、第２の断面積A2を画定する第２の幅W2と第２の厚さt2とを含み、また、上面23tと、２つの側面23sと、メモリセル20に隣接して配置される底面23bとを含む。既述のように、第１及び第２の磁界（H1,H2）が協動してデータ層11と相互作用し、可変磁化方向17を回転させる。
【００７７】
図１０ａ及び図１０ｂに示す実施形態では、第１の幅W1はメモリセル20の幅Wよりも狭く、第１の厚さt1は第１の断面積A1が大きくなるよう予め選択される。図１４及び図１５を参照して先に記載したように、第１の断面積A1が大きくなることにより、第１の導体21の抵抗が減少する。導体幅W1が狭くなることにより、第１の電流I1が少なくなっても、第１の磁界H1は、第２の磁界H2と協動して可変磁化方向17を切り替えるだけの十分な大きさを確実に有するようになる。
【００７８】
図１０ｂは、公称幅Wn及び第１の公称厚さT1nを有する公称導体21’を破線で示す断面図である。かかる公称値は、既述のように、磁気メモリセル20を製造するための一組の設計規則によって求めることができる。第１の幅W1は公称幅Wnより狭い。２つの側面22sは相対する側面12sから内側に配置され、第１のW1も幅W未満となる。Wn,T1nの値は、W1,t1を求めるための基準値として用いることができる。
【００７９】
しかし、図６ｂに示す実施形態とは異なり、図１０ｂでは、第１の断面積A1の増加は、第１の厚さt1を第１の公称厚さT1nよりも厚くなる（すなわちt1＞T1n）よう予め選択することにより達成することができる。例えば、第１の公称厚さT1n＝0.2μmの場合、第１の厚さt1は0.4μmとなるよう予め選択することができる。
【００８０】
本発明の一実施形態では、第１の幅W1は公称幅Wnの約0.6倍又はそれ未満となり、第１の厚さt1は公称厚さT1nの約1.5倍又はそれ以上となる。
【００８１】
電力消費の更なる低減は、図１１ａ及び図１１ｂに示すように、本発明の別の実施形態によって実現することができ、該実施形態では、第２の導体23が第２の被覆層33を含む。第２の被覆層33は、上面23t、２つの側面23s、又は上面23t及び２つの側面23sを覆うことができる。第２の被覆層33は、図１５に関して上述したように、全磁気経路P2を減少させ、及び第２の磁界H2を高めるよう作用する。
【００８２】
図１１ａ及び図１１ｂに示すように、２つの側面23sはメモリセル20の長さL内に配置される（すなわち相対する側面14sから内側に配置される）。公称長Lnは、メモリセル20の長さLより大きいか又は等しくすることができる。第２の幅W2は、メモリセル20の公称長Ln未満にすることができる。２つの側面23sが相対する側面14sから内側に配置されるので、第２の幅W2もまた長さL未満になる。
【００８３】
第２の厚さt2は、第１の断面積A2が大きくなり及び第２の導体23の抵抗が小さくなるよう予め選択される。導体幅W2が狭くなることにより、第２の電流I2を少なくした場合であっても、第２の磁界H2は、第１の磁界H1と協動して可変磁化方向17を切り替えるだけの十分な大きさを確実に有するようになる。
【００８４】
図１１ｂでは、第２の断面積A2の増加は、第２の厚さt2を、第２の公称厚さT2nよりも厚くなるように予め選択する（すなわちt2＞T2n）ことにより、達成することができる。例えば、第２の公称厚さT2n＝0.3μmの場合、第２の厚さt2は0.7μmになるよう予め選択することができる。
【００８５】
本発明の一実施形態では、第２の幅W2は公称長Lnの約0.6倍又はそれ未満となり、第２の厚さt2は公称厚さT2nの約1.5倍又はそれ以上となる。
【００８６】
図１２ａに示すように、本発明の別の実施形態では、第１の導体21が、複数の互いに隔置され及び被覆されたセグメント22（そのうちの２つのみを示す）へと分割される。第１の導体21と同様に、被覆された各セグメント22は、上面と、２つの側面と、メモリセル20に隣接して配置される底面とを有する。被覆されたセグメント22は互いに距離S1だけ隔置される。
【００８７】
被覆層32は、上面、２つの側面、又は該上面及び該２つの側面を覆うことができる（すなわち被覆されたセグメント22は部分的に被覆される）。図１２ａでは、底面を除く導体22の全ての表面が被覆層32によって覆われる。被覆層32は、上述のように全磁気経路P1を減少させる。被覆された各セグメント22は第１の厚さt1を有し、該第１の厚さt1は、第１の断面積A1を大きくし、これにより被覆された各セグメント22内の電子の流れに対する抵抗を低減させるよう予め選択される。
【００８８】
図１２ａに示すように、本発明の一実施形態では、被覆された全てのセグメント22がメモリセル20の幅W内に配置される。図１２ｂに示すように、本発明の別の実施形態では、被覆されたセグメント22のうちの少なくとも１つが、メモリセル20の幅W内に配置されない部分（すなわち底面22b）を有する。
【００８９】
同様に、図１２ｃでは、第２の導体23が、複数の互いに隔置されかつ被覆されたセグメント24（そのうちの２つのみを示す）へと分割される。第２の導体23と同様に、被覆された各セグメント24は、上面と、２つの側面と、メモリセル20に隣接して配置される底面とを有する。被覆されたセグメント24は、互いに距離S2だけ隔置される。
【００９０】
被覆層34は、上面、２つの側面、又は該上面及び該２つの側面を覆うことができる（すなわち被覆されたセグメント24は部分的に被覆される）。図１２ｃでは、底面を除き、被覆されたセグメント24の全ての表面が被覆層34によって覆われる。被覆層34は、上述のように全磁気経路P2を減少させる。被覆された各セグメント24は第２の厚さt2を有し、該第２の厚さt2は、第２の断面積A2を大きくし、これにより被覆された各セグメント24内の電子の流れに対する抵抗を低減させるように予め選択される。
【００９１】
図１２ｃに示すように、本発明の一実施形態では、被覆された全てのセグメント24がメモリセル20の長さL内に配置される。図１２ｄに示すように、本発明の別の実施形態では、被覆されたセグメント24のうちの少なくとも１つが、メモリセル20の長さL内に配置されない部分（すなわち底面24b）を有する。
【００９２】
図９ａ、図１２ａ、及び図１２ｃに示すように、本発明の一実施形態では、第１及び第２の導体（21,23）の両方が、互いに隔置されかつ被覆されたセグメント（22,24）へと分割される。この場合、被覆層32がセグメント22を覆い、被覆層34がセグメント24を覆う。
【００９３】
図１３ａ及び図１３ｂでは、被覆されたセグメント（22,24）の断面図が公称導体（21’,23’）の断面図（破線で示す）と重ね合わされており、公称導体（21’,23’）の第１及び第２の公称厚さに対して、被覆されたセグメント（22,24）の厚さ（t1、t2）が増していることが示されている。上述のように、厚さ（t1,t2）が増すことにより、被覆されたセグメント（22,24）の断面積（A1,A2）が大きくなり、その結果として、被覆されたセグメント（22,24）内の電子の流れに対する抵抗が低減される。
【００９４】
導体（21,23）を２つ又は３つ以上の被覆されたセグメント（22,24）へと分割することにより、データ層11の２つ以上の領域に、集中した磁界を印加することが可能となる。例えば、２つの磁界源をデータ層11の両端に配設することが可能である。かかる構成は、データ層11の端部領域で開始するよう切り替えプロセスを制限するものとなる。これは、一層再現性の高い切り替えプロセスを生成することができる。
【００９５】
本書に記載する実施形態の場合、被覆層（31,33,32,34）は、強磁性材料とすることができる。好適には、被覆層（31,33,32,34）は、ニッケル鉄合金、ニッケル鉄コバルト合金、コバルト鉄合金、及びパーマロイ（PERMALLOY）(R)を含む、高透磁率の軟磁性材料から形成される（但しこれらには限定されない）。
【００９６】
導体（21,23,22,24）は、銅、アルミニウム、アルミニウム銅、タンタル、金、銀、及びそれら導電性材料の合金を含む、導電性材料から形成することができる（但しこれらには限定されない）。本書で例示した導体（21,23,22,24）は、データ層11又は基準層13と接触するものとして示したが、かかる構成は例示にすぎず、導体（21,23,22,24）は、メモリセル20のための構造を含む１つ又は２つ以上の材料層により、データ層11又は基準層13から分離させることが可能である。
【００９７】
本発明の幾つかの実施形態について解説し図示したが、本発明は、かかる解説及び図示による特定の形態又は部品構成に限定されるものではない。本発明は、特許請求の範囲によってのみ限定される。
【００９８】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．幅(W)及び長さ(L)を有すると共に１ビットのデータを可変磁化方向(17)として格納するためのデータ層(11)を有する磁界感応性メモリセル(20)を含む磁気メモリデバイスのための導体構造であって、
幅方向(DW)に前記メモリセル(20)を横切り、内部に流れる第１の電流(I1)に応じて第１の磁界(H1)を生成するよう機能する第１の導体(21)であって、第１の断面積(A1)を画定する第１の幅(W1)及び第１の厚さ(t1)と、上面(21t)と、前記メモリセル(20)の前記幅(W)内に配置される２つの側面(21s)と、前記メモリセル(20)に隣接して配置される底面(21b)とを含む、第１の導体(21)と、
長さ方向(DL)に前記メモリセル(20)を横切り、内部に流れる第２の電流(I2)に応じて第２の磁界(H2)を生成するよう機能する第２の導体(23)であって、第２の断面積(A2)を画定する第２の幅(W2)及び第２の厚さ(t2)と、上面(23t)と、２つの側面(23s)と、前記メモリセル(20)に隣接して配置される底面(23b)とを含み、前記第２の幅(W2)が実質的に前記メモリセル(20)の前記長さ(L)と等しく又はそれ以上である、第２の導体(23)とを含み、
前記第１及び第２の磁界(H1、H2)が協動して前記データ層(11)と相互作用して前記可変磁化方向(17)を回転させ、
前記第１の厚さ(t1)及び前記第１の幅(W1)が、前記第１の断面積(A1)を減少させ及び前記第１の導体(21)内の電流密度(J1)を増大させるよう予め選択されて、前記第２の磁界(H2)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさの前記第１の磁界(H1)が一層小さな前記第１の電流(I1)により生成される、導体構造。
２．前記第１の幅(W1)が公称幅(Wn)よりも狭く、前記第１の厚さ(t1)が第１の公称厚さ(T1n)よりも薄い、前項１に記載の導体構造。
３．前記第１の幅(W1)が前記公称幅(Wn)の約0.60倍又はそれ未満であり、前記第１の厚さ(t1)が前記第１の公称厚さ(T1n)の約0.50倍又はそれ未満である、前項２に記載の導体構造。
４．前記第１の導体(21)が、複数の互いに隔置された(S1)セグメント(22)へと分割され、該セグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該セグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に位置するように、又は前記セグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項１に記載の導体構造。
５．前記第２の導体(23)の前記２つの側面(23s)が、前記メモリセル(20)の前記長さ(L)内に配置され、前記第２の厚さ(t2)及び前記第２の幅(W2)が、前記第２の断面積(A2)を減少させ及び前記第２の導体(23)内の電流密度(J2)を増大させるように予め選択されて、前記第１の磁界(H1)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさの前記第２の磁界(H2)が一層小さな前記第２の電流(I2)により生成される、前項１に記載の導体構造。
６．前記第２の幅(W2)が公称長(Ln)よりも狭く、前記第２の厚さ(t2)が第２の公称厚さ(T2n)よりも薄い、前項５に記載の導体構造。
７．前記第２の幅(W2)が前記公称長(Ln)の約0.60倍又はそれ未満であり、前記第２の厚さ(t2)が記第２の公称厚さ(T2n)の約0.50倍又はそれ未満である、前項６に記載の導体構造。
８．前記第２の導体(23)が、複数の互いに隔置された(S2)セグメント(24)へと分割され、該セグメント(24)が、前記メモリセル(20)の前記長さ(L)に対して、該セグメント(24)の全てが前記メモリセル(20)の前記長さ(L)内に位置するように、又は前記セグメント(24)のうちの少なくとも１つが前記メモリセル(20)の前記長さ(L)内に配置されない部分を有するように、配置される、前項５に記載の導体構造。
９．前記第１の導体(21)が、複数の互いに隔置されたセグメント(22)へと分割され、該セグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該セグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に配置されるように、又は前記セグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項８に記載の導体構造。
10．幅(W)及び長さ(L)を有すると共に１ビットのデータを可変磁化方向(17)として格納するためのデータ層(11)を有する磁界感応性メモリセル(20)を含む磁気メモリデバイスのための導体構造であって、
幅方向(DW)に前記メモリセル(20)を横切り、内部に流れる第１の電流(I1)に応じて第１の磁界(H1)を生成するよう機能する、第１の導体(21)であって、第１の断面積(A1)を画定する第１の幅(W1)及び第１の厚さ(t1)と、上面(21t)と、前記メモリセル(20)の前記幅(W)内に配置される２つの側面(21s)と、前記メモリセル(20)に隣接して配置される底面(21b)とを含む、該第１の導体(21)と、
前記上面(21t)と、前記２つの側面(21s)と、該上面(21t)及び該２つの側面(21s)とからなる群から選択された１つの表面上で前記第１の導体(21)を覆う、第１の被覆層(31)と、
長さ方向(DL)に前記メモリセル(20)を横切り、内部に流れる第２の電流(I2)に応じて第２の磁界(H2)を生成するよう機能する、第２の導体(23)であって、第２の断面積(A2)を画定する第２の幅(W2)及び第２の厚さ(t2)と、上面(23t)と、２つの側面(23s)と、前記メモリセル(20)に隣接して配置される底面(23b)とを含む、第２の導体(23)とを含み、
前記第１及び第２の磁界(H1,H2)が協動して前記データ層(11)と相互作用して、前記可変磁化方向(17)を回転させ、
前記第１の厚さ(t1)が、前記第１の断面積(A1)を増大させ及び前記第１の導体(21)の抵抗を低減させるよう予め選択され、前記第１の電流(I1)を一層小さくした場合に、前記第１の磁界(H1)が、前記第２の磁界(H2)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさを有するように、前記第１の幅(W1)が予め選択される、導体構造。
11．前記第１の幅(W1)が公称幅(Wn)よりも狭く、前記第１の厚さ(t1)が第１の公称厚さ(T1n)よりも厚い、前項10に記載の導体構造。
12．前記第１の幅(W1)が前記公称幅(Wn)の約0.60倍又はそれ未満であり、前記第１の厚さ(t1)が前記第１の公称厚さ(T1n)の約1.50倍又はそれ以上である、前項11に記載の導体構造。
13．前記第１の導体(21)が、複数の互いに隔置され(S1)かつ被覆されたセグメント(22)へと分割され、該被覆されたセグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該被覆されたセグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に配置されるように、又は該被覆されたセグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項10に記載の導体構造。
14．前記上面(23t)と、前記２つの側面(23s)と、該上面(23t)及び該２つの側面(23s)とからなる群から選択された１つの表面上で前記第２の導体(23)を覆う第２の被覆層(33)を更に含み、該第２の被覆層(33)が前記第２の磁界(H2)を高めるよう機能し、
前記第２の導体(23)の前記２つの側面(23s)が前記メモリセル(20)の前記長さ(L)内に配置され、前記第２の厚さ(t2)が、前記第２の断面積(A2)を増大させ及び前記第２の導体(23)の抵抗を低減させるよう予め選択され、前記第２の電流(I2)を一層小さくした場合に、前記第２の磁界(H2)が、前記第１の磁界(H1)と協動して前記可変磁化方向(17)を回転させるだけの十分な大きさを有するように、前記第２の幅(W2)が予め選択される、前項10に記載の導体構造。
15．前記第２の幅(W2)が公称長(Ln)よりも狭く、前記第２の厚さ(t2)が第２の公称厚さ(T2n)よりも厚い、前項14に記載の導体構造。
16．前記第２の幅(W2)が前記公称長(Ln)の約0.60倍又はそれ未満であり、前記第２の厚さ(t2)が前記第２の公称厚さ(T2n)の約1.50倍又はそれ以上である、前項15に記載の導体構造。
17．前記第２の導体(23)が、複数の互いに隔置され(S2)かつ被覆されたセグメント(24)へと分割され、該被覆されたセグメント(24)が、前記メモリセル(20)の前記長さ(L)に対して、該被覆されたセグメント(24)の全てが前記メモリセル(20)の前記長さ(L)内に配置されるように、又は該被覆されたセグメント(24)のうちの少なくとも１つが前記メモリセル(20)の前記長さ(L)内に配置されない部分を有するように、配置される、前項14に記載の導体構造。
18．前記第１の導体(21)が複数の互いに隔置され(S1)かつ被覆されたセグメント(22)へと分割され、該被覆されたセグメント(22)が、前記メモリセル(20)の前記幅(W)に対して、該被覆されたセグメント(22)の全てが前記メモリセル(20)の前記幅(W)内に配置されるように、又は該被覆されたセグメント(22)のうちの少なくとも１つが前記メモリセル(20)の前記幅(W)内に配置されない部分を有するように、配置される、前項17に記載の導体構造。
【図面の簡単な説明】
【図１】 (a)は従来の磁気メモリ素子の概要を示す斜視図、(b)はそのデータの書き込みに関する説明図である。
【図２】従来の磁気メモリ素子のための書き込み導体のレイアウトを示す概略図である。
【図３】従来の磁気メモリ素子アレイの概略図である。
【図４】従来の書き込み導体と従来の磁気メモリ素子との寸法上の関係を示す断面図である。
【図５ａ】本発明による磁界感応性メモリセルの概要を示す斜視図である。
【図５ｂ】本発明によるメモリセルの幅及び長さを示す平面図である。
【図５ｃ】本発明による磁気メモリセルを横切る第１の導体を示す平面図である。
【図５ｄ】本発明による磁気メモリセルを横切る第２の導体を示す平面図である。
【図５ｅ】本発明による磁気メモリデバイスの概要を示す平面図である。
【図５ｆ】本発明による磁気メモリデバイスの概要を示す平面図である。
【図６ａ】幅及び厚さを縮小させた本発明による導体を示す断面図である。
【図６ｂ】本発明による図６ａの縮小された幅及び厚さを有する導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図６ｃ】長さ方向にメモリセルを横切る本発明による第２の導体を示す断面図である。
【図７ａ】幅及び厚さを縮小させた本発明による導体を示す断面図である。
【図７ｂ】本発明による図６ａの縮小された幅及び厚さを有する導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図８ａ】複数の離間したセグメントに分割された本発明による導体を示す平面図である。
【図８ｂ】複数の離間したセグメントに分割された本発明による導体を示す断面図である。
【図８ｃ】複数の離間したセグメントに分割された本発明による導体を示す断面図である。
【図９ａ】複数の離間したセグメントに分割された本発明による一対の導体を示す平面図である。
【図９ｂ】複数の離間したセグメントに分割された本発明による一対の導体を示す断面図である。
【図９ｃ】複数の離間したセグメントに分割された本発明による一対の導体を示す断面図である。
【図１０ａ】本発明による幅を狭くし厚さを厚くした被覆された導体を示す断面図である。
【図１０ｂ】図１０ａの本発明による幅を狭くし厚さを厚くした被覆された導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１１ａ】本発明による幅を狭くし厚さを厚くした被覆された導体を示す断面図である。
【図１１ｂ】図１０ａの本発明による幅を狭くし厚さを厚くした被覆された導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１２ａ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｂ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｃ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｄ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１３ａ】図１２ａないし図１２ｄの離間され部分的に被覆されたセグメントを、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１３ｂ】図１２ａないし図１２ｄの離間され部分的に被覆されたセグメントを、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１４】本発明による導体の周囲の磁気経路を示す断面図である。
【図１５】本発明による部分的に被覆された導体の断面図である。
【符号の説明】
20 磁気メモリセル
11 データ層
13 基準層
15 障壁層
17 可変磁化方向
19 固定磁化方向
DW 幅方向
W 幅
DL 長さ方向
L 長さ
12s 側面
14s 側面
21 第１の導体
23 第２の導体
A1 第１の断面積
W1 第１の幅
t1 第１の厚さ
I1 第１の電流
H1 第１の磁界
A2 第２の断面積
W2 第２の幅
t2 第２の厚さ
I2 第２の電流
H2 第２の磁界
Claims (4)
- 幅(W)及び長さ(L)を有すると共に１ビットのデータを可変磁化方向(17)として格納するためのデータ層(11)を有する磁界感応性メモリセル(20)を含む磁気メモリデバイスのための導体構造であって、
幅方向(DW)に前記メモリセル(20)を横切る第１の導体(21)と、
長さ方向(DL)に前記メモリセル(20)を横切る第２の導体(23)と、を有し、
前記第１の導体(21)が、複数の互いに隔置されたセグメント(22)へと分割され、該セグメント(22)は、前記メモリセル(20)の前記データ層(11)の両端に配置されることを特徴とする磁気メモリデバイスのための導体構造。 - 幅(W)及び長さ(L)を有すると共に１ビットのデータを可変磁化方向(17)として格納するためのデータ層(11)を有する磁界感応性メモリセル(20)を含む磁気メモリデバイスのための導体構造であって、
幅方向(DW)に前記メモリセル(20)を横切る第１の導体(21)と、
長さ方向(DL)に前記メモリセル(20)を横切る第２の導体(23)と、を有し、
前記第２の導体(23)が、複数の互いに隔置されたセグメント(24)へと分割され、該セグメント(24)は、前記メモリセル(20)の前記データ層(11)の両端に配置されることを特徴とする磁気メモリデバイスのための導体構造。 - 前記第１の導体(21)が、複数の互いに隔置されたセグメント(22)へと分割され、該セグメント(22)は、前記メモリセル(20)の前記データ層(11)の両端に配置されることを特徴とする請求項２に記載の磁気メモリデバイスのための導体構造。
- 幅(W)及び長さ(L)を有すると共に１ビットのデータを可変磁化方向(17)として格納するためのデータ層(11)を有する磁界感応性メモリセル(20)を含む磁気メモリデバイスのための導体構造であって、
幅方向(DW)に前記メモリセル(20)を横切る第１の導体(21)と、
長さ方向(DL)に前記メモリセル(20)を横切る第２の導体(23)と、を含み、
前記第１の導体(21)は、複数の互いに隔置され、かつ、強磁性材料で被覆されたセグメント(22)へと分割され、該被覆されたセグメント(22)は、前記メモリセル(20)の前記データ層(11)の両端に配置されることを特徴とする磁気メモリデバイスのための導体構造。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/132,998 US6597049B1 (en) | 2002-04-25 | 2002-04-25 | Conductor structure for a magnetic memory |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004006833A JP2004006833A (ja) | 2004-01-08 |
| JP2004006833A5 JP2004006833A5 (ja) | 2005-05-12 |
| JP4601913B2 true JP4601913B2 (ja) | 2010-12-22 |
Family
ID=22456553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003116650A Expired - Fee Related JP4601913B2 (ja) | 2002-04-25 | 2003-04-22 | 磁気メモリのための導体構造 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6597049B1 (ja) |
| EP (1) | EP1359589A3 (ja) |
| JP (1) | JP4601913B2 (ja) |
| KR (1) | KR101010320B1 (ja) |
| CN (1) | CN1453791A (ja) |
| TW (1) | TW200305879A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891193B1 (en) | 2002-06-28 | 2005-05-10 | Silicon Magnetic Systems | MRAM field-inducing layer configuration |
| US7170706B2 (en) * | 2002-08-29 | 2007-01-30 | Freescale Semiconductor, Inc. | Hard disk system with non-volatile IC based memory for storing data |
| US7096378B2 (en) * | 2002-08-29 | 2006-08-22 | Freescale Semiconductor, Inc. | Data storage system having a non-volatile IC based memory for storing user data |
| US7006318B2 (en) | 2002-08-29 | 2006-02-28 | Freescale Semiconductor, Inc. | Removable media storage system with memory for storing operational data |
| US6924539B2 (en) * | 2002-08-30 | 2005-08-02 | Hewlett-Packard Development Company, L.P. | Magnetic memory cell having an annular data layer and a soft reference layer |
| US6822278B1 (en) * | 2002-09-11 | 2004-11-23 | Silicon Magnetic Systems | Localized field-inducding line and method for making the same |
| JP2004111437A (ja) * | 2002-09-13 | 2004-04-08 | Toshiba Corp | 磁気記憶装置 |
| US7023723B2 (en) * | 2002-11-12 | 2006-04-04 | Nve Corporation | Magnetic memory layers thermal pulse transitions |
| US6740947B1 (en) * | 2002-11-13 | 2004-05-25 | Hewlett-Packard Development Company, L.P. | MRAM with asymmetric cladded conductor |
| JP3906145B2 (ja) * | 2002-11-22 | 2007-04-18 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| KR100506932B1 (ko) * | 2002-12-10 | 2005-08-09 | 삼성전자주식회사 | 기준 셀들을 갖는 자기 램 소자 및 그 구조체 |
| US6921953B2 (en) * | 2003-04-09 | 2005-07-26 | Micron Technology, Inc. | Self-aligned, low-resistance, efficient MRAM read/write conductors |
| US7264975B1 (en) | 2003-09-25 | 2007-09-04 | Cypress Semiconductor Corp. | Metal profile for increased local magnetic fields in MRAM devices and method for making the same |
| US7071009B2 (en) | 2004-04-01 | 2006-07-04 | Headway Technologies, Inc. | MRAM arrays with reduced bit line resistance and method to make the same |
| US7211874B2 (en) * | 2004-04-06 | 2007-05-01 | Headway Technologies, Inc. | Magnetic random access memory array with free layer locking mechanism |
| JP4492941B2 (ja) * | 2004-06-01 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路設計方法および半導体集積回路設計システム |
| JP4692805B2 (ja) * | 2004-06-30 | 2011-06-01 | Ｔｄｋ株式会社 | 磁気検出素子およびその形成方法 |
| US7787289B2 (en) * | 2007-12-03 | 2010-08-31 | Magsil Corporation | MRAM design with local write conductors of reduced cross-sectional area |
| EP2722902B1 (en) * | 2012-10-22 | 2016-11-30 | Crocus Technology S.A. | Self-referenced MRAM element and device having improved magnetic field |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118239A (ja) * | 2000-07-21 | 2002-04-19 | Hewlett Packard Co <Hp> | Ｍｒａｍの性能を向上させるための最適な書込導体レイアウト |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH412010A (de) * | 1963-09-27 | 1966-04-30 | Ibm | Magnetschichtspeicher |
| JPH033255A (ja) * | 1989-05-31 | 1991-01-09 | Toshiba Corp | 半導体集積回路装置 |
| JPH03192759A (ja) * | 1989-12-21 | 1991-08-22 | Fujitsu Ltd | 半導体装置 |
| JPH07263631A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 半導体集積回路装置の配線構造 |
| US6256222B1 (en) * | 1994-05-02 | 2001-07-03 | Matsushita Electric Industrial Co., Ltd. | Magnetoresistance effect device, and magnetoresistaance effect type head, memory device, and amplifying device using the same |
| US5946228A (en) * | 1998-02-10 | 1999-08-31 | International Business Machines Corporation | Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices |
| JP3891540B2 (ja) * | 1999-10-25 | 2007-03-14 | キヤノン株式会社 | 磁気抵抗効果メモリ、磁気抵抗効果メモリに記録される情報の記録再生方法、およびｍｒａｍ |
| US20020055190A1 (en) * | 2000-01-27 | 2002-05-09 | Anthony Thomas C. | Magnetic memory with structures that prevent disruptions to magnetization in sense layer |
| JP3593652B2 (ja) * | 2000-03-03 | 2004-11-24 | 富士通株式会社 | 磁気ランダムアクセスメモリ装置 |
| US6331944B1 (en) * | 2000-04-13 | 2001-12-18 | International Business Machines Corporation | Magnetic random access memory using a series tunnel element select mechanism |
| JP4020573B2 (ja) * | 2000-07-27 | 2007-12-12 | 富士通株式会社 | 磁性メモリデバイス、および磁性メモリデバイスにおけるデータ読み出し方法 |
| US6331943B1 (en) * | 2000-08-28 | 2001-12-18 | Motorola, Inc. | MTJ MRAM series-parallel architecture |
| US6504221B1 (en) * | 2001-09-25 | 2003-01-07 | Hewlett-Packard Company | Magneto-resistive device including soft reference layer having embedded conductors |
| US6498747B1 (en) * | 2002-02-08 | 2002-12-24 | Infineon Technologies Ag | Magnetoresistive random access memory (MRAM) cross-point array with reduced parasitic effects |
-
2002
- 2002-04-25 US US10/132,998 patent/US6597049B1/en not_active Expired - Lifetime
- 2002-12-23 TW TW091137056A patent/TW200305879A/zh unknown
-
2003
- 2003-04-22 JP JP2003116650A patent/JP4601913B2/ja not_active Expired - Fee Related
- 2003-04-22 EP EP03252507A patent/EP1359589A3/en not_active Withdrawn
- 2003-04-24 KR KR1020030025986A patent/KR101010320B1/ko active IP Right Grant
- 2003-04-25 CN CN03122470A patent/CN1453791A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118239A (ja) * | 2000-07-21 | 2002-04-19 | Hewlett Packard Co <Hp> | Ｍｒａｍの性能を向上させるための最適な書込導体レイアウト |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1453791A (zh) | 2003-11-05 |
| EP1359589A3 (en) | 2003-12-17 |
| KR20030084730A (ko) | 2003-11-01 |
| US6597049B1 (en) | 2003-07-22 |
| JP2004006833A (ja) | 2004-01-08 |
| TW200305879A (en) | 2003-11-01 |
| KR101010320B1 (ko) | 2011-01-28 |
| EP1359589A2 (en) | 2003-11-05 |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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