JP4587878B2 - 半導体装置の自動設計方法および自動設計装置 - Google Patents

Description

この発明は、半導体集積回路の自動設計技術に関し、より詳細には、半導体集積回路に形成される配線の間隔を均等化する処理を自動的に行う技術に関する。

近年、半導体集積回路の高集積化・多機能化などに伴い、かかる半導体集積回路のパッド数および半導体パッケージの外部接続電極（すなわち電極ピン）の数が増大する傾向にある。このため、電極ピンとパッドとを配線する設計作業も複雑化が進んでおり、かかる設計作業の自動化技術に対する要望も高まっている。

従来、パッド・電極ピン間の配線を自動化するための技術としては、例えば下記特許文献１〜５で開示されたものが知られている。

特許文献１では、電極ピンの配置領域を４個の台形領域に区分けし、それぞれの区分領域の電極ピンと、この区分領域に対向する外周辺に配列されたパッドとを、予め定められた優先順位にしたがって配線している（特許文献１の段落０１１１〜０１２０、図６〜図９、図１２等参照）。

特許文献２では、複数のパッドと複数の電極ピンとを配線するための共通引き出しパターンを予め作成しておき、この共通引き出しパターンを適当に配置することによって、自動配置を実現している（特許文献２の段落００３９〜００４０等参照）。

特許文献３では、オングリッド方式の結線処理とオフグリッド方式の結線処理とを組み合わせることにより、未結線ピンペアの発生を防止しつつ結線処理時間の短縮を図っている（特許文献３の段落００１３等参照）。

特許文献４では、設計者が任意に決定した配線間隔を、配線間隔記憶手段に予め格納された配線間隔に変更することにより、配線間隔の最適化を図っている（特許文献４の段落００１６等参照）。

また、特許文献５では、設計者が任意に決定した配線間隔を、均等な配線間隔に変更することにより、配線間隔の最適化を図っている（特許文献５の段落００２３〜００２４参照）。
特開２０００−３５９８６号公報 特開２０００−１００９５５号公報 特開平５−２５０４４１号公報 特開平７−２７１８３６号公報 特開２００２−８３００６号公報

半導体集積回路の設計作業では、配線の間隔が均等になるようにすることが望ましい。配線間隔が均等でないと、マイグレーション（配線や電極として使用した金属が絶縁物の上を移動する現象）による信頼性、耐湿性の低下や、メッキ不良による配線間ショートや、配線間の寄生容量ばらつきに起因する遅延時間ばらつきなどの不具合が発生し易くなるからである。

これに対して、上述の特許文献４、５には、配線の間隔を調整する技術が開示されている。したがって、これらの技術を用いることにより、配線の間隔を均等にして、ショートや断線の発生を防止することが可能になる。

しかしながら、特許文献４の技術では、単に、配線間隔記憶手段から読み出された情報に応じて、配線の間隔を変更しているだけである。このため、縦方向および横方向の配線のみを含む配線領域（例えば特許文献４の図１０参照）の配線間隔を調整する場合は良いが、斜め方向の線分を含むような複雑な配線に適用することは困難である。

一方、特許文献５の技術では、修正用の円弧や楕円を用いて配線間隔の修正を行っているため、斜め方向の線分を含む配線に適用することができる。しかし、特許文献５の技術には、各配線の最適位置を求めるための演算処理が複雑であるという欠点がある。

この発明の課題は、複雑な配線の配線間隔を簡単な処理のみで均等化する技術を提供する点にある。

（１）第１の発明は、自動設計装置を用いて、半導体集積回路に形成される配線の間隔を均等化する処理を自動的に行う半導体装置の自動設計方法に関する。

自動設計装置が備える領域抽出手段が、半導体集積回路のレイアウトデータから均等化領域を抽出する領域抽出工程と、自動設計装置が備える配線抽出手段が、領域抽出工程で抽出された均等化領域から配線を抽出する配線抽出工程と、自動設計装置が備える均等化手段が、配線抽出工程で抽出された配線から均等化領域の長手方向の線分を抽出して移動させることによりこれらの線分の間隔を均等化する均等化工程と、自動設計装置が備える伸縮手段が、配線抽出工程で抽出された配線から他の線分を抽出して伸縮させることにより長手方向の線分との接続状態を復元する伸縮工程とを含む。均等化工程では、均等化領域内で電気的に接続される複数の配線を、長手方向に直交する方向の座標を揃えて一本の配線にする。

（２）第２の発明は、半導体集積回路に形成される配線の間隔を均等化する処理を自動的に行う半導体装置の自動設計装置に関する。

そして、半導体集積回路のレイアウトデータから均等化領域を抽出する領域抽出手段と、当該領域抽出手段で抽出された均等化領域から配線を抽出する配線抽出手段と、当該配線抽出手段で抽出された配線から、当該均等化領域の長手方向の線分を抽出して移動させることによりこれらの線分の間隔を均等化する均等化手段と、配線抽出手段で抽出された配線から他の線分を抽出して伸縮させることにより長手方向の線分との接続状態を復元する伸縮手段とを含む。均等化手段は、均等化領域内で電気的に接続される複数の配線を、長手方向に直交する方向の座標を揃えて一本の配線にする。

本発明によれば、均等化対象となる配線から長手方向の線分を抽出して間隔を均等化し、その後で、他の線分を伸縮させることによって接続状態を復元するので、複雑な配線の配線間隔を簡単な処理のみで均等化することが可能である。

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。

［第１の実施形態］
最初に、第１の実施形態の自動設計方法および自動設計装置に係る配線間隔自動均等化処理について説明する。

この実施形態は、この発明の自動設計技術を、Ｗ−ＣＳＰ(Wafer Level Chip Size Package) におけるパッド・タワーポスト間の配線間隔均等化に適用した例である。

図１は、この実施形態に係る自動設計装置の全体構成を概略的に示すブロック図である。図１に示したように、この実施形態の自動設計装置１００は、自動配線処理装置１１０と、外部記憶装置１２０と、入力装置１３０と、表示装置１４０とを備えている。

自動配線処理装置１１０は、配線間隔の均等化を自動的に行う。このために、自動配線処理装置１１０は、演算処理部１１１と、配線状態記憶部１１２とを備える。演算処理部１１１は、後述のような配線間隔自動均等化処理を実行する。配線状態記憶部１１２は、演算処理部１１１の処理中に、配線状態を示すデータを適宜保存する。

外部記憶装置１２０は、例えばハードディスク等で構成され、接続データ格納領域１２１およびレイアウトデータ格納領域１２２を有している。接続データ格納領域１２１には、ネット番号（配線の論理接続情報）等のデータが格納される。レイアウトデータ格納領域１２２には、演算処理部１１１が配線間隔自動均等化処理を完成することによって生成されたレイアウトデータを、配線状態記憶部１１２から読み出して、保存する。

入力装置１３０は、キーボードやコンピュータマウス等で構成され、設計者が配線間隔自動均等化処理の制約や条件等を入力する際などに使用する。

表示装置１４０は、例えばＣＲＴ(Cathode Ray Tube)や液晶等で構成され、入力装置１３０による入力結果の確認や、配線間隔自動均等化処理の結果（すなわち、配線状態記憶部１１２の最終的なレイアウトデータ）などを、設計者が確認するために使用される。

図２は、この実施形態に係る配線間隔自動均等化処理の全体構成を示す概略フローチャートである。

図２に示したように、この実施形態に係る自動設計では、最初に均等化領域抽出工程（ステップＳ２０１参照）を実行した後、均等化領域ごとに、配線抽出工程（ステップＳ２０２参照）、配線間隔均等化工程（ステップＳ２０３参照）および接続配線伸縮工程（ステップＳ２０４参照）を実行する。ステップＳ２０２〜２０４の工程は、ステップＳ２０５ですべての均等化領域４３１〜４３６，４４１〜４４６（図４参照）に対する処理が終了したと判断されるまで繰り返される。

以下、工程Ｓ２０１〜Ｓ２０４の詳細について説明する。

均等化領域抽出工程
均等化領域抽出工程Ｓ２０１について、図３および図４を用いて説明する。ここで、図３は本工程Ｓ２０１を示す詳細フローチャートであり、図４は本工程Ｓ２０１のレイアウトデータを示す概念図である。図４に示したように、このレイアウトデータは、半導体チップ表面４１０の各外周辺に沿って９個ずつ配置されたパッドＰＷ１〜ＰＷ９，ＰＳ１〜ＰＳ９，ＰＥ１〜ＰＥ９，ＰＮ１〜ＰＮ９と、表面４１０の中央部分に配置された５行５列のタワーポストＴ(1,1) 〜Ｔ(5,5) とを含む。なお、ここではタワーポストを５行５列とした場合を例に採って説明するが、タワーポストの行数および列数がこれに限られるものでないことはもちろんである。また、タワーポストに限らず、再配線を介してパッドと接続されるものであれば、この実施形態に係る自動設計方法および装置を適用することが可能である。

以下に説明するように、均等化領域抽出工程Ｓ２０１では、半導体集積回路のレイアウトデータから、均等化領域を抽出する。

まず、演算処理部１１１は、パッドＰＷ１〜ＰＮ９およびタワーポストＴ(1,1) 〜Ｔ(5,5) の座標を、接続データ格納領域１２１（図１参照）から読み出す（ステップＳ３０１参照）。

次に、演算処理部１１１は、パッドＰＷ１〜ＰＮ９の座標データから、Ｘ座標およびＹ座標の最小値Ｘmin ，Ｙmin および最大値Ｘmax ，Ｙmax を抽出する（ステップＳ３０２参照）。

続いて、演算処理部１１１は、これらの座標から、点Ｐmin＝(Xmin,Ymin)，Ｐmax＝(Xmax,Ymax)を求める（ステップＳ３０３参照）。

そして、演算処理部１１１は、これら２点Ｐmin ，Ｐmax を対角線の頂点とする矩形領域４２０を求める（ステップＳ３０４参照）。以下、この領域を「配線可能領域」と称する。

さらに、演算処理部１１１は、配線可能領域４２０から、隣接するタワーポスト行の間の領域４３２，４３３，４３４，４３５、タワーポストの先頭行Ｔ(1,1) 〜Ｔ(1,5) とパッド行ＰＮ１〜ＰＮ９との間の領域４３１、および、タワーポストの最終行Ｔ(5,1) 〜Ｔ(5,5) とパッド行ＰＳ１〜ＰＳ９との間の領域４３６を抽出する。同様に、演算処理部１１１は、配線可能領域４２０から、隣接するタワーポスト列の間の領域４４２，４４３，４４４，４４５、タワーポストの先頭列Ｔ(1,1) 〜Ｔ(5,1) とパッド列ＰＷ１〜ＰＷ９との間の領域４４１および、タワーポストの最終列Ｔ(1,5) 〜Ｔ(5,5) とパッド列ＰＥ１〜ＰＥ９との間の領域４４６を抽出する（ステップＳ３０５参照）。

演算処理部１１１は、配線状態記憶部１１２に、これらの領域４３１〜４３６，４４１〜４４６を、均等化領域として記憶させる（ステップＳ３０６参照）。

以上により、均等化領域抽出工程を終了する。

配線抽出工程
配線抽出工程Ｓ２０２について、図５および図６を用いて説明する。ここで、図５は本工程Ｓ２０２を示す詳細フローチャートであり、図６は本工程Ｓ２０２のレイアウトデータを示す概念図である。

以下に説明するように、配線抽出工程Ｓ２０２では、均等化領域抽出工程Ｓ２０１で抽出された均等化領域４３１〜４３６，４４１〜４４６（図４参照）から、配線を抽出する。

まず、演算処理部１１１は、均等化領域４３１〜４３６，４４１〜４４６から、処理対象となる均等化領域を１個特定する（ステップＳ５０１参照）。

次に、演算処理部１１１は、特定された均等化領域内に含まれる配線を抽出する（ステップＳ５０２参照）。図６（Ａ）は、均等化領域４３１〜４３６（すなわち、長手方向がＸ軸方向と一致する均等化領域）内に含まれる配線の一例を概念的に示している。また、図６（Ｂ）は、均等化領域４４１〜４４６（すなわち、長手方向がＹ軸方向と一致する均等化領域）内に含まれる配線の一例を概念的に示している。図６（Ａ）、（Ｂ）に示したように、半導体チップの表面４１０に形成された配線６１０，６３０が、均等化領域６２０，６４０の外縁に沿って切断されて、抽出される。

続いて、演算処理部１１１は、処理対象となる均等化領域がＸ軸方向に長い均等化領域か或いはＹ軸方向に長い均等化領域かを、チェックする（ステップＳ５０３参照）。

そして、演算処理部１１１は、処理対象となる均等化領域がＹ軸方向に長い均等化領域である場合に、抽出された配線を９０度回転させ、さらに、Ｘ軸でミラー反転させる（ステップＳ５０４参照）。９０度の回転およびミラー反転を行った後の均等化領域を、図６（Ｃ）に示す。このような変換処理を施すことにより、以下の処理工程で、Ｙ軸方向に長い均等化領域を、Ｘ軸方向に長い均等化領域であるとして扱うことができる。したがって、これらの均等化領域に対する処理を統一化することができるので、処理プログラムが簡単になる。なお、Ｙ軸方向に長い均等化領域ではなく、Ｘ軸方向に長い均等化領域の方に変換処理を施してもよいことは、もちろんである。

以上の処理は、すべての均等化領域について行われる。

配線間隔均等化工程
配線間隔均等化工程Ｓ２０３について、図７〜図９を用いて説明する。ここで、図７は本工程Ｓ２０３を示す詳細フローチャートであり、図８および図９は本工程Ｓ２０３のレイアウトデータを示す概念図である。

以下に説明するように、配線間隔均等化工程Ｓ２０３では、配線抽出工程Ｓ２０２で抽出された配線から、その均等化領域の長手方向の線分を抽出して移動させることにより、これらの線分の間隔を均等化する。

まず、演算処理部１１１は、配線抽出工程Ｓ２０２で抽出された配線から、均等化の対象となる線分を抽出する（ステップＳ７０１参照）。図８（Ａ）に、均等化の対象となる線分を、斜線で示す。このように、この実施形態では、均等化領域の長手方向の線分Ｉ１〜Ｉ７が、均等化の対象になる。

次に、演算処理部１１１は、均等化の対象となる線分Ｉ１〜Ｉ７と、これらの線分に接続される他の線分Ｊ１〜Ｊ１３と、これらの線分Ｉ１〜Ｉ７，Ｊ１〜Ｊ１３のネット番号（配線の論理接続情報）とを、配線状態記憶部１１２（図１参照）に記憶させる（ステップＳ７０２参照）。

続いて、演算処理部１１１は、均等化の対象となる線分Ｉ１〜Ｉ７を、それぞれ、均等化領域の長手方向に沿った辺にシフトさせる（ステップＳ７０３参照）。図８（Ｂ）に示したように、この実施形態では、下側の辺８０１に、線分Ｉ１〜Ｉ７をシフトさせることにする。このシフトにより、線分Ｉ１〜Ｉ７は辺８０１と順次接するように（すなわち、線分Ｉ３，Ｉ６，Ｉ７は辺８０１に直接接し、線分Ｉ２，Ｉ４，Ｉ５は線分Ｉ３，Ｉ６，Ｉ７を介して辺８０１に接し、線分Ｉ１は線分Ｉ３，Ｉ２を介して辺８０１に接するように）なる。

さらに、演算処理部１１１は、線分Ｉ１〜Ｉ７を配置すべき位置を計算する（ステップＳ７０４参照）。以下、この計算の方法について、図９を用いて説明する。

図９において、（Ａ）は上述のステップＳ７０３を終了した状態を示す部分的な概念図、（Ｂ）は均等配置が完成した状態を示す部分的な概念図である。

図９（Ａ）に示したように、線分Ｉ１〜Ｉ３は、辺８０１と順次接するようにシフトされている（上述のステップＳ７０３参照）。このため、線分Ｉ１〜Ｉ３が配置されている領域の幅Ｄ１は、これら線分Ｉ１〜Ｉ３の合計線幅を示すことになる。また、均等化領域の幅Ｄ０とＤ１との差は、線分Ｉ１〜Ｉ３が配置されていない領域の幅である。

一方、図９（Ｂ）に示したように、均等配置が完成したとき、均等化領域の下側の辺８０１と上側の辺８０２との間には、それぞれ、非配線領域が設けられることになる。この実施形態では、配線間隔を均等化するので、これらの非配線領域の幅ｄ１〜ｄ４は互いに同一になる。

ここで、図９（Ａ）の非配線領域幅Ｄ０−Ｄ１は、図９（Ｂ）の非配線領域幅の和ｄ１＋ｄ２＋ｄ３＋ｄ４と一致する。したがって、線分Ｉ１〜Ｉ３を均等に配置するためには、非配線領域幅ｄ１〜ｄ４の値をそれぞれ（Ｄ０−Ｄ１）／４とすればよい。

演算処理部１１１は、線分Ｉ１の上辺と均等化領域の上辺８０２との間隔ｄ４が、（Ｄ０−Ｄ１）／４になるように、この線分Ｉ１を再シフトさせる。次に、演算処理部１１１は、線分Ｉ１の下辺と線分Ｉ２の上辺との間隔ｄ３が（Ｄ０−Ｄ１）／４になるように、線分Ｉ２をシフトさせる。さらに、演算処理部１１１は、線分Ｉ２の下辺と線分Ｉ３の上辺との間隔ｄ２が（Ｄ０−Ｄ１）／４になるように、線分Ｉ３をシフトさせる。これにより、図９（Ｂ）に示したような、線分Ｉ１〜Ｉ３の均等配置が終了する。

線分Ｉ３，Ｉ４を配置する領域では、均等化後に、３個の非配線領域ｄ５，ｄ６，ｄ７が形成されることになる（図９（Ｂ）参照）。したがって、非配線領域ｄ７の幅を、（Ｄ０−Ｄ２）／３とすればよい（Ｄ２は線分Ｉ３，Ｉ４の合計線幅、図９（Ａ）参照）。演算処理部１１１は、線分Ｉ４の上辺と均等化領域の上辺８０２との間隔ｄ７が、（Ｄ０−Ｄ２）／３になるように、この線分Ｉ４を再シフトさせる。ここで、線分Ｉ４の上辺と均等化領域の上辺８０２との間隔がｄ７＝（Ｄ０−Ｄ２）／３であるのに対して、線分Ｉ３と均等化領域の下辺８０１との間隔はｄ７＝（Ｄ０−Ｄ１）／４である。したがって、線分Ｉ３，Ｉ４の配置間隔は、完全には均等化されていない。この誤差は、半導体装置の製造上問題にならない範囲である場合（すなわち、マイグレーションやメッキ不良のおそれがない場合）は、無視してもよい。但し、問題となるおそれがある場合は、例えば、均等化領域の上辺８０２と線分Ｉ４の上辺との間隔が、線分Ｉ３の上辺と線分Ｉ４の下辺との間隔に一致するように線分Ｉ４の位置を調整すれば、マイグレーションやメッキ不良のおそれを低減することが可能である。

線分Ｉ５〜Ｉ７（図８参照）を配置する領域でも、上述の線分Ｉ１〜Ｉ３の場合と同様にして、均等化を行うことができる。ここで、線分Ｉ６，Ｉ７は互いに接続されており（図８（Ａ）参照）、したがって、ネット番号が同一である。このような場合には、これらの線分Ｉ６，Ｉ７のＹ座標を揃えて、１本の線分にすることができる。

以上のように、均等化領域内において、配線間隔を（Ｄ０−Ｄａ）／（ｎ＋１）とすることにより、対応する各線分の間隔を均等化することができる（Ｄａは線分幅の合計、ｎは線分の本数）。このような方法によれば、各線分Ｉ１〜Ｉ７の線幅を意識することなく均等化を行うことができるので、処理が簡単になる。

接続配線伸縮工程
接続配線伸縮工程Ｓ２０４について、図１０、図１１を用いて説明する。ここで、図１０は本工程Ｓ２０４を示す詳細フローチャートであり、図１１は本工程Ｓ２０４のレイアウトデータを示す概念図である。

以下に説明するように、接続配線伸縮工程Ｓ２０４では、配線抽出工程Ｓ２０２で抽出された配線から均等化された線分以外の線分Ｊ１〜Ｊ１３（図８（Ａ）参照）を抽出して伸縮させることにより、均等化された線分Ｉ１〜Ｉ７との接続状態を復元する。

まず、演算処理部１１１は、線分Ｊ１〜Ｊ１３から、処理の対象となる線分（ここでは線分Ｊ１とする）を特定する（ステップＳ１００１参照）。

次に、演算処理部１１１は、当該線分Ｊ１の接続相手となる線分を、均等化された線分Ｉ１〜Ｉ７から選択する（ステップＳ１００２参照）。

続いて、演算処理部１１１は、線分Ｊ１を、切断部（均等化領域の外縁と接する部分）を固定したままＹ軸方向に伸縮させることにより、この接続関係を復元する（ステップＳ１００３参照）。

そして、演算処理部１１１は、復元していない線分が残っているかどうかをチェックし、残っている場合にはステップＳ１００１に戻る（ステップＳ１００４参照）。

このような処理を、復元していない線分が無くなるまで繰り返すことにより、接続配線伸縮工程Ｓ２０４を完了することができる（図１１参照）。

その後、処理された均等化領域がＹ軸方向に長い均等化領域である場合には、上述のステップＳ５０４とは逆の処理を行って、本来の状態に戻す。

上述のように、配線抽出工程Ｓ２０２、配線間隔均等化工程Ｓ２０３および接続配線伸縮工程Ｓ２０４は、すべての均等化領域４３１〜４３６，４４１〜４４６（図４参照）について実行される。そして、最後の均等化領域に対する処理が終了すると、演算処理部１１１は、均等化処理が施されたレイアウトデータをレイアウトデータ格納領域１２２に格納して、この実施形態に係る配線間隔自動均等化処理を終了する。

レイアウトデータ格納領域１２２に格納されたレイアウトデータは、他の自動設計装置に読み出されて、次の自動設計工程に使用される。

以上説明したように、この実施形態に係る自動設計技術は、パッドＰＷ１〜ＰＮ９とタワーポストＴ(1,1) 〜Ｔ(5,5) との配線を、簡単な処理のみによって自動で均等化することができる。したがって、人手による作業工程を削減しつつ、マイグレーションやメッキ不良を防止することができる。また、自動化することにより、均一化処理に漏れが生じたり、配線間隔の設定値を間違えるといった、人為的ミスを防止することができる。特に、Ｗ−ＣＳＰのようなチップサイズパッケージにおけるパッド・タワーポスト間の再配線では、パッド列と最外部のタワーポストとの間の領域（図４の均等化領域４３１，４３６，４４１，４４６参照）に配線が集中しやすい。したがって、このような領域では、特に、この実施形態に係る自動設計技術を適用することが効果的である。

さらに、この実施形態に係る自動設計技術は、ネット番号が同一の線分を１本の線分にすることにより（ステップＳ２０３参照）、配線の折れ曲がりを削減することができ（図８（Ａ）および図１１の線分Ｉ６，Ｉ７参照）、この点でも、マイグレーションやメッキ不良を防止することができる。

また、この実施形態に係る自動設計技術は、Ｘ軸方向に長い均等化領域とＹ軸方向に長い均等化領域とに分けて均等化処理を行うので、均等化の対象となる配線を絞り込むことができ、したがって、処理を簡単にすることができる。

加えて、この実施形態に係る自動設計技術は、Ｙ軸方向に長い均等化領域を、Ｘ軸方向に長い均等化領域であるとして扱うことができるので、これらの均等化領域に対する処理を統一化することができ、したがって、処理プログラムが簡単になる。

併せて、この実施形態に係る自動設計技術は、配線間隔均等化工程Ｓ２０３において、均等化を行う線分の線幅を意識する必要がないので、処理が簡単になる。

［第２の実施形態］
次に、第２の実施形態の自動設計方法および自動設計装置に係る配線間隔自動均等化処理について説明する。

この実施形態は、この発明の自動設計技術を、スタンダードセル方式を採用した半導体集積回路の配線間隔均等化に適用した例である。

図１２は、スタンダードセル方式を採用した半導体集積回路のレイアウトデータを概略的に示す平面図である。

図１２に示したように、半導体チップ１２００の外周近傍には、多数のパッドＰＷ１〜ＰＷ２２，ＰＳ１〜ＰＳ１８，ＰＥ１〜ＰＥ１９，ＰＮ１〜ＰＮ１６が配置される。そして、当該半導体チップ１２００の中央部分には、多数のスタンダードセル１２０１が配置される。これらのスタンダードセル１２０１は、複数のスタンダードセル列を構成する。図１２の例では、５個のスタンダードセル列１２１１〜１２１５が構成されている。

パッドＰＷ１〜ＰＮ１６とスタンダードセル１２０１とは、図示しない配線によって接続される。この実施形態に係る半導体集積回路は、複数の配線層を備えている。各配線層に設けられた配線は、コンタクトセルを介して、相互に接続される。

この実施形態では、隣接するスタンダードセル列に挟まれた領域１２２２，１２２３，１２２４、１２２５、先頭行のスタンダードセル列１２１１とこれに隣接するパッド行ＰＮ１〜ＰＮ１６との間の領域１２２１、および、最終行のスタンダードセル列１２１５とこれに隣接するパッド行ＰＳ１〜ＰＳ１８との間の領域１２２６に、均等化領域が設定される。すなわち、この実施形態では、Ｘ座標方向の均等化領域１２２１〜１２２６のみを設定し、Ｙ座標方向の均等化領域は設定しない。各均等化領域１２２１〜１２２６は、複数の配線層を備えている。この実施形態では、すべての配線層に対して、配線間隔自動均等化処理を行う。

この実施形態に使用する自動設計装置の構成は、上述の第１の実施形態に係る自動設計装置の構成と同様であるので、説明を省略する。

図１３は、この実施形態に係る自動設計の全体構成を示す概略フローチャートである。

図１３に示したように、この実施形態に係る自動設計処理では、まず、演算処理部１１１が、均等化領域抽出工程（ステップＳ１３０１参照）を実行する。均等化領域抽出工程Ｓ１３０１の内容は、第１の実施形態の場合（図２のステップＳ２０１参照）と同様である。但し、この実施形態では、上述のように、Ｘ座標方向に長い均等化領域１２２１〜１２２６のみを設定し、Ｙ座標方向に長い均等化領域は設定しない。

次に、演算処理部１１１は、配線層の中から、均等化処理を行う層を特定する（ステップＳ１３０２参照）。この実施形態では、配線層ごとに、各均等化領域１２２１〜１２２６の配線間隔自動均等化処理を行う。

続いて、演算処理部１１１は、配線抽出工程（ステップＳ１３０３参照）を行う。この実施形態の配線抽出工程Ｓ１３０３では、第１の実施形態に係る配線抽出工程（図５参照）と同様、まず均等化領域を特定し（Ｓ５０１参照）、次に当該均等化領域の配線を抽出する（Ｓ５０２参照）。但し、この実施形態では、Ｙ座標方向に長い均等化領域が設定されないので、均等化領域がＹ軸方向に長い場合に配線データを変換する処理（Ｓ５０３、Ｓ５０４参照）は行わない。

さらに、演算処理部１１１は、配線間隔均等化工程（ステップＳ１３０４参照）および接続配線伸縮工程（ステップＳ１３０５参照）を行う。これらの工程Ｓ１３０４，Ｓ１３０５は、第１の実施形態における配線間隔均等化工程（ステップＳ２０３参照）および接続配線伸縮工程（ステップＳ２０４参照）と同様である。但し、この実施形態では、配線線分の移動・伸縮に伴って、コンタクトセルの移動も行う。

その後、演算処理部１１１は、当該配線層のすべての均等化領域１２２１〜１２２６に対する配線間隔の均等化が終了したかどうかを判断する（ステップＳ１３０６）。処理が行われていない均等化領域が残っている場合、演算処理部１１１は、次の均等化領域に対して、ステップＳ１３０３〜Ｓ１３０５の処理を実行する。

一方、ステップ１３０６で、すべての均等化領域１２２１〜１２２６に対する配線間隔均等化が終了したと判断された場合、続いて、演算処理部１１１は、すべての配線層に対する配線間隔均等化が終了したか否かを判断する（ステップＳ１３０７参照）。配線間隔均等化が行われていない配線層が残っている場合、演算処理部１１１は、対象となる配線層を切り換えて（ステップＳ１３０２参照）、ステップＳ１３０３〜Ｓ１３０５の処理を実行する。

ステップＳ１３０７ですべての配線層に対する配線間隔均等化が終了したと判断された場合、演算処理部１１１は、処理を完了する。

以上説明したように、この実施形態によれば、この発明に係る自動設計技術を、スタンダードセル方式を採用した半導体集積回路の配線処理に適用することができる。このため、この実施形態によれば、第１の実施形態と同様の理由により、人手による作業工程を削減しつつマイグレーションやメッキ不良を防止することができ、均等化処理時の人為的ミスを防止することができる。加えて、この実施形態に係る自動設計技術によれば、第１の実施形態と同様の理由により、配線の折れ曲がりを削減することができ、また、均等化を行う線分の線幅を意識する必要がないので処理が簡単である。

また、この実施形態では、ネット番号が同一の線分を１本の線分にすることにより（図２のステップＳ２０３参照）、同一配線層における配線の折れ曲がりを削減するだけでなく、異なる配線層間の配線接続を削減することが可能である。したがって、コンタクトセルの個数を減らすことができるので、配線抵抗を削減することができる。

［第３の実施形態］
次に、第３の実施形態の自動設計方法および自動設計装置に係る配線間隔自動均等化処理について説明する。

この実施形態に係る自動設計の全体構成は、第２の実施形態の場合（図１３）と同様である。但し、この実施形態は、配線間隔均等化工程（図１３のステップＳ１３０４）が、上述の第２の実施形態と異なる。

図１４は、この実施形態に係る配線間隔均等化工程を示す詳細フローチャートであり、図１５は、当該配線間隔均等化工程のレイアウトデータを示す概念図である。

まず、演算処理部１１１は、配線抽出工程（図１３のステップＳ１３０３参照）で抽出された配線から、均等化の対象となる線分（すなわち、均等化領域の長手方向に延びる線分）ｇ１〜ｇ３を抽出する（ステップＳ１４０１および図１５（Ａ）参照）。

次に、演算処理部１１１は、均等化の対象となる線分ｇ１〜ｇ３と、これらの線分に接続される他の線分ｈ１〜ｈ６と、これらの線分ｇ１〜ｇ３，ｈ１〜ｈ６のネット番号とを、配線状態記憶部１１２（図１参照）に記憶させる（ステップＳ１４０２参照）。

続いて、演算処理部１１１は、均等化の対象となる線分ｇ１〜ｇ３の間隔を、予め定められた最小線分間隔ｄ０に揃える処理を行う（ステップＳ１４０３参照）。この処理では、まず、図１５（Ｂ）に示したように、均等化領域の上辺１５０１のＹ座標に最も近い線分ｇ１を、上辺１５０１から最小線分間隔ｄ０だけ離れた位置までシフトさせる。続いて、２番目の線分ｇ２を、線分ｇ１の下辺から最小線分間隔ｄ０だけ離れた位置までシフトさせる。さらに、３番目の線分ｇ３を、線分ｇ２の下辺から最小線分間隔ｄ０だけ離れた位置までシフトさせる。

続いて、演算処理部１１１は、この均等化領域の下辺１５０２のＹ座標を、線分ｇ３の下辺から最小線分間隔ｄ０だけ離れた位置までシフトさせ、次段のスタンダードセル列１５１０の位置をこの下辺１５０２の座標シフト量に合わせてシフトさせ、さらに、次の均等化領域の上辺座標１５０３もスタンダードセル列１５１０のシフト量に合わせてシフトさせる（ステップＳ１４０４および図１５（Ｃ）参照）。

以上のような処理は、すべての均等化領域に対して行われる。

ここで、この実施形態では、最小線分間隔ｄ０を、マイグレーションやメッキ不良を防止することができる最小の線分間隔に設定する。

このように、この実施形態では、均等化の対象となる線分ｇ１〜ｇ３の間隔を、すべて最小線分間隔ｄ０に設定し、且つ、この最小線分間隔ｄ０に併せてスタンダードセル列の位置もシフトさせることとした。これにより、配線領域を圧縮することができるので、レイアウト面積を縮小することが可能になる。

加えて、上述の第２の実施形態と同様、人手による作業工程を削減しつつマイグレーションやメッキ不良を防止することができ、均等化処理時の人為的ミスを防止することができ、配線の折れ曲がりやコンタクトセルの個数を削減することができ、さらには、均等化を行う線分の線幅を意識する必要がないので処理が簡単である。

第１〜第３の実施形態に係る自動設計装置の全体構成を概略的に示すブロック図である。 第１の実施形態に係る自動設計方法の全体構成を示す概略フローチャートである。 図２の均等化領域抽出工程を示すフローチャートである。 図２の均等化領域抽出工程のレイアウトデータを示す概念図である。 図２の配線抽出工程を示すフローチャートである。 図２の配線抽出工程のレイアウトデータを示す概念図である。 図２の配線間隔均等化工程を示すフローチャートである。 図２の配線間隔均等化工程のレイアウトデータを示す概念図である。 図２の配線間隔均等化工程のレイアウトデータを示す概念図である。 図２の接続配線伸縮工程を示すフローチャートである。 図２の接続配線伸縮工程のレイアウトデータを示す概念図である。 第２の実施形態に係るレイアウトデータを示す概念図である。 第２の実施形態に係る自動設計方法の全体構成を示す概略フローチャートである。 第３の実施形態に係る配線間隔均等化工程のフローチャートである。 第３の実施形態に係る配線間隔均等化工程のレイアウトデータを示す概念図である。

符号の説明

１００ 自動設計装置
１１０ 自動配線処理装置
１１１ 演算処理部
１１２ 配線状態記憶部
１２０ 外部記憶装置
１２１ 接続データ格納領域
１２２ レイアウトデータ格納領域
１３０ 入力装置
１４０ 表示装置
４１０ 半導体チップ表面
４２０ 配線可能範囲
ＰＷ１〜ＰＷ９，ＰＳ１〜ＰＳ９，ＰＥ１〜ＰＥ，ＰＮ１〜ＰＮ９ パッド
Ｔ(1,1) 〜Ｔ(5,5) タワーポスト
４３１〜４３６，４４１〜４４６ 均等化領域

Claims (10)

1. 自動設計装置を用いて、半導体集積回路に形成される配線の間隔を均等化する処理を自動的に行う半導体装置の自動設計方法であって、
   前記自動設計装置が備える領域抽出手段が、前記半導体集積回路のレイアウトデータから均等化領域を抽出する領域抽出工程と、
   前記自動設計装置が備える配線抽出手段が、当該領域抽出工程で抽出された前記均等化領域から前記配線を抽出する配線抽出工程と、
   前記自動設計装置が備える均等化手段が、前記配線抽出工程で抽出された前記配線から、当該均等化領域の長手方向の線分を抽出して移動させることにより、これらの線分の間隔を均等化する均等化工程と、
   前記自動設計装置が備える伸縮手段が、前記配線抽出工程で抽出された前記配線から他の線分を抽出して伸縮させることにより、前記長手方向の線分との接続状態を復元する伸縮工程と、
   を含み、
   前記領域抽出工程で抽出される前記均等化領域が、
   隣接する外部接続電極の行に挟まれた領域と、
   前記外部接続電極の先頭行とこれに隣接するパッド行との間の領域と、
   前記外部接続電極の最終行とこれに隣接するパッド行との間の領域と、
   隣接する前記外部接続電極の列に挟まれた領域と、
   前記外部接続電極の先頭列とこれに隣接するパッド列との間の領域と、
   前記外部接続電極の最終列とこれに隣接するパッド列との間の領域と、
   の少なくともいずれかを含み、
   前記均等化工程では、前記均等化領域内で電気的に接続される複数の配線を、前記長手方向に直交する方向の座標を揃えて一本の配線にする
   ことを特徴とする半導体装置の自動設計方法。
2. 前記配線抽出工程が、前記長手方向が列方向の前記均等化領域から抽出された前記線分を９０度回転させ且つ行方向の座標軸でミラー反転させる処理を含むことを特徴とする請求項１に記載の半導体装置の自動設計方法。
3. 自動設計装置を用いて、半導体集積回路に形成される配線の間隔を均等化する処理を自動的に行う半導体装置の自動設計方法であって、
   前記自動設計装置が備える領域抽出手段が、前記半導体集積回路のレイアウトデータから均等化領域を抽出する領域抽出工程と、
   前記自動設計装置が備える配線抽出手段が、当該領域抽出工程で抽出された前記均等化領域から前記配線を抽出する配線抽出工程と、
   前記自動設計装置が備える均等化手段が、前記配線抽出工程で抽出された前記配線から、当該均等化領域の長手方向の線分を抽出して移動させることにより、これらの線分の間隔を均等化する均等化工程と、
   前記自動設計装置が備える伸縮手段が、前記配線抽出工程で抽出された前記配線から他の線分を抽出して伸縮させることにより、前記長手方向の線分との接続状態を復元する伸縮工程と、
   を含み、
   前記領域抽出工程で抽出される前記均等化領域が、
   隣接するスタンダードセル列間の領域と、
   最初の前記スタンダードセル列とこれに隣接するパッド列との間の領域と、
   最後のスタンダードセル列とこれに隣接するパッド列との間の領域と、
   の少なくともいずれかを含み、
   前記均等化工程では、前記均等化領域内で電気的に接続される複数の配線を、前記長手方向に直交する方向の座標を揃えて一本の配線にする
   ことを特徴とする半導体装置の自動設計方法。
4. 前記均等化工程が、前記長手方向の線分を、前記均等化領域内に均等間隔で配置する工程であることを特徴とする請求項１〜３のいずれかに記載の半導体装置の自動設計方法。
5. 前記均等化工程が、前記長手方向の線分を前記均等化領域内に所定の間隔で配置し、さらに、最後に配置された当該線分から当該所定の間隔だけ離れるように次段の前記スタンダードセル列を配置する工程であることを特徴とする請求項３に記載の半導体装置の自動設計方法。
6. 半導体集積回路に形成される配線の間隔を均等化する処理を自動的に行う半導体装置の自動設計装置であって、
   前記半導体集積回路のレイアウトデータから均等化領域を抽出する領域抽出手段と、
   当該領域抽出手段で抽出された前記均等化領域から前記配線を抽出する配線抽出手段と、
   当該配線抽出手段で抽出された前記配線から、当該均等化領域の長手方向の線分を抽出して移動させることにより、これらの線分の間隔を均等化する均等化手段と、
   前記配線抽出手段で抽出された前記配線から他の線分を抽出して伸縮させることにより、前記長手方向の線分との接続状態を復元する伸縮手段と、
   を含み、
   前記領域抽出手段で抽出される前記均等化領域が、
   隣接する外部接続電極の行に挟まれた領域と、
   前記外部接続電極の先頭行とこれに隣接するパッド行との間の領域と、
   前記外部接続電極の最終行とこれに隣接するパッド行との間の領域と、
   隣接する前記外部接続電極の列に挟まれた領域と、
   前記外部接続電極の先頭列とこれに隣接するパッド列との間の領域と、
   前記外部接続電極の最終列とこれに隣接するパッド列との間の領域と、
   の少なくともいずれかを含み、
   前記均等化手段は、前記均等化領域内で電気的に接続される複数の配線を、前記長手方向に直交する方向の座標を揃えて一本の配線にする
   ことを特徴とする半導体装置の自動設計装置。
7. 前記配線抽出手段が、前記長手方向が列方向の前記均等化領域から抽出された前記線分を９０度回転させ且つ行方向の座標軸でミラー反転させる処理を行うことを特徴とする請求項６に記載の半導体装置の自動設計装置。
8. 半導体集積回路に形成される配線の間隔を均等化する処理を自動的に行う半導体装置の自動設計装置であって、
   前記半導体集積回路のレイアウトデータから均等化領域を抽出する領域抽出手段と、
   当該領域抽出手段で抽出された前記均等化領域から前記配線を抽出する配線抽出手段と、
   当該配線抽出手段で抽出された前記配線から、当該均等化領域の長手方向の線分を抽出して移動させることにより、これらの線分の間隔を均等化する均等化手段と、
   前記配線抽出手段で抽出された前記配線から他の線分を抽出して伸縮させることにより、前記長手方向の線分との接続状態を復元する伸縮手段と、
   を含み、
   前記領域抽出手段で抽出される前記均等化領域が、
   隣接するスタンダードセル列間の領域と、
   最初の前記スタンダードセル列とこれに隣接するパッド列との間の領域と、
   最後のスタンダードセル列とこれに隣接するパッド列との間の領域と、
   の少なくともいずれかを含み、
   前記均等化手段は、前記均等化領域内で電気的に接続される複数の配線を、前記長手方向に直交する方向の座標を揃えて一本の配線にする
   ことを特徴とする半導体装置の自動設計装置。
9. 前記均等化手段が、前記長手方向の線分を、前記均等化領域内に均等間隔で配置する手段であることを特徴とする請求項６〜８のいずれかに記載の半導体装置の自動設計装置。
10. 前記均等化手段が、前記長手方向の線分を前記均等化領域内に所定の間隔で配置し、さらに、最後に配置された当該線分から当該所定の間隔だけ離れるように次段の前記スタンダードセル列を配置する手段であることを特徴とする請求項８に記載の半導体装置の自動設計装置。

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