JP4576791B2 - メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子及びこれを用いたメモリ装置に関するものである。
【０００２】
【従来の技術】
磁気抵抗効果素子は、例えば、ＭＲＡＭ（磁気ランダムアクセスメモリ）等のメモリ装置、ハードディスクドライブ（ＨＤＤ）の磁気ヘッド、磁気センサなどの、種々の用途に用いられている。このような磁気抵抗効果素子のうち、積層面と垂直な方向にセンス電流を流す磁気抵抗効果素子の一つであるＴＭＲ素子（トンネル磁気効果素子）は、ＭＲ比（磁気抵抗比）が高いことから、種々の用途で用いられるようになってきている。
【０００３】
また、ＭＲＡＭは、不揮発性であり、従来より使用されているＤＲＡＭ（ダイナミックランダムアクセスメモリ）の一つの欠点である揮発性を解決できることから、その研究が進められている。
【０００４】
ここで、ＴＭＲ素子を用いたＭＲＡＭの２つの従来例について、図面を参照して説明する。
【０００５】
まず、第１の従来例について、図３９を参照して説明する。図３９は、第１の従来例のＭＲＡＭの１つのメモリセルの付近を示す概略断面図である。このＭＲＡＭでは、図３９中の左右方向に延在し図３９中の紙面に垂直な方向に間隔をあけて配置された複数の上部導体配線１と、図３９中の紙面に垂直な方向に延在し図３９中の左右方向に間隔をあけて配置された複数の下部導体配線２とを、有している。これらの配線１，２の交差点にメモリセルとしてのＴＭＲ素子３がそれぞれ配置されている。ＴＭＲ素子３は、絶縁層からなるトンネルバリア層４と、これを挟む２つの磁性層５，６と、反強磁性層からなるピン層７とから構成されている。ピン層７によって下側の磁性層６の磁化方向が固定され、磁性層６がピンド層となっている。一方、上側の磁性層５は、外部磁場によって変化するフリー層となっている。上側の磁性層５は上部導体配線１に電気的に接続され、ピン層７は下部導体配線２に電気的に接続されている。
【０００６】
この第１の従来例では、１つのメモリセルは、１つのＴＭＲ素子３で構成されている。そして、ＴＭＲ素子３は、トンネルバリア層４とこれを挟む２つの磁性層との重なり領域（トンネル接合領域）は１つしか有していない。
【０００７】
ＴＭＲ素子３にデータを書き込む際には、当該ＴＭＲ素子３に接続された上部導体配線１及び下部導体配線２に電流を流すことで生ずる両者の合成電流磁場によって、フリー層５の磁化の向きを設定する。配線１，２のうちの一方の電流方向を変えることで、フリー層５の磁化の向きを、ピンド層６の磁化の向きに対して平行・反平行に切り替えることができる。
【０００８】
ＴＭＲ素子３は、磁性層５，６の磁化の方向が平行（同一）の場合、磁性層５，６の一方からトンネルバリア層５３を介して他方へ流れる電流の抵抗値は低く（Ｒ）なり、反平行の場合はそれが高くなる（Ｒ＋ΔＲ）性質を持つ。したがって、「０」、「１」（又はその逆）のデータを、抵抗値Ｒ、及びＲ＋ΔＲにそれぞれに対応させて、記憶させることができる。なお、このときのΔＲ／ＲがＴＭＲ素子３のＭＲ比となる。データの読み出し時には、上部配線層１→各層５，４，６，７→下部配線層２の経路（又は逆の経路）で電流（センス電流）を流し、この電流に基づいて前記抵抗値の大小を検出することで、ＴＭＲ素子３に書き込まれたデータを読み出す。
【０００９】
以上の説明からわかるように、データの書き込み時のみならずデータの読み出し時にも、複数の上部導体配線１のうちの１本を選択するともに前記複数の下部導体配線３のうちの１本を選択することで特定のＴＭＲ素子３（メモリセル）が選択され、選択されたＴＭＲ素子３に対してデータの読み出し／書き込みが行われる。
【００１０】
なお、図３９において、層８は、前記書き込み及び読み出しを行うための回路を半導体基板９と共に形成する回路素子構成部分や配線等を含んでいるが、その詳細な図示は省略する。ＴＭＲ素子３及び導体配線１，２は、半導体基板９及び層８上に形成されている。半導体基板９及び層８は、全体として、いわゆるＩＣ基板に相当する。
【００１１】
以上説明した第１の従来例に相当するＭＲＡＭが、特許文献１に開示されている。
【００１２】
次に、第２の従来例のＭＲＡＭについて、図４０及び図４１を参照して説明する。図４０は第２の従来例のＭＲＡＭの読み出し回路を示す回路図、図４１はその構造を示す断面図である。この第２の従来例は、特許文献２に開示されたＭＲＡＭである。このＭＲＡＭ１００では、各メモリセルとして１個ずつのＴＭＲ素子が用いられ、ＴＭＲ素子（トンネル接合を有する磁気積層体）ＭＳ０〜ＭＳ３が電気的に直列に接続され、各ＴＭＲ素子ＭＳ０〜ＭＳ３にそれぞれトランジスタＸ０〜Ｘ３がビアＶＵ１，ＶＬ１，ＶＵ２，ＶＬ２，ＶＵ３を介して電気的に接続されている。ＴＭＲ素子ＭＳ０〜ＭＳ３の直列接続の一端はスイッチＳ１を介してビット線ＢＬに接続され、その他端は接地されている。なお、図４１において、１０８，１１０，１１２，１１４，１１６，１１８はスイッチＳ１，トランジスタＸ３〜Ｘ１を構成するソース／ドレイン領域（＋ｎ領域）、ＰＣはスイッチＳ１，トランジスタＸ３〜Ｘ１を構成するゲートである。また、１２０，１２２，１２４，１２６，１２８は金属板である。
【００１３】
この第２の従来例も前記第１の従来例と基本的にデータの読み書きの原理は同様であるが、第２の従来例では、データの書き込みは、ＴＭＲ素子ＭＳ０〜ＭＳ３に対して共通してこれらの上方に配置されたビット線ＢＬと、ＴＭＲ素子ＭＳ０〜ＭＳ３に対して１対１にその下方に設けられたワード線ＷＬとの、合成電流磁場によって行われる。一方、データの読み出しは、トランジスタＸ０〜Ｘ３のうちの１つのみを選択的にオフするとともに残りをオンにし、スイッチＳ１をオンすることで、選択的にオフにしたトランジスタに対応するＴＭＲ素子が選択され、このＴＭＲ素子からの電流が出力されることにより、行われる。
【００１４】
この第２の従来例も、前記第１の従来例と同様に、１つのメモリセルが１つのＴＭＲ素子で構成されている。そして、各ＴＭＲ素子は、トンネルバリア層とこれを挟む２つの磁性層との重なり領域（トンネル接合領域）は１つしか有していない。
【００１５】
前記第２の従来例では、前記第１の従来例に比べて、メモリの高容量化の点で優れている。すなわち、前記第１の従来例のメモリ装置の構造は一般的にＮＯＲ型回路といわれ、メモリの高速動作に適した回路構成と言われる。しかし、欠点として配線が複雑になるため、メモリ容量の高容量化に対しては適した構造ではない。個々のアドレスを指定する事になるのでアドレス制御線が多数必要となり、またその指定の仕方が複雑化する欠点がある。一方、前記第２の従来例では、読み出し回路に、前述した回路構成が採用されており、いわゆるＮＡＮＤ型回路が採用されている。したがって、トランジスタＸ０〜Ｘ３のドレイン／ソースを共用させることにより、トランジスタ間の配線に関して特別な導体パターンによる配線が必要なくなり、トランジスタの配置密度を向上させることができ、ひいては、メモリ容量の高容量化を図ることができるのである。
【００１６】
【特許文献１】
特開２００２−２４９５６５号公報
【特許文献２】
米国特許出願公開第２００２／００９７５９８号明細書
【００１７】
【発明が解決しようとする課題】
しかし、前記第１及び第２の従来例で採用されているような一般的なＴＭＲ素子では、ＴＭＲ素子が有する電圧バイアス特性に起因して実際に得られるＭＲ比が低下してしまうという欠点があった。この点について説明する。
【００１８】
ＴＭＲ素子はデータを読み出したりその他の磁気検出を行ったりする際、ＴＭＲ素子の２つの磁性層（トンネルバリア層を挟んでいる２つの磁性層）の間にセンス電流を流す必要がある。そのため、この電流を流すための前記２つの磁性層の間に電圧を印加する。しかしながら、一般的にＴＭＲ素子の磁気抵抗の変化率（ＭＲ比＝ΔＲ／Ｒ）は５０％以下であって、必ずしも高くなく、その上、ＴＭＲ素子は、積層方向に電流を流すために印加する電圧が大きくなるとＭＲ比が低下する性質（電圧バイアス特性）を有する。その変化は、ＴＭＲ素子の構成にもよるが、例えば印加電圧が０．５Ｖ程度に大きくなると、既にＭＲ比が約半分以下になってしまう。
【００１９】
したがって、前記第１及び第２の従来例では、読み出し信号のＳＮ比が低下し、データ読み出しの信頼性を必ずしも十分に高めることができなかった。
【００２０】
ＭＲ比の向上は、ＴＭＲ素子がＭＲＡＭで用いられる場合のみならず、ＴＭＲ素子が磁気ヘッドや磁気センサ等において用いられる場合においても、最重要課題である。
【００２１】
また、前記第２の従来例の場合、読み出し回路にＮＡＮＤ回路を採用する上で、ＴＭＲ素子の入出力端（センス電流の流入端と流出端）の両方を基板側に電気的に接続することが不可欠である。前記第２の従来例では、ＴＭＲ素子ＭＳ０〜ＭＳ３の基板側の端部をビアＶＬ１，ＶＬ２を用いて基板に接続し、ＴＭＲ素子ＭＳ０〜ＭＳ３の基板と反対側の端部をビアＶＵ１，ＶＵ２，ＶＵ３を用いて基板に接続している。ところが、ＴＭＲ素子のトンネル接合領域には積層面と垂直にセンス電流を流さなければならないことから、ＴＭＲ素子ＭＳ０〜ＭＳ３の一方の端部は他方の端部に対して基板から離れざるを得ない。したがって、ビアＶＵ１，ＶＵ２，ＶＵ３は、ビアＶＬ１，ＶＬ２に比べて、高さが高くなりより多くの層数を跨るように形成しなければならない。しかし、多くの層数に跨るようなビアを形成することは、製造プロセス上困難となってしまう。
【００２２】
このように、前記第２の従来例ではメモリ容量の高容量化に適したものでありながら、製造プロセスを簡単にすることができない。
【００２３】
ここでは、前記第２の従来例を例に挙げて説明したが、積層面と垂直にセンス電流を流す磁気抵抗効果素子を用いる種々の用途においても、当該磁気抵抗効果素子の入出力端を基板側に接続する必要があることは、しばしばある。このような場合、前記第２の従来例と同様の理由で、製造プロセスを簡単にすることができない。
【００２４】
本発明は、このような事情に鑑みてなされたもので、電圧バイアス特性に起因するＭＲ比の低下を改善することができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することを目的とする。
【００２５】
また、本発明は、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１の態様による磁気抵抗効果素子は、基体の一方の面側に積層されかつ互いに対して積層面に沿った方向に配置された複数の磁気抵抗効果素子部を備え、前記各磁気抵抗効果素子部が電気的に直列接続されて電気的な直列接続体を構成し、前記直列接続体の両端は、磁気抵抗変化を検出するためのセンス電流が、前記直列接続体の一端から流入して前記各磁気抵抗効果素子部の磁気抵抗変化に有効な有効領域を積層面を貫く方向に順次経由して前記直列接続体の他端から流出するように、センス電流供給部と電気的に接続されるものである。
【００２７】
この第１の態様では、前記複数の磁気抵抗効果素子部がそれぞれ従来の一般的な磁気抵抗効果素子に相当するが、これらが直列接続されている。したがって、印加電圧が個々の磁気抵抗効果素子部に対して分圧として印加されるので、個々の磁気抵抗効果素子部に掛かる電圧が小さくなる。このため、電圧バイアス特性に起因するＭＲ比の低下が少なくなり、ＭＲ比が向上する。
【００２８】
ところで、個々の磁気抵抗効果素子部を直列接続する別の手法として、複数の磁気抵抗効果素子部を積み上げることが考えられる。しかしながら、この場合には、製造時に、個々の磁気抵抗効果素子部の成膜をその数だけ繰り返さなければならない。このため、製造に著しく手数を要するとともに歩留りが低下し、コストが増大する。例えば、磁気抵抗効果素子部がＴＭＲ素子部である場合、トンネルバリア層は非常に薄くわずかな製造条件の違いで所望の特性が得られなくなってしまい、そのトンネルバリア層の成膜は非常に困難である。このようなトンネルバリア層の成膜を複数回繰り返さなければならないとすれば、製造が著しく困難になるとともに歩留りが大幅に低下することは、避けられない。
【００２９】
これに対し、前記第１の態様では、前記複数の磁気抵抗効果素子部は、互いに対して積層面に沿った方向に配置されているので、各磁気抵抗効果素子部の層を一括して同時に成膜することができ、製造が容易で歩留りも低下しない。
【００３０】
本発明の第２の態様による磁気抵抗効果素子は、前記第１の態様において、前記各磁気抵抗効果素子部は、同一の層構造を持つものである。
【００３１】
この第２の態様によれば、各磁気抵抗効果素子部が同一の層構造を持つので、各磁気抵抗効果素子部の層を一括して同時に成膜することができ、製造が容易となる。
【００３２】
本発明の第３の態様による磁気抵抗効果素子は、前記第１又は第２の態様において、前記センス電流は、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部において、前記有効領域を互いに逆向きに流れるものである。
【００３３】
前記第１及び第２の態様では、前記一対の磁気抵抗効果素子部においてセンス電流が同じ向きに流れるようにすることも可能である。しかしながら、前記第３の態様のように逆向きに流れるようにすれば、前記一対の磁気抵抗効果素子部の同じ側同士を電気的に接続すればよい。このため、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００３４】
本発明の第４の態様による磁気抵抗効果素子は、前記第１乃至第３のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部を構成する少なくとも１つの層と他方の磁気抵抗効果素子部を構成する対応する層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【００３５】
この第４の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００３６】
本発明の第５の態様による磁気抵抗効果素子は、前記第１乃至第４のいずれかの態様において、前記複数の磁気抵抗効果素子部の数は偶数であるものである。
【００３７】
この第５の態様によれば、前記複数の磁気抵抗効果素子部の数が偶数であるので、当該磁気抵抗効果素子の入出力端（前記直列接続体の一端と他端）を同じ側に配置することができる。したがって、磁気抵抗効果素子の入出力端を両方とも同じ側に電気的に接続する必要がある場合、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【００３８】
本発明の第６の態様による磁気抵抗効果素子は、前記第５の態様において、前記直列接続体の前記一端は、１つの磁気抵抗効果素子部の前記基体側の層であり、前記直列接続体の前記他端は、他の１つの磁気抵抗効果素子部の前記基体側の層であるものである。
【００３９】
この第６の態様によれば、当該磁気抵抗効果素子の入出力端（前記直列接続体の一端と他端）が両方とも、前記基体側に位置する。したがって、磁気抵抗効果素子の入出力端を両方とも基体側に電気的に接続する必要がある場合、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【００４０】
本発明の第７の態様による磁気抵抗効果素子は、前記第１乃至第６のいずれかの態様において、前記各磁気抵抗効果素子部は、第１及び第２の磁性層を含むものである。
【００４１】
本発明の第８の態様による磁気抵抗効果素子は、前記第７の態様において、前記各磁気抵抗効果素子部は、前記第１及び第２の磁性層の間に挟まれたトンネルバリア層を含むものである。この第８の態様は、前記各磁気抵抗効果素子部をＴＭＲ素子部とした例である。
【００４２】
本発明の第９の態様による磁気抵抗効果素子は、前記第７の態様において、前記各磁気抵抗効果素子部は、前記第１及び第２の磁性層の間に挟まれた非磁性金属層を含むものである。この第９の態様は、前記各磁気抵抗効果素子部を、センス電流を積層面に対して略垂直に流すＧＭＲ（Giant Magneto-Resistive）素子部とした例である。
【００４３】
本発明の第１０の態様による磁気抵抗効果素子は、前記第７乃至第９のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第１の磁性層と他方の磁気抵抗効果素子部の前記第１の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【００４４】
この第１０の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００４５】
本発明の第１１の態様による磁気抵抗効果素子は、前記第７乃至第１０のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第２の磁性層と他方の磁気抵抗効果素子部の前記第２の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【００４６】
この第１１の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００４７】
本発明の第１２の態様による磁気抵抗効果素子は、前記第７乃至第１１のいずれかの態様において、前記各磁気抵抗効果素子部の前記第１の磁性層は、磁化方向が外部磁場によって変化するフリー層であり、前記各磁気抵抗効果素子部の前記第２の磁性層は、磁化方向が一定方向に固定されたピンド層であるものである。
【００４８】
この第１２の態様のように、前記第１及び第２の磁性層をフリー層とピンド層にすることが一般的であるが、前記第７乃至第１１の態様では、これに限定されない。
【００４９】
本発明の第１３の態様による磁気抵抗効果素子は、前記第１２の態様において、前記複数の磁気抵抗効果素子部の前記第２の磁性層の磁化方向が同一であるものである。
【００５０】
この第１３の態様によれば、前記複数の磁気抵抗効果素子部の前記第２の磁性層の磁化方向が同一であるので、外部磁場が各フリー層へ同じように作用した場合に、適切に作動させることができる。
【００５１】
本発明の第１４の態様による磁気抵抗効果素子は、前記第１２又は第１３の態様において、前記各磁気抵抗効果素子部の前記第１の磁性層は、前記第２の磁性層の前記基体とは反対側に配置されたものである。
【００５２】
この第１４の態様によれば、外部磁場の作用を前記基体とは反対側から受ける場合、外部磁場をフリー層が感度良く受けることになるので、好ましい。
【００５３】
本発明の第１５の態様による磁気抵抗効果素子は、前記第１２乃至第１４のいずれかの態様において、前記各磁気抵抗効果素子部の前記第１の磁性層が軟磁性材料で構成されたものである。
【００５４】
この第１５の態様のようにフリー層を軟磁性材料で構成すると、フリー層の磁化方向が外部磁場の大きさに応じてアナログ的に変化し易くなる。このため、この第１５の態様による磁気抵抗効果素子は、磁気センサ等に用いるのに最適である。もっとも、前記１２乃至第１４の態様では、フリー層を磁気的に比較的ハードな材料で構成してもよい。
【００５５】
本発明の第１６の態様によるメモリ装置は、データを記憶するメモリセルを備え、該メモリセルが前記第１乃至第１４のいずれかの態様による磁気抵抗効果素子を含むものである。
【００５６】
この第１６の態様によれば、前記磁気抵抗効果素子の電圧バイアス特性に起因するＭＲ比の低下が少なくなってＭＲ比が向上するので、読み出し信号のＳＮ比が向上する。このため、データ読み出しの信頼性が高まる。
【００５７】
本発明の第１７の態様によるメモリ装置は、前記第１６の態様において、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第１の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第２の状態とに、切り替える磁場を与えるための、１本以上の書き込み線を備えたものである。
【００５８】
この第１７の態様によれば、前記第１の状態と前記第２の状態とに切り替えられるので、前記複数の磁気抵抗効果素子部を総合した全体としての磁気抵抗変化が大きくなる。このため、データ読み出しの信頼性がより高まる。
【００５９】
本発明の第１８の態様によるメモリ装置は、前記第１７の態様において、前記１本以上の書き込み線の本数が２本であり、前記２本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられるものである。
【００６０】
この第１８の態様によれば、２本の書き込み線によって複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられるので、メモリセルをマトリクス状に配置する場合であっても、書き込み線の数を抑えることができるため、好ましい。
【００６１】
本発明の第１９の態様によるメモリ装置は、前記第１４の態様による磁気抵抗効果素子を含みデータを記憶するメモリセルと、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第１の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第２の状態とに、切り替える磁場を与えるための、１本以上の書き込み線と、前記１本以上の書き込み線が生ずる磁場を前記フリー層へ案内する磁路形成層と、を備えたものである。
【００６２】
この第１９の態様によれば、書き込み線が生ずる磁場が磁路形成層によってフリー層へ効率良く与えられるので、書き込み線へ流す電流を抑えることができる。このため、書き込み線の断面積を小さくすることでより高容量化が可能となるとともに、消費電流を小さくすることができる。また、磁路形成層は、磁気シールドとしても作用するので、データ書き込み時のメモリセル同士の磁気的な影響を低減することができる。
【００６３】
本発明の第２０の態様によるメモリ装置は、前記第１９の態様において、前記１本以上の書き込み線の本数が２本であり、前記２本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられ、前記２本の書き込み線が前記積層面に沿った互いに異なる方向に延びて互いに交差し、前記磁路形成層は、前記２本の書き込み線が生ずる合成磁場を、前記２本の書き込み線の交差部の四隅付近において前記フリー層へ案内するものである。
【００６４】
この第２０の態様によれば、前記磁路形成層が合成磁場を前記交差部の四隅付近においてフリー層へ案内するので、書き込みのために本来的に必要な磁場が効率良くフリー層へ与えられる。
【００６５】
本発明の第２１の態様によるメモリ装置は、前記第１７乃至第２０のいずれかの態様において、前記１本以上の書き込み線は、互いに電気的に絶縁されたものである。
【００６６】
この第２１の態様によれば、書き込み線が互いに電気的に絶縁されているので、目的のメモリセルに書き込みのための電流を安定して供給することができる。
【００６７】
本発明の第２２の態様によるメモリ装置は、前記第１７乃至第２１のいずれかの態様において、前記１本以上の書き込み線は、前記磁気抵抗効果素子の前記基体とは反対の側に配置されたものである。
【００６８】
一般的に磁気抵抗効果素子の形成にはその下地の平面度が極めて高い必要がある。そのため、磁気抵抗効果素子の下地についてはＣＭＰ等を使って十分に平坦にする必要がある。ところが、書き込み線には書き込みのために比較的大きな電流を流す必要があることから、書き込み線の厚さは比較的厚い。このため、磁気抵抗効果素子の作製前に書き込み線を作製すると、磁気抵抗効果素子の下地の凹凸が大きくなり、その下地を十分に平坦にするためには、非常に手間と多くの処理が必要となる。これに対し、前記第２２の態様によれば、書き込み線を作製する前に磁気抵抗効果素子を作製することができる。よって、磁気抵抗効果素子の作製の下地が既に十分に平坦化されているかあるいは凹凸の少ない面であるので、その下地を容易に極めて高い平坦度の面を形成し易くなる。よって、磁気抵抗効果素子形成プロセスに関しても容易にすることができる。
【００６９】
本願明細書では、下記（１）〜（４）のメモリ装置も開示する。
【００７０】
（１）電気的に直列に接続された複数のメモリセルと、前記各メモリセルに１つずつ並列接続された複数のスイッチング素子とを備え、
【００７１】
前記各メモリセルが前記第１乃至第１４のいずれかの態様による磁気抵抗効果素子で構成され、
【００７２】
前記各スイッチング素子は、当該スイッチング素子の制御入力部に入力された信号に応じて、当該スイッチング素子が並列接続された前記磁気抵抗効果素子の前記直列接続体の前記一端と前記他端との間をオン・オフすることを特徴とするメモリ装置。
【００７３】
（２）配列された複数のブロックを備え、
【００７４】
前記各ブロックは、電気的に直列に接続された複数のメモリセルと、前記各メモリセルに１つずつ並列接続された複数のスイッチング素子とを含み、
【００７５】
前記各メモリセルが前記第１乃至第１４のいずれかの態様による磁気抵抗効果素子を含み、
【００７６】
前記各スイッチング素子は、当該スイッチング素子の制御入力部に入力された信号に応じて、当該スイッチング素子が並列接続された前記磁気抵抗効果素子の前記直列接続体の前記一端と前記他端との間をオン・オフすることを特徴とするメモリ装置。
【００７７】
（３）前記（２）のメモリ装置において、
【００７８】
前記複数のブロックが行方向及び列方向に２次元マトリクス状に配置されるとともに、前記各ブロックの前記複数のメモリセルが列方向に配置され、
【００７９】
前記複数のブロックの前記複数のスイッチング素子の前記制御入力部が、各行毎に、各々が各行に対応した複数の第１の読み出し選択線によって共通して接続され、
【００８０】
前記各ブロックは、当該ブロックの前記複数のメモリセルの一方の直列接続端に接続された選択スイッチを含み、
【００８１】
前記複数ブロックの前記複数のメモリセルの他方の直列接続端が、各列毎に、各々が各列に対応した複数の読み出し線によって共通して接続され、
【００８２】
前記複数のブロックの前記選択スイッチの制御入力部が、各列毎に、各々が各列に対応した複数の第２の読み出し選択線によって共通して接続された、ことを特徴とするメモリ装置。
【００８３】
（４）前記（１）〜（３）のいずれかのメモリ装置において、前記各スイッチング素子が電界効果トランジスタであるメモリ装置。
【００８４】
【発明の実施の形態】
以下、本発明による磁気抵抗効果素子及びこれを用いたメモリ装置について、図面を参照して説明する。
【００８５】
［第１の実施の形態］
【００８６】
図１は、本発明の第１の実施の形態による磁気抵抗効果素子としてのＴＭＲ素子１１を示す概略断面図である。図２は、図１中のＡ−Ａ’矢視図である。理解を容易にするため、図１及び図２に示すように、互いに直交するＸ軸、Ｙ軸及びＺ軸を定義する（後述する図についても同様である。）。また、Ｚ軸方向のうち矢印の向きを＋Ｚ方向又は＋Ｚ側、その反対の向きを−Ｚ方向又は−Ｚ側と呼び、Ｘ軸方向及びＹ軸方向についても同様とする。また、＋Ｚ方向を上、−Ｚ方向を下と呼ぶ場合がある。ＸＹ平面が基板２１の面と平行になっている。
【００８７】
本実施の形態では、ＴＭＲ素子１１は、２つのＴＭＲ素子部１１Ａ，１１Ｂを有し、これらが、基体としての半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部１１Ａ，１１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【００８８】
ＴＭＲ素子部１１Ａは、下側から順に積層されたピン層１２ａ、磁化方向がピン層１２ａにより固定されたピンド層（第２の磁性層）１３ａ、トンネルバリア層１４ａ及びフリー層（第１の磁性層）１５ａからなる積層体で構成されている。ＴＭＲ素子部１１ＢもＴＭＲ素子部１１Ａと同一の層構造を持ち、下側から順に積層されたピン層１２ｂ、磁化方向がピン層１２ｂにより固定されたピンド層（第２の磁性層）１３ｂ、トンネルバリア層１４ｂ及びフリー層（第１の磁性層）１５ｂからなる積層体で構成されている。
【００８９】
ピン層１２ａ，１２ｂは、反強磁性層で構成され、例えば、ＰｔＭｎ、ＩｒＭｎ、ＲｕＲｈＭｎ、ＦｅＭｎ、ＮｉＭｎ、ＰｄＰｔＭｎ、ＲｈＭｎ又はＣｒＭｎＰｔなどのＭｎ系合金で形成することが好ましい。ピンド層１３ａ，１３ｂ及びフリー層１４ａ，１４ｂは、それぞれ強磁性層で構成され、例えば、Ｆｅ、Ｃｏ、Ｎｉ、ＦｅＣｏ、ＮｉＦｅ、ＣｏＺｒＮｂ又はＦｅＣｏＮｉなどの材料で形成される。ピンド層１３ａ，１３ｂは、それぞれピン層１２ａ，１２ｂとの間の交換結合バイアス磁界によってその磁化方向が所定方向に固定されている。一方、フリー層１５ａ，１５ｂは、外部磁場に応答して磁化の向きが変わるようになっている。トンネルバリア層１４ａ，１４ｂは、絶縁層であり、例えば、Ａｌ２Ｏ３、ＮｉＯ、ＧｄＯ、ＭｇＯ、Ｔａ２Ｏ５、ＭｏＯ２、ＴｉＯ２又はＷＯ２などの材料で形成される。
【００９０】
なお、例えば、前記第１及び第２の磁性層１３ａ，１５ａとして、特開平９−９１９４９号公報に開示されているような保磁力差を与えたものを用いてもよい。磁性層１３ｂ，１５ｂについても同様である。この場合、ピン層１２ａ，１２ｂは除去される。この点は、後述する各実施の形態についても同様である。
【００９１】
本実施の形態では、図１及び図２に示すように、ピン層１２ａ，１２ｂ間及びピンド層１３ａ，１３ｂ間には、Ｙ軸方向に延びた分離用の絶縁層１６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。なお、図面には示していないが、絶縁層１６は、ピン層１２ａ，１２ｂ及びピンド層１３ａ，１３ｂの周囲全体に渡って形成されている。一方、フリー層１５ａ，１５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部１１Ａ，１１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層１４ａ，１４ｂは、それぞれ同一の材料で一体に形成され、１つの連続した同一層を構成している。
【００９２】
本実施の形態では、図１に示すように、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層１２ａのみから流入し、ＴＭＲ素子部１１Ａ，１１Ｂを順次経由した後に前記直列接続体の他端であるピン層１２ｂのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。ＴＭＲ素子部１１Ａにおける磁気抵抗変化に有効な有効領域（トンネルバリア層１４ａとこれを挟んだ２つの層１３ａ，１５ａの重なり領域（トンネル接合領域））、及び、ＴＭＲ素子部１１Ｂにおける磁気抵抗変化に有効な有効領域（トンネルバリア層１４ｂとこれを挟んだ２つの層１３ｂ，１５ｂの重なり領域（トンネル接合領域））を、それぞれ積層面と略垂直な方向に流れる。センス電流は、ＴＭＲ素子部１１Ａ，１１Ｂのトンネル接合領域をそれぞれ逆向きに流れる。
【００９３】
ＴＭＲ素子部１１Ａ，１１Ｂの数が偶数であり、下側のピン層１２ａ及びピンド層１３ａとピン層１２ｂ及びピンド層１３ｂとがそれぞれ電気的に絶縁されているため、前記直列接続体の両端は両方とも、下側（基板側）となっている。
【００９４】
本実施の形態では、前記センス電流は、半導体基板２１及び層２２により構成された回路（図示せず）から供給される。半導体基板２１及び層２１は、全体として、いわゆるＩＣ基板に相当している。本実施の形態では、層２１はセンス電流供給部をなす接続ビア２３ａがピン層１２ａの下に形成され、センス電流受領部をなす接続ビア２３ｂがピン層１２ｂの下に形成されている。
【００９５】
本実施の形態では、ピンド層１３ａ，１３ｂの磁化方向は同一に設定され、これにより、一体に形成されたフリー層１５ａ，１５ｂの磁化方向に対して、２つのピンド層１３ａ，１３ｂは同時に平行又は反平行の状態を作り出すことができる。
【００９６】
本実施の形態のＴＭＲ素子１１の磁化方向の一例を図３に示す。図３（ａ）は磁化方向の平行状態を示し、図３（ｂ）は磁化方向の反平行状態を示している。
ピンド層１３ａ，１３ｂ及びフリー層１５ａ，１５ｂの磁化容易化軸の向きは、基本的に、前記絶縁層１６が延びるＹ軸方向に対して平行又は垂直の関係に設定することができる。但し、ピンド層１３ａ，１３ｂの磁化容易軸方向が長くなる設計の方が磁化のエネルギーは安定化するので、ＴＭＲ素子１１の寸法関係によりピンド層１３ａの平面視での形状が長方形になるとき、長手方向に磁化容易軸がくるように設定することが好ましい。そこで、本実施の形態では、図２に示すように、平面視で長方形状のピンド層１３ａ，１３ｂのＹ軸方向の長さがＸ軸方向の長さより長いので、図３に示すように、ピンド層１３ａ，１３ｂの磁化方向が−Ｙ方向に設定されている。
【００９７】
前述した理由で、図５に示すように平面視で長方形状のピンド層１３ａ，１３ｂのＸ軸方向の長さがＹ軸方向の長さより長い場合は、ピンド層１３ａ，１３ｂの磁化方向を、図６に示すように、ピンド層１３ａ，１３ｂの磁化容易軸方向が長くなるＸ軸方向に設定することが好ましい。
【００９８】
本実施の形態のＴＭＲ素子１１の等価回路は、図４に示すように、ＴＭＲ素子部１１Ａの抵抗値を示す可変抵抗器ｒ１１ａと、ＴＭＲ素子部１１Ｂの抵抗値を示す可変抵抗器ｒ１１ｂとの、直列接続で表される。しかも、一体に形成されたフリー層１５ａ，１５ｂの磁化の方向の変化に対する可変抵抗器ｒ１１ａ，ｒ１１ｂの抵抗値増減の傾向は同一である。
【００９９】
ここで、本実施の形態によるＴＭＲ素子１１の製造方法の一例について、図７を参照して説明する。図７は、その各工程を示す概略断面図であり、図１に対応している。
【０１００】
まず、用途に応じて作製され既に層２２が形成された半導体基板２１を用意する。次に、層２２上に、ピン層１２ａ，１２ｂとなるべき反強磁性層１２、及び、ピンド層１３ａ，１３ｂとなるべき磁性層１３を、スパッタ法又はＣＶＤ法等により順次形成する。次いで、フォトリソグラフィー及びエッチングにより、反強磁性層１２及び磁性層１３を、ピン層１２ａ，１２ｂ及びピンド層１３ａ，１３ｂの形状に合わせてパターニングする（図７（ａ））。
【０１０１】
次に、その上に、スパッタ法又はＣＶＤ法等により、絶縁層１６を成膜する（図７（ｂ））。次いで、ＣＭＰ（化学的機械的研磨）により、磁性層１３が露出するまで平坦化して、図７（ａ）で除去された層１２，１３の部分にのみ絶縁層１６を残す（図７（ｃ））。
【０１０２】
次に、図７（ｃ）に示す状態の基板上に、スパッタ法等により、トンネルバリア層１４ａ，１４ｂとなるべき絶縁層１４、及び、一体に連続したフリー層１５ａ，１５ｂとなるべき磁性層を、順次成膜する（図７（ｄ））。
【０１０３】
その後、フォトリソグラフィー及びエッチングにより、層１５をパターニングする（図７（ｅ））。これにより、ＴＭＲ素子１１が完成する。
【０１０４】
本実施の形態によれば、前記センス電流を流す際に、ＴＭＲ素子１１にかける印加電圧を必要とするが、２つのＴＭＲ素子部１１Ａ，１１Ｂが直列接続されているので、印加電圧がそれぞれのＴＭＲ素子部１１Ａ，１１Ｂに対して分圧として印加される。このため、個々のＴＭＲ素子部１１Ａ，１１Ｂに掛かる電圧が小さくなる。したがって、電圧バイアス特性に起因するＭＲ比の低下が少なくなり、ＭＲ比が向上する。よって、ＴＭＲ素子１１の磁気抵抗変化の検出感度が上がる。
【０１０５】
また、本実施の形態では、ＴＭＲ素子１１の入出力端が下部に位置するピン層１２ａ，１２ｂであるため、ＴＭＲ素子１１の入出力端を半導体基板２１側に電気的に接続する場合、その入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【０１０６】
なお、本実施の形態において、トンネルバリア層１４ａ，１４ｂに代えて、それぞれＣｕ等の非磁性金属層を形成することもできる。ただし、この場合には、当該非磁性金属層も、絶縁層１６で電気的に分離しておく。この場合、当該磁気抵抗効果素子はＧＭＲ素子となる。これらの点は、後述する各実施の形態についても同様である。
【０１０７】
［第２の実施の形態］
【０１０８】
図８は、本発明の第２の実施の形態によるＴＭＲ素子３１を示す概略断面図である。図９は、図８中のＢ−Ｂ’矢視図である。
【０１０９】
本実施の形態では、ＴＭＲ素子３１は、第１の実施の形態と同様に、２つのＴＭＲ素子部３１Ａ，３１Ｂを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部３１Ａ，３１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１１０】
ＴＭＲ素子部３１Ａは、下側から順に積層されたフリー層（第１の磁性層）３２ａ、トンネルバリア層３３ａ、ピンド層（第２の磁性層）３４ａ及びピン層３５ａからなる積層体で構成されている。ＴＭＲ素子部３１ＢもＴＭＲ素子部３１Ａと同一の層構造を持ち、下側から順に積層されたフリー層（第１の磁性層）３２ｂ、トンネルバリア層３３ｂ、ピンド層（第２の磁性層）３４ｂ及びピン層３５ｂからなる積層体で構成されている。
【０１１１】
本実施の形態では、図８及び図９に示すように、フリー層３２ａ，３２ｂ間には、Ｙ軸方向に延びた分離用の絶縁層３６が介在され、両者の間が分離されて電気的に絶縁されている。一方、ピンド層３４ａ，３４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。また、ピン層３５ａ，３５ｂも、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部３１Ａ，３１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層３３ａ，３３ｂは、それぞれ同一の材料で一体に形成され、１つの連続した同一層を構成している。
【０１１２】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるフリー層３２ａのみから流入し、ＴＭＲ素子部３１Ａ，３１Ｂを順次経由した後に前記直列接続体の他端であるフリー層３２ｂのみから流出する。
【０１１３】
なお、一体に形成されたピンド層３４ａ，３４ｂの磁化方向は、例えば、Ｘ軸方向又はＹ軸方向とされる。
【０１１４】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１１５】
［第３の実施の形態］
【０１１６】
図１０は、本発明の第３の実施の形態によるＴＭＲ素子４１を示す概略断面図である。図１１は、図１０中のＣ−Ｃ’矢視図である。
【０１１７】
本実施の形態では、ＴＭＲ素子４１は、第１の実施の形態と同様に、２つのＴＭＲ素子部４１Ａ，４１Ｂを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部４１Ａ，４１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１１８】
ＴＭＲ素子部４１Ａは、下側から順に積層されたピン層４２ａ、ピンド層（第２の磁性層）４３ａ、トンネルバリア層４４ａ及びフリー層（第１の磁性層）４５ａからなる積層体で構成されている。ＴＭＲ素子部４１ＢもＴＭＲ素子部４１Ａと同一の層構造を持ち、下側から順に積層されたピン層４２ｂ、ピンド層（第２の磁性層）４３ｂ、トンネルバリア層４４ｂ及びフリー層（第１の磁性層）４５ｂからなる積層体で構成されている。
【０１１９】
本実施の形態では、図１０及び図１１に示すように、ピン層４２ａ，４２ｂ間、ピンド層４３ａ，４３ｂ間、トンネルバリア層４４ａ，４４ｂ間及びフリー層４５ａ，４５ｂ間には、Ｙ軸方向に延びた分離用の絶縁層４６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。なお、図面には示していないが、絶縁層４６は、ピン層４２ａ，４２ｂ、ピンド層４３ａ，４３ｂ、トンネルバリア層４４ａ，４４ｂ及びフリー層４５ａ，４５ｂの周囲全体に渡って形成されている。フリー層４５ａ，４５ｂ及び絶縁層４６上には、連続して一体に形成された反強磁性層４７が形成されている。これにより、ＴＭＲ素子部４１Ａ，４１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。
【０１２０】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層４２ａのみから流入し、ＴＭＲ素子部４１Ａ，４１Ｂを順次経由した後に前記直列接続体の他端であるピン層４２ｂのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【０１２１】
本実施の形態では、ピンド層４３ａ，４３ｂの磁化方向は同一に設定され、例えば、Ｘ軸方向又はＹ軸方向に設定される。
【０１２２】
ここで、本実施の形態によるＴＭＲ素子４１の製造方法の一例について、図１２を参照して説明する。図１２は、その各工程を示す概略断面図であり、図１０に対応している。
【０１２３】
まず、用途に応じて作製され既に層２２が形成された半導体基板２１を用意する。次に、層２２上に、ピン層４２ａ，４２ｂとなるべき反強磁性層４２、ピンド層４３ａ，４３ｂとなるべき磁性層４３、トンネルバリア層４４ａ，４４ｂとなるべき絶縁層４４、及び、フリー層４５ａ，４５ｂとなるべき磁性層４５を、スパッタ法又はＣＶＤ法等により順次形成する（図１２（ａ））。
【０１２４】
次いで、フォトリソグラフィー及びエッチングにより、層４２〜４５を、ピン層４２ａ，４２ｂ、ピンド層４３ａ，４３ｂ、トンネルバリア層４４ａ，４４ｂ及びフリー層４５ａ，４５ｂの形状に合わせてパターニングする（図１２（ｂ）
【０１２５】
次に、その上にスパッタ法又はＣＶＤ法等により絶縁層４６を成膜する。その後、ＣＭＰにより、磁性層４５が露出するまで平坦化して、図１２（ｂ）で除去された層４２〜４５の部分に相当する絶縁層４６の部分のみを残す（図１２（ｃ））。
【０１２６】
次に、図１２（ｃ）に示す状態の基板上に、スパッタ法等により、反強磁性層４７を成膜する（図１２（ｄ））。
【０１２７】
その後、フォトリソグラフィー及びエッチングにより、層４７をパターニングする（図１２（ｅ））。これにより、ＴＭＲ素子４１が完成する。
【０１２８】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。なお、前記反強磁性層４７に代えて、Ｃｕ等の非磁性導電層を形成してもよい。また、前記反強磁性層４７に代えて、酸化ルテニウム等の抵抗体層を形成してもよい。
【０１２９】
［第４の実施の形態］
【０１３０】
図１３は、本発明の第４の実施の形態によるＴＭＲ素子５１を示す概略断面図である。図１４は、図１３中のＤ−Ｄ’矢視図である。
【０１３１】
本実施の形態では、ＴＭＲ素子５１は、２つのＴＭＲ素子部５１Ａ，５１Ｂを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部５１Ａ，５１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１３２】
ＴＭＲ素子部５１Ａは、下側から順に積層されたピン層５２ａ、ピンド層（第２の磁性層）５３ａ、トンネルバリア層５４ａ及びフリー層（第１の磁性層）５５ａからなる積層体で構成されている。ＴＭＲ素子部５１ＢもＴＭＲ素子部５１Ａと同一の層構造を持ち、下側から順に積層されたピン層５２ｂ、ピンド層（第２の磁性層）５３ｂ、トンネルバリア層５４ｂ及びフリー層（第１の磁性層）５５ｂからなる積層体で構成されている。
【０１３３】
本実施の形態では、図１３及び図１４に示すように、フリー層５５ａ，５５ｂ間が分離されて電気的に絶縁されている。一方、ピン層５２ａ，５２ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。また、ピンド層５３ａ，５３ｂも、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部５１Ａ，５１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層５４ａ，５４ｂも分離されている。
【０１３４】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるフリー層５５ａのみから流入し、ＴＭＲ素子部５１Ａ，５１Ｂを順次経由した後に前記直列接続体の他端であるフリー層５５ｂのみから流出する。なお、フリー層５５ａ，５５ｂは、図示しない配線層等により所定箇所に電気的に接続されるようになっている。
【０１３５】
なお、一体に形成されたピンド層５２ａ，５２ｂの磁化方向は、例えば、Ｘ軸方向又はＹ軸方向とされる。
【０１３６】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１３７】
［第５の実施の形態］
【０１３８】
図１５は、本発明の第５の実施の形態によるＴＭＲ素子６１を示す概略断面図である。図１６は、図１５中のＥ−Ｅ’矢視図である。
【０１３９】
本実施の形態では、ＴＭＲ素子６１は、３つのＴＭＲ素子部６１Ａ，６１Ｂ，６１Ｃを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部６１Ａ，６１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１４０】
ＴＭＲ素子部６１Ａは、下側から順に積層されたピン層６２ａ、ピンド層６３ａ、トンネルバリア層６４ａ及びフリー層６５ａからなる積層体で構成されている。ＴＭＲ素子部６１ＢもＴＭＲ素子部６１Ａと同一の層構造を持ち、下側から順に積層されたピン層６２ｂ、ピンド層６３ｂ、トンネルバリア層６４ｂ及びフリー層６５ｂからなる積層体で構成されている。ＴＭＲ素子部６１ＣもＴＭＲ素子部６１Ａと同一の層構造を持ち、下側から順に積層されたピン層６２ｃ、ピンド層６３ｃ、トンネルバリア層６４ｃ及びフリー層６５ｃからなる積層体で構成されている。
【０１４１】
本実施の形態では、図１５及び図１６に示すように、ピン層６２ａ，６２ｂ間及びピンド層６３ａ，６３ｂ間には、Ｙ軸方向に延びた分離用の絶縁層６６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層６５ａ，６５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。フリー層６５ｂ，６５ｃ間は分離されて電気的に絶縁されている。ピン層６２ｂ，６２ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピンド層６３ｂ，６３ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部６１Ａ，６１Ｂ，６１Ｃは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層６４ａ，６４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。トンネルバリア層６４ｂ，６４ｃ間は分離されている。
【０１４２】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層６２ａのみから流入し、ＴＭＲ素子部６１Ａ，６１Ｂ，６１Ｃを順次経由した後に前記直列接続体の他端であるフリー層６５ｃのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。なお、フリー層６５ｃは、図示しない配線層等により所定箇所に電気的に接続されるようになっている。
【０１４３】
本実施の形態では、ピンド層６３ａ，６３ｂ，６３ｃの磁化方向は同一に設定され、例えば、Ｙ軸方向に設定される。
【０１４４】
本実施の形態のＴＭＲ素子６１の等価回路は、図１７に示すように、ＴＭＲ素子部６１Ａの抵抗値を示す可変抵抗器ｒ６１ａと、ＴＭＲ素子部６１ｂの抵抗値を示す可変抵抗器ｒ６１ｂと、ＴＭＲ素子部６１ｃの抵抗値を示す可変抵抗器ｒ６１ｃとの、直列接続で表される。しかも、一体に形成されたフリー層６５ａ，６５ｂ，６５ｃの磁化の方向の変化に対する可変抵抗器ｒ６１ａ，ｒ６１ｂ，６１ｃの抵抗値増減の傾向は同一である。
【０１４５】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１４６】
［第６の実施の形態］
【０１４７】
図１８は、本発明の第６の実施の形態によるＴＭＲ素子７１を示す概略断面図である。図１９は、図１８中のＦ−Ｆ’矢視図である。
【０１４８】
本実施の形態では、ＴＭＲ素子７１は、４つのＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１４９】
ＴＭＲ素子部７１Ａは、下側から順に積層されたピン層７２ａ、ピンド層７３ａ、トンネルバリア層７４ａ及びフリー層７５ａからなる積層体で構成されている。ＴＭＲ素子部７１ＢもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層７２ｂ、ピンド層７３ｂ、トンネルバリア層７４ｂ及びフリー層７５ｂからなる積層体で構成されている。ＴＭＲ素子部７１ＣもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層７２ｃ、ピンド層７３ｃ、トンネルバリア層７４ｃ及びフリー層７５ｃからなる積層体で構成されている。ＴＭＲ素子部７１ＤもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層７２ｄ、ピンド層７３ｄ、トンネルバリア層７４ｄ及びフリー層７５ｄからなる積層体で構成されている。
【０１５０】
本実施の形態では、図１８及び図１９に示すように、ピン層７２ａ，７２ｂ間及びピンド層７３ａ，７３ｂ間には、Ｙ軸方向に延びた分離用の絶縁層７６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層７５ａ，７５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。フリー層７５ｂ，７５ｃ間は分離されて電気的に絶縁されている。ピン層７２ｂ，７２ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピンド層７３ｂ，７３ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピン層７２ｃ，７２ｄ間及びピンド層７３ｃ，７３ｄ間には、Ｙ軸方向に延びた分離用の絶縁層７７が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層７５ｃ，７５ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層７４ａ，７４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。トンネルバリア層７４ｂ，７４ｃ間は分離されている。トンネルバリア層７４Ｃ，７４ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。
【０１５１】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層７２ａのみから流入し、ＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄを順次経由した後に前記直列接続体の他端であるピン層７２ｄのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【０１５２】
本実施の形態では、ピンド層７３ａ，７３ｂ，７３ｃ，７３ｄの磁化方向は同一に設定され、例えば、Ｙ軸方向に設定される。
【０１５３】
本実施の形態のＴＭＲ素子７１の等価回路は、図２０に示すように、ＴＭＲ素子部７１Ａの抵抗値を示す可変抵抗器ｒ７１ａと、ＴＭＲ素子部７１ｂの抵抗値を示す可変抵抗器ｒ７１ｂと、ＴＭＲ素子部７１ｃの抵抗値を示す可変抵抗器ｒ７１ｃと、ＴＭＲ素子部７１ｄの抵抗値を示す可変抵抗器ｒ７１ｄとの、直列接続で表される。しかも、一体に形成されたフリー層７５ａ，７５ｂ，７５ｃ，７５ｄの磁化の方向の変化に対する可変抵抗器ｒ７１ａ，ｒ７１ｂ，７１ｃ，７１ｄの抵抗値増減の傾向は同一である。
【０１５４】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１５５】
［第７の実施の形態］
【０１５６】
図２１は、本発明の第７の実施の形態によるＴＭＲ素子８１を示す概略平面図である。図２２は、図２１中のＧ−Ｇ’線に沿った概略断面である。図２３は、図２１中のＨ−Ｈ’線に沿った概略断面である。図２４は、図２１中のＪ−Ｊ’線に沿った概略断面である。図２５は、図２１中のＫ−Ｋ’線に沿った概略断面である。
【０１５７】
本実施の形態では、ＴＭＲ素子８１は、４つのＴＭＲ素子部８１Ａ，８１Ｂ，８１Ｃ，８１Ｄを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部８１Ａ，８１Ｂは互いに対してＹ軸方向に、ＴＭＲ素子部８１Ｂ，８１Ｃは互いに対してＸ軸方向に、ＴＭＲ素子部８１Ｃ，８１Ｄは互いに対してＹ軸方向に、ＴＭＲ素子部８１Ｄ，８１Ａは互いに対してＸ軸方向に、それぞれ配置されている。
【０１５８】
ＴＭＲ素子部８１Ａは、下側から順に積層されたピン層８２ａ、ピンド層８３ａ、トンネルバリア層８４ａ及びフリー層８５ａからなる積層体で構成されている。ＴＭＲ素子部８１ＢもＴＭＲ素子部８１Ａと同一の層構造を持ち、下側から順に積層されたピン層８２ｂ、ピンド層８３ｂ、トンネルバリア層８４ｂ及びフリー層８５ｂからなる積層体で構成されている。ＴＭＲ素子部８１ＣもＴＭＲ素子部８１Ａと同一の層構造を持ち、下側から順に積層されたピン層８２ｃ、ピンド層８３ｃ、トンネルバリア層８４ｃ及びフリー層８５ｃからなる積層体で構成されている。ＴＭＲ素子部８１ＤもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層８２ｄ、ピンド層８３ｄ、トンネルバリア層８４ｄ及びフリー層８５ｄからなる積層体で構成されている。
【０１５９】
本実施の形態では、図２１乃至及び図２５に示すように、ピン層８２ａ，８２ｂ間及びピンド層８３ａ，８３ｂ間には、Ｘ軸方向に延びた分離用の絶縁層８６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層８５ａ，８５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。フリー層８５ｂ，８５ｃ間は分離されて電気的に絶縁されている。ピン層８２ｂ，８２ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピンド層８３ｂ，８３ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピン層８２ｃ，８２ｄ間及びピンド層８３ｃ，８３ｄ間には、Ｘ軸方向に延びた分離用の絶縁層８７が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。
フリー層８５ｃ，８５ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。層８２ａ〜８５ａと層８２ｄ〜８５ｄとの間は、分離されて電気的に絶縁されている。これにより、ＴＭＲ素子部８１Ａ，８１Ｂ，８１Ｃ，８１Ｄは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層８４ａ，８４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。トンネルバリア層８４ｂ，８４ｃ間は分離されている。トンネルバリア層８４ｃ，８４ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。
【０１６０】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層８２ａのみから流入し、ＴＭＲ素子部８１Ａ，８１Ｂ，８１Ｃ，８１Ｄを順次経由した後に前記直列接続体の他端であるピン層８２ｄのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【０１６１】
本実施の形態では、ピンド層８３ａ，８３ｂ，８３ｃ，８３ｄの磁化方向は同一に設定され、例えば、Ｙ軸方向に設定される。
【０１６２】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１６３】
［第８の実施の形態］
【０１６４】
図２６は、本発明の第８の実施の形態によるメモリセルと書き込み線９１との関係を示す概略断面図である。
【０１６５】
本実施の形態では、メモリセルとして前記第１の実施の形態によるＴＭＲ素子１１が用いられている。ただし、磁化の向きは、図６に示すように設定されている。ＴＭＲ素子１１の一体に形成されたフリー層１５ａ，１５ｂ上に、導体からなる書き込み線９１が付加されている。書き込み線９１は、Ｙ軸方向に延び、フリー層１５ａ，１５ｂに電流磁場を形成する。
【０１６６】
この書き込み線９１は、ＴＭＲ素子１１の２つのＴＭＲ素子部１１Ａ，１１Ｂの磁化状態を、ＴＭＲ素子部１１Ａ，１１Ｂの抵抗値が全て大きくなる第１の状態とそれらの抵抗値が全て小さくなる第２の状態とに、切り替えるための電流磁場を与える。
【０１６７】
本実施の形態では、図２６に示すように、書き込み線９１は、フリー層１５ａ，１５ｂに対して電気的に接続しているが、電気的に絶縁した状態であってもよい。書き込み線９１により形成される電流磁場を有効に使うためには、書き込み線９１がフリー層１５ａ，１５ｂに電気的に接続していた方が好ましいが、書き込み線９１とピン層１２ａ，１２ｂに接続する回路との間を絶縁関係にする必要がある場合は、フリー層１５ａ，１５ｂと書き込み線９１とは、絶縁状態で接触させる。この場合、フリー層１５ａ，１５ｂにおける磁化方向の設定動作とＭＲ（磁気抵抗）を検出する動作を同一に行うことができる。
【０１６８】
図２７は、第８の実施の形態の変形例を示す概略断面図である。図２７に示す変形例が第８の実施の形態と異なる所は、書き込み線９１が生ずる電流磁場をフリー層１５ａ，１５ｂへ案内する磁路形成層９２が追加されている点である。磁気形成層９２は、書き込み線９１の周囲に形成され、磁気ヨークを構成している。図２７に示す例では、書き込み線９１が磁路形成層９２に対して電気的に接続されているが、前述と同様に、絶縁状態としてもよい。
【０１６９】
また、図２７に示す例では、磁路形成層９２がフリー層１５ａ，１５ｂに接触して閉磁路を構成している。もっとも、図２８に示すように、磁路形成層９２はフリー層に必ずしも接触しなくてもよい。
【０１７０】
図２８に示す例では、ＴＭＲ素子部１１に代えて、図１８及び図１９に示すＴＭＲ素子７１が用いられている。図２８に示す例では、フリー層７５ｂとフリー層７５ｃとの間の電気的な絶縁状態を保つために、フリー層と磁路形成層９２及び書き込み線９１との間に絶縁層９３が形成されている。
【０１７１】
［第９の実施の形態］
【０１７２】
図２９は、本発明の第９の実施の形態によるメモリ装置のデータ読み出しに関する構成を示す概略構成図である。図３０は、本発明の第９の実施の形態によるメモリ装置のデータ読み出し回路を構成する基本単位となる１つのブロックＳＢを示す回路図である。図３１は、本発明の第９の実施の形態によるメモリ装置のデータ書き込みに関する構成を示す図である。図３２は、本発明の第９の実施の形態によるメモリ装置におけるメモリセルと書き込み線との位置関係を模式的に示す概略斜視図である。なお、図３２では、理解を容易にするため、各メモリセルは、互いに接続されていないものとして示しているが、実際には図３３に示すように接続されている。図３３は、図３２中のＬ−Ｌ’線に沿った概略断面図である。
【０１７３】
本実施の形態によるメモリ装置は、ＭＲＡＭとして構成されている。
【０１７４】
本実施の形態では、図３２に示すように、Ｙ軸方向（行方向）に延びた複数の第１の書き込み線（書き込み用ワード線）１０１と、第１の書き込み線１０１の上側位置においてＸ軸方向（列方向）に延びた複数の第２の書き込み線（書き込みビット線）１０２と、第１及び第２の書き込み線１０１，１０２の各交差点において第２の書き込み線１０２の下側に配置されたメモリセルＭＳと、を備えている。この様子は、図３１中にも模式的に示されている。このようにして、本実施の形態では、各メモリセルＭＳに対して２本の書き込み線１０１，１０２が配置されている。
【０１７５】
書き込み線１０１，１０２はそれぞれ導体で構成されている。図３３に示すように、書き込み線１０１，１０２間には絶縁層１０３が形成され、両者の間が電気的に絶縁されている。
【０１７６】
特に図３３からわかるように、本実施の形態では、各メモリセルＭＳとして、前述した図１及び図２に示す第１の実施の形態によるＴＭＲ素子１１が用いられている。なお、図３３では、個々のメモリセルを識別するため、符号「ＭＳ」に番号を付している（後述する図３０も同様）。
【０１７７】
メモリセルＭＳ（ＴＭＲ素子１１）の上部のフリー層と下側の書き込み線１０１との間には絶縁層１０４が形成され、両者の間が電気的に絶縁されている。なお、絶縁層１０４を設けずに、両者の間が電気的に接続されていてもよい。
【０１７８】
図３３からわかるように、１つのメモリセルＭＳ（ＴＭＲ素子１１）上で交差する２本の書き込み線１０１，１０２にそれぞれ電流を供給することで書き込み線１０１，１０２が生ずる合成磁場によって、当該メモリセルＭＳ（ＴＭＲ素子１１）の２つのＴＭＲ素子部１１Ａ，１１Ｂ（図１参照。図３３では図示せず。
）の磁化の状態（一体に形成されているフリー層１５ａ，１５ｂの磁化方向）が一括して切り替えられるようになっている。
【０１７９】
ここで、データ書き込みに関する構成及び動作について、図３１を参照して説明する。
【０１８０】
各第１の書き込み線１０１の一端は、ＭＯＳＦＥＴ等からなる行選択スイッチ１２１の一端に接続されている。各行選択スイッチ１２１の他端は、定電流源１２２に接続されている。各選択スイッチ１２１のゲートは後述する書き込み用行デコーダ１１５に接続されている。各第１の書き込み線１０１の他端は接地されている。
【０１８１】
各書き込み線１０２の一端は、後述する電流方向スイッチ１１７に接続されている。各書き込み線１０２の他端は、後述する電流方向スイッチ１１８に接続されている。
【０１８２】
また、図３１に示すように、本実施の形態によるメモリ装置は、図３１に示すように、コマンドデコーダ１１１と、制御ロジック部１１２と、アドレスバッファ１１３と、クロックジェネレータ１１４と、書き込み用行デコーダ１１５と、書き込み用列デコーダ１１６と、電流方向スイッチ１１７，１１８と、データ制御回路１１９と、入力データ用のＩ／Ｏバッファ１２０と、を備えている。
【０１８３】
コマンドデコーダ１１１は、外部からのコマンド（書き込み及び読み出しのいずれであるかの指令など）を判別し、その判別結果を制御ロジック部１１２に供給する。
【０１８４】
アドレスバッファ１１３は、制御ロジック部１１２の制御下で、外部からのアドレスデータ（データの格納場所を示すデータ）を受け、そのアドレスデータを行方向アドレスと列方向アドレスとに分け、データ書き込み時には、各方向のアドレスをそれぞれ書き込み用行デコーダ１１５及び書き込み用列デコーダ１１６に供給する。
【０１８５】
書き込み用行デコーダ１１５は、アドレスバッファ１１３から供給されたアドレスに応じた行の行選択スイッチ１２１をオンにすることで、当該行の書き込み線１０１に定電流源１２２から電流を流す。
【０１８６】
書き込み用列デコーダ１１６は、アドレスバッファ１１３から供給されたアドレスに応じた列の書き込み線１０２を選択し、当該列の書き込み線１０２に電流が流れるように電流方向スイッチ１１７を作動させる。
【０１８７】
Ｉ／Ｏバッファ１２０は、制御ロジック部１１２による制御下で、入力されたデータを一時的に蓄積して適切なタイミングでデータ制御回路１１９に供給する。データ制御回路１１９は、書き込み線１０２に流れる電流方向が書き込みデータに応じた方向となるように電流方向スイッチ１１７，１１８を制御し、また、書き込み線１０２に流す駆動電流を供給する。
【０１８８】
なお、クロックジェネレータ１１４は、回路各部にその動作に必要なクロックを供給する。
【０１８９】
以上説明した各部の動作によって、外部からのコマンドによりデータ書き込みが指令されると、外部からのアドレスデータに応じたメモリセルＭＳ上の２本の書き込み線１０１，１０２に電流が流れ、かつ、書き込み線１０２の電流方向が書き込みデータに応じて設定される。その合成電流磁場によってメモリセルＭＳ（ＴＭＲ素子１１）のフリー層の磁化方向がセットされ、データが書き込まれる。
【０１９０】
本実施の形態では、前述したように、書き込み線１０１，１０２がメモリセルＭＳと電気的に絶縁されているので、データの書き込み動作と読み出し動作とを独立して自由に行うことができる。また、前述したように、メモリセルＭＳ上で書き込み線１０１と書き込み線１０２とが交差する構造であるため、ＮＯＲ回路と全く同じ動作が可能となる。このため、高速なランダムアクセスが可能である。
【０１９１】
メモリセルＭＳを１つずつ順次書き込んでもよいが、１本の書き込み線１０１に定電流を流し、かつ同時に複数の書き込み線１０２に電流を流すことにより、それらの交差点のメモリセルＭＳに同時にデータを書き込むことも可能である。
【０１９２】
次に、本実施の形態によるメモリ装置のデータ読み出しに関する構成について説明する。
【０１９３】
本実施の形態では、図３０に示す１つのブロックＳＢを、データ読み出し回路を構成する基本単位としている。１つのブロックＳＢは、電気的に直列接続された４つのメモリセルＭＳ１〜ＭＳ４と、メモリセルＭＳ１〜ＭＳ４の各々に１つずつ並列接続された４つのスイッチング素子としてのｐ−ＭＯＳＦＥＴＳ１〜Ｓ４と、一端がメモリセルＭＳ１〜ＭＳ４の一方の直列接続端に接続された選択スイッチとしてのｎ−ＭＯＳＦＥＴＳ０と、から構成されている。
【０１９４】
なお、図３０では、メモリセルＭＳ１〜ＭＳ４をそれぞれ１つの可変抵抗器で表示しているが、実際には、図４に示すように、２つの可変抵抗器の直列接続体である。
【０１９５】
メモリセルＭＳ１〜ＭＳ４の他方の直列接続端は、読み出し線１３１に接続されている。ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４の制御入力部としてのゲートは、それぞれ第１の読み出し選択線（読み出し用ビット線）１３２−１〜１３２−４にそれぞれ接続されている。ｎ−ＭＯＳＦＥＴＳ０の他端は、電源線１３３に接続されている。ｎ−ＭＯＳＦＥＴＳ０の制御入力部としてのゲートは、第２の読み出し選択線（読み出し用ワード線）１３４に接続されている。
【０１９６】
なお、ブロックＳＢを構成するメモリセルＭＳ及びこれに並列接続されるスイッチング素子（本実施の形態では、ＦＥＴ）の組数は、４つに限定されるものではなく、何ら限定されるものではない。
【０１９７】
このブロックＳＢの一部の断面構造が図３３に示されている。本実施の形態では、メモリセルＭＳ１〜ＭＳ４の直列接続は、隣接する２つのメモリセルＭＳのピン層及びピンド層同士が同一材料で一体に形成されることによって、行われている。
【０１９８】
また、図３３に示すように、Ｎ型シリコン基板１４１に形成されたＰ＋領域１４２によって、ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のドレイン／ソース領域が構成されている。隣接するＦＥＴ同士でＰ＋領域１４２が連続することで、特別な配線層を用いることなく、ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４の直列接続が実現されている。
図３３において、１４３はｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のゲート、１４４はｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のチャネル領域である。ゲート１４３はポリシリコンで構成されている。
【０１９９】
そして、メモリセルＭＳ１〜ＭＳ４とｐ−ＭＯＳＦＥＴＳ１〜Ｓ４との並列接続は、図３３に示すように、Ｐ＋領域１４２の上面とメモリセルＭＳのピン層の下面との間に配置された接続ビア１４５によって、行われている。
【０２００】
ここで、図３０にブロックＳＢの読み出し動作について説明する。このブロックＳＢが選択されない場合、すなわち、読み出し選択線１３４にＬ信号が印加されている場合、ｎ−ＭＯＳＦＥＴＳ０がオフ状態であるので、このブロックＳＢからは読み出し線１３１へ電流は流れない。
【０２０１】
読み出し選択線１３４がＨ信号が印加されると、ｎ−ＭＯＳＦＥＴＳ０がオン状態となり、電源線１３３からメモリセルＭＳ１〜ＭＳ４の列に電源が供給される。このとき、読み出し選択線１３２−１〜４のうち１本のみにＨ信号を印加し残りにＬ信号を印加する。すると、ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のうちゲートにＨ信号が印加されたＦＥＴのみがオフ状態となり、残りのＦＥＴはオン状態となる。したがって、電源からの電流は、メモリセルＭＳ１〜ＭＳ４のうちオフ状態となったＦＥＴと並列接続されているメモリセルのみを通過し、他のメモリセルは通過せずにそれらに並列接続されたｐ−ＭＯＳＦＥＴ側を通過して、読み出し線１３１から出力される。これにより、メモリセルＭＳ１〜ＭＳ４のうちの任意に選択した１つのメモリセルＭＳのセンス電流（読み出し電流、メモリセルＭＳの抵抗値に応じた電流）を、読み出し線１３１から得ることができる。
【０２０２】
図２９に示すように、前述した図３０に示すブロックＢＳが、行方向（Ｙ軸方向）及び列方向（Ｘ軸方向）に２次元マトリクス状に配置されるとともに、各ブロックＢＳの４つのメモリセルＭＳが列方向（Ｘ軸方向）に配置されている。なお、図面表記の便宜上、図２９では、図３０中の破線で囲んだ部分を長方形の実線で示している。
【０２０３】
これらのブロックＢＳのｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のゲートが、各行毎に、各々が各行に対応した複数の読み出し選択線１３２で共通に接続されている。すなわち、前記読み出し選択線１３２−１〜１３２−４が、各行毎に共通に接続され、それぞれ読み出し選択線１３２となっている。図２９では、読み出し選択線１３２が途中で途切れているように表記しているが、実際には連続している。この読み出し選択線１３２は、実際には、図３３中のｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のゲート１４３がそのままＹ軸方向に連続して延びることにより、構成されている。図２９に示すように、各読み出し選択線１３２は、後述する読み出し用行デコーダ１４１に接続されている。
【０２０４】
また、各ブロックＢＳに接続されている読み出し線１３１は、図２９に示すように、各列ごとに共通に接続されている。各読み出し線１３１のブロックＢＳとは反対側の端部は、後述するセンスアンプ１４３に接続されている。
【０２０５】
各ブロックに接続されている読み出し選択線１３４は、各列毎に共通に接続されている。各読み出し選択線１３４は、後述する読み出し用列デコーダ１４２に接続されている。
【０２０６】
図２９に示すように、本実施の形態によるメモリ装置は、読み出し用行デコーダ１４１と、読み出し用列デコーダ１４２と、センスアンプ１４３と、データ制御回路１４４と、出力データ用のＩ／Ｏバッファ１４５とを備えている。なお、データ読み出しに関する構成の一部として前述した、コマンドデコーダ１１１、制御ロジック部１１２、アドレスバッファ１１３及びクロックジェネレータ１１４は、読み出し動作にも関与するので、図２９にも示している。
【０２０７】
アドレスバッファ１１３は、制御ロジック部１１２の制御下で、外部からのアドレスデータ（データの格納場所を示すデータ）を受け、そのアドレスデータを行方向アドレスと列方向アドレスとに分け、データ読み出し時には、各方向のアドレスをそれぞれ読み出し用行デコーダ１４１及び読み出し用列デコーダ１４２に供給する。
【０２０８】
読み出し用行デコーダ１４１は、アドレスバッファ１１３から供給されたアドレスに応じて各行の読み出し選択線１３２にＬ信号又はＨ信号を与えて、読み出すべきメモリセルＭＳの行を選択する。
【０２０９】
読み出し用列デコーダ１４２は、アドレスバッファ１１３から供給されたアドレスに応じて各列の読み出し選択線１３４にＬ信号又はＨ信号を与えて、読み出すべきメモリセルＭＳの列を選択する。
【０２１０】
センスアンプ１４３は、読み出し線１３１から得られるセンス電流を増幅する。データ制御回路１４４は、増幅されたセンス電流を論理電圧に変換し、読み出しデータとしてＩ／Ｏバッファ１４５に書き込む。
【０２１１】
Ｉ／Ｏバッファ１４５は、制御ロジック部１１２による制御下で、データ制御回路１４４により書き込まれたデータを一時的に蓄積して適切なタイミングで外部に出力する。
【０２１２】
以上説明した各部の動作によって、外部からのコマンドによりデータ読み出しが指令されると、外部からのアドレスデータに応じたメモリセルＭＳに格納されたデータがセンス電流として読み出され、これがデータに変換されて外部に出力される。
【０２１３】
１つずつのメモリセルＭＳからのデータを順次読み出してもよいが、１本の読み出し選択線１３２に対し、交差する複数の読み出し選択線１３４上のデータを、同時にアクセスして複数のメモリセルＭＳのデータを取り出すことも可能である。
【０２１４】
なお、図面には示していないが、図２９及び図３１中の前述した各要素も、図３３に示す基板１４１上に搭載されている。
【０２１５】
本実施の形態では、メモリセルＭＳとして、前述した第１の実施の形態によるＴＭＲ素子１１が用いられている。ＴＭＲ素子１１では、電圧バイアス特性に起因するＭＲ比の低下が少なくなり、ＴＭＲ素子１１のＭＲ比が向上する。このため、本実施の形態によれば、読み出し信号のＳＮ比が向上し、データ読み出しの信頼性を高めることができる。
【０２１６】
また、本実施の形態では、図３３に示すように、メモリセルＭＳとして用いられているＴＭＲ素子１１は、電流入出力端が両方とも基板１４１側となっているので、接続ビア１４５の高さは低くてすみ、接続ビアが跨る層数が少なくてすむ。この点は、接続ビア１４５と図４１中のビアＶＵ１，ＶＵ２，ＶＵ３とを比較されたい。したがって、本実施の形態によれば、多くの層数に跨るようなビアを形成する必要がないので、製造プロセスが簡単となる。
【０２１７】
また、本実施の形態によれば、前述したように、書き込み線１０１と書き込み線１０２とが電気的に絶縁された状態となっている。これに対して、前述した図３９に示す第１の従来例の場合、上部導体配線１と下部導体配線２とがＴＭＲ素子３を介して電気的に接続した状態となっているため、上部導体配線１と下部導体配線２との間で微小な電圧が生じた場合、その間に存在するＴＭＲ素子３を介して微小電流が流れていた。更に、メモリセルは数万個以上を組み合わせてメモリ装置を構成するため、前記微小電流が大きなものとなり、これにより、メモリセルの場所によって書き込むための電流値が異なった値になってしまう場合がある。しかし、本実施の形態では、書き込み線１０１，１０２間が絶縁されているので、常に等しい書き込み用の電流を各メモリセルに供給することができる。
【０２１８】
また、ＴＭＲのＭＲ検出用の電流はデータ書き込み用の電流（フリー層上に配線され、その電流磁場によりフリー層の磁化方向を変化させることになる。）とは無関係に流すことができるので、本発明のＴＭＲ素子でＭＲＡＭを構成した場合、データの書き込み動作及び読み出し操作を同時に行うことができ、メモリ動作の効率化が可能となる。
【０２１９】
更に、本実施の形態では、メモリセルＭＳの上側に書き込み線１０１，１０２を配置しているので、ＩＣ基板上に最初に形成されるのがＴＭＲ素子となる。一般的にＴＭＲの形成にはその下地の平面度が極めて高い必要がある。なぜならば、ＴＭＲ層の特にトンネルバリア層は１０ｎｍ程度乃至はそれ以下のレベルとなるため均一に成形するのに困難が伴うからである。そのため、その下地についてはＣＭＰ等を使ってラフネスを１ｎｍ程度の平坦度にする必要がある。しかし、従来の形態のように、下地に導体パターン（１００ｎｍオーダー）等があると、凹凸が激しく存在することになるため、その凹凸を平坦化するのは非常に手間と多くの処理が必要となる。しかし、最下層が既に十分平坦化されている面或いは凹凸が少ない面であれば、容易に極めて高い平坦度の面を形成し易くなる。よってＴＭＲ素子成形プロセスに関しても容易にすることができる。
【０２２０】
本実施の形態では、メモリセルＭＳとして、前記第１の実施の形態によるＴＭＲ素子１１が用いられている。しかしながら、本発明では、本実施の形態と同様のメモリ装置において、メモリセルＭＳとして、前述した他の実施の形態によるＴＭＲ素子３１，４１，５１，６１，７１，８１を用いてもよい。特に、メモリセルＭＳとして、ＴＭＲ素子１１に代えてＴＭＲ素子７１，８１を用いる場合、本実施の形態によるメモリ装置をほとんど修正しなくてすみ、しかも、本実施の形態の利点を全て得ることができる。
【０２２１】
［第１０の実施の形態］
【０２２２】
図３４は、本発明の第１０の実施の形態によるメモリ装置の要部を示す概略斜視図であり、図３２に対応している。図３４中のＭ−Ｍ’線に沿った概略断面図は、図３３と同様になる。図３５は、図３４中の１つのメモリセルＭＳ付近を拡大した概略斜視図である。図３６は、図３５中のＮ−Ｎ’線に沿った概略断面図である。
【０２２３】
本実施の形態が前記第９の実施の形態と異なる所は、書き込み線１０１，１０２が生ずる合成電流磁場を、書き込み線１０１，１０２の交差部の四隅付近においてメモリセルＭＳのフリー層へ案内する磁路形成層１５１が、追加されている点と、メモリセルＭＳのフリー層と書き込み線１０１との間に絶縁層が設けられていない点のみである。
【０２２４】
磁路形成層１５１は、書き込み線１０１，１０２の交差点上付近において、書き込み線１０１，１０２に対して上方から設けられ、磁気ヨークを構成している。磁路形成層１５１は書き込み線１０１，１０２の交差部の四隅でフリー層と接続されている。なお、図３６において、１５２は絶縁層である。
【０２２５】
本実施の形態によれば、磁路形成層１５１によって、書き込み線１０１，１０２が形成する電流磁場を効率的にメモリセルＭＳ（ＴＭＲ素子１１）のフリー層に与えることができる。そのため、磁路形成層１５１がないときに比べ、書き込み線１０１，１０２に流す電流を小さくすることができ、データ書き込み時の省電流化が可能となる。また、外部からの磁気的影響に対して磁気シールド効果を有する。
【０２２６】
更に、直交する書き込み線１０１，１０２の４つの隅で磁路形成層１５１とフリー層とを接続したので、書き込み線１０１，１０２により形成される合成電流磁場でその合成磁場が略４５度程度に来たときのみ書き換えに有効な磁場がフリー層に侵入するため、磁化方向を書き換えることが可能になる。また、従来の電流磁場が空間に形成される構造では、ワード線又はビット線の一方のみによるデータ書き込み線の電流磁場によりＴＭＲ素子のフリー層の磁化方向を変えてしまうエラー（半書き込み）に対しても、一方の線単独に形成される電流磁場の方向（線に対して垂直方向）に対して前記磁気ヨークは閉磁路構造にはなっていないことから、フリー層の磁化方向を変えるにいたる磁場には達しないため、このようなエラーに対するマージンが大きくなる。
【０２２７】
なお、本実施の形態では、各メモリセルＭＳの上部に形成した磁路形成層１５１は、各セル毎に分離されて形成されているが、フェライト等の酸化物磁性材料をスパッタ及び湿式メッキで付着させた場合は、個別のパターンにする必要はなく、ＴＭＲ素子が形成された領域に一面に付着された状態であってもよい。
【０２２８】
［他の実施の形態］
【０２２９】
本発明による磁気抵抗効果素子は、例えば、前記第１乃至第７の実施の形態によるＴＭＲ素子１１，３１，４１，５１，６１，７１，８１は、メモリ装置に用いることができるのみならず、磁気センサフリー層側等から低磁場を検出する素子（センサー素子）としての利用が可能である。この場合、フリー層の材料して、軟磁性材料を使用することが好ましい。
【０２３０】
この時、フリー層側には変化する磁場を検出し、２つのピンド層間に定電流を流すことにより、図３７に示す回路又は図３８に示す回路により磁場を電圧変化として検出することができる。図３７及び図３８において、２００は本発明による磁気抵抗効果素子、２０１は抵抗、２０２は変圧器、２０３は定電流源である。
【０２３１】
従って、磁気センサー素子としても応用が可能である。この場合においても、検出された信号を増幅するためのＩＣ上に本発明の磁気抵抗素子を形成することが可能であり、同様な効果を得ることができる。
【０２３２】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。例えば、本発明による磁気抵抗効果素子は、ＨＤＤ等の磁気ヘッドにおいて用いることができる。
【０２３３】
【発明の効果】
以上説明したように、本発明によれば、電圧バイアス特性に起因するＭＲ比の低下を改善することができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することができる。
【０２３４】
また、本発明によれば、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図２】図１中のＡ−Ａ’矢視図である。
【図３】図１に示すＴＭＲ素子の磁化方向の一例を示す図である。
【図４】図１に示すＴＭＲ素子の等価回路図である。
【図５】第１の実施の形態の変形例によるＴＭＲ素子を示す平面図である。
【図６】図５に示すＴＭＲ素子の磁化方向の一例を示す図である。
【図７】図１に示すＴＭＲ素子の製造方法の各工程を示す概略断面図である。
【図８】本発明の第２の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図９】図８中のＢ−Ｂ’矢視図である。
【図１０】本発明の第３の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１１】図１０中のＣ−Ｃ’矢視図である。
【図１２】図１０に示すＴＭＲ素子の製造方法の各工程を示す概略断面図である。
【図１３】本発明の第４の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１４】図１３中のＤ−Ｄ’矢視図である。
【図１５】本発明の第５の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１６】図１５中のＥ−Ｅ’矢視図である。
【図１７】図１５に示すＴＭＲ素子の等価回路図である。
【図１８】本発明の第６の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１９】図１８中のＦ−Ｆ’矢視図である。
【図２０】図１８に示すＴＭＲ素子の等価回路図である。
【図２１】本発明の第７の実施の形態によるＴＭＲ素子を示す概略平面図である。
【図２２】図２１中のＧ−Ｇ’線に沿った概略断面である。
【図２３】図２１中のＨ−Ｈ’線に沿った概略断面である。
【図２４】図２１中のＪ−Ｊ’線に沿った概略断面である。
【図２５】図２１中のＫ−Ｋ’線に沿った概略断面である。
【図２６】本発明の第８の実施の形態によるメモリセルと書き込み線との関係を示す概略断面図である。
【図２７】第８の実施の形態の変形例を示す概略断面図である。
【図２８】第８の実施の形態の他の変形例を示す概略断面図である。
【図２９】本発明の第９の実施の形態によるメモリ装置のデータ読み出しに関する構成を示す概略構成図である。
【図３０】本発明の第９の実施の形態によるメモリ装置のデータ読み出し回路を構成する基本単位となる１つのブロックを示す回路図である。
【図３１】本発明の第９の実施の形態によるメモリ装置のデータ書き込みに関する構成を示す図である。
【図３２】本発明の第９の実施の形態によるメモリ装置におけるメモリセルと書き込み線との位置関係を模式的に示す概略斜視図である。
【図３３】図３２中のＬ−Ｌ’線に沿った概略断面図である。
【図３４】本発明の第１０の実施の形態によるメモリ装置の要部を示す概略斜視図である。
【図３５】図３４中の１つのメモリセル付近を拡大した概略斜視図である。
【図３６】図３５中のＮ−Ｎ’線に沿った概略断面図である。
【図３７】本発明の他の実施の形態による装置を示す回路図である。
【図３８】本発明の更に他の実施の形態による装置を示す回路図である。
【図３９】第１の従来例のＭＲＡＭの１つのメモリセルの付近を示す概略断面図である。
【図４０】第２の従来例のＭＲＡＭの読み出し回路を示す回路図である。
【図４１】第２の従来例のＭＲＡＭの構造を示す断面図である。
【符号の説明】
１１，３１，４１，５１，６１，７１，８１ ＴＭＲ素子
１２ａ，１２ｂ ピン層
１３ａ，１３ｂ ピンド層
１４ａ，１４ｂ トンネルバリア層
１５ａ，１５ｂ フリー層
【発明の属する技術分野】
本発明は、磁気抵抗効果素子及びこれを用いたメモリ装置に関するものである。
【０００２】
【従来の技術】
磁気抵抗効果素子は、例えば、ＭＲＡＭ（磁気ランダムアクセスメモリ）等のメモリ装置、ハードディスクドライブ（ＨＤＤ）の磁気ヘッド、磁気センサなどの、種々の用途に用いられている。このような磁気抵抗効果素子のうち、積層面と垂直な方向にセンス電流を流す磁気抵抗効果素子の一つであるＴＭＲ素子（トンネル磁気効果素子）は、ＭＲ比（磁気抵抗比）が高いことから、種々の用途で用いられるようになってきている。
【０００３】
また、ＭＲＡＭは、不揮発性であり、従来より使用されているＤＲＡＭ（ダイナミックランダムアクセスメモリ）の一つの欠点である揮発性を解決できることから、その研究が進められている。
【０００４】
ここで、ＴＭＲ素子を用いたＭＲＡＭの２つの従来例について、図面を参照して説明する。
【０００５】
まず、第１の従来例について、図３９を参照して説明する。図３９は、第１の従来例のＭＲＡＭの１つのメモリセルの付近を示す概略断面図である。このＭＲＡＭでは、図３９中の左右方向に延在し図３９中の紙面に垂直な方向に間隔をあけて配置された複数の上部導体配線１と、図３９中の紙面に垂直な方向に延在し図３９中の左右方向に間隔をあけて配置された複数の下部導体配線２とを、有している。これらの配線１，２の交差点にメモリセルとしてのＴＭＲ素子３がそれぞれ配置されている。ＴＭＲ素子３は、絶縁層からなるトンネルバリア層４と、これを挟む２つの磁性層５，６と、反強磁性層からなるピン層７とから構成されている。ピン層７によって下側の磁性層６の磁化方向が固定され、磁性層６がピンド層となっている。一方、上側の磁性層５は、外部磁場によって変化するフリー層となっている。上側の磁性層５は上部導体配線１に電気的に接続され、ピン層７は下部導体配線２に電気的に接続されている。
【０００６】
この第１の従来例では、１つのメモリセルは、１つのＴＭＲ素子３で構成されている。そして、ＴＭＲ素子３は、トンネルバリア層４とこれを挟む２つの磁性層との重なり領域（トンネル接合領域）は１つしか有していない。
【０００７】
ＴＭＲ素子３にデータを書き込む際には、当該ＴＭＲ素子３に接続された上部導体配線１及び下部導体配線２に電流を流すことで生ずる両者の合成電流磁場によって、フリー層５の磁化の向きを設定する。配線１，２のうちの一方の電流方向を変えることで、フリー層５の磁化の向きを、ピンド層６の磁化の向きに対して平行・反平行に切り替えることができる。
【０００８】
ＴＭＲ素子３は、磁性層５，６の磁化の方向が平行（同一）の場合、磁性層５，６の一方からトンネルバリア層５３を介して他方へ流れる電流の抵抗値は低く（Ｒ）なり、反平行の場合はそれが高くなる（Ｒ＋ΔＲ）性質を持つ。したがって、「０」、「１」（又はその逆）のデータを、抵抗値Ｒ、及びＲ＋ΔＲにそれぞれに対応させて、記憶させることができる。なお、このときのΔＲ／ＲがＴＭＲ素子３のＭＲ比となる。データの読み出し時には、上部配線層１→各層５，４，６，７→下部配線層２の経路（又は逆の経路）で電流（センス電流）を流し、この電流に基づいて前記抵抗値の大小を検出することで、ＴＭＲ素子３に書き込まれたデータを読み出す。
【０００９】
以上の説明からわかるように、データの書き込み時のみならずデータの読み出し時にも、複数の上部導体配線１のうちの１本を選択するともに前記複数の下部導体配線３のうちの１本を選択することで特定のＴＭＲ素子３（メモリセル）が選択され、選択されたＴＭＲ素子３に対してデータの読み出し／書き込みが行われる。
【００１０】
なお、図３９において、層８は、前記書き込み及び読み出しを行うための回路を半導体基板９と共に形成する回路素子構成部分や配線等を含んでいるが、その詳細な図示は省略する。ＴＭＲ素子３及び導体配線１，２は、半導体基板９及び層８上に形成されている。半導体基板９及び層８は、全体として、いわゆるＩＣ基板に相当する。
【００１１】
以上説明した第１の従来例に相当するＭＲＡＭが、特許文献１に開示されている。
【００１２】
次に、第２の従来例のＭＲＡＭについて、図４０及び図４１を参照して説明する。図４０は第２の従来例のＭＲＡＭの読み出し回路を示す回路図、図４１はその構造を示す断面図である。この第２の従来例は、特許文献２に開示されたＭＲＡＭである。このＭＲＡＭ１００では、各メモリセルとして１個ずつのＴＭＲ素子が用いられ、ＴＭＲ素子（トンネル接合を有する磁気積層体）ＭＳ０〜ＭＳ３が電気的に直列に接続され、各ＴＭＲ素子ＭＳ０〜ＭＳ３にそれぞれトランジスタＸ０〜Ｘ３がビアＶＵ１，ＶＬ１，ＶＵ２，ＶＬ２，ＶＵ３を介して電気的に接続されている。ＴＭＲ素子ＭＳ０〜ＭＳ３の直列接続の一端はスイッチＳ１を介してビット線ＢＬに接続され、その他端は接地されている。なお、図４１において、１０８，１１０，１１２，１１４，１１６，１１８はスイッチＳ１，トランジスタＸ３〜Ｘ１を構成するソース／ドレイン領域（＋ｎ領域）、ＰＣはスイッチＳ１，トランジスタＸ３〜Ｘ１を構成するゲートである。また、１２０，１２２，１２４，１２６，１２８は金属板である。
【００１３】
この第２の従来例も前記第１の従来例と基本的にデータの読み書きの原理は同様であるが、第２の従来例では、データの書き込みは、ＴＭＲ素子ＭＳ０〜ＭＳ３に対して共通してこれらの上方に配置されたビット線ＢＬと、ＴＭＲ素子ＭＳ０〜ＭＳ３に対して１対１にその下方に設けられたワード線ＷＬとの、合成電流磁場によって行われる。一方、データの読み出しは、トランジスタＸ０〜Ｘ３のうちの１つのみを選択的にオフするとともに残りをオンにし、スイッチＳ１をオンすることで、選択的にオフにしたトランジスタに対応するＴＭＲ素子が選択され、このＴＭＲ素子からの電流が出力されることにより、行われる。
【００１４】
この第２の従来例も、前記第１の従来例と同様に、１つのメモリセルが１つのＴＭＲ素子で構成されている。そして、各ＴＭＲ素子は、トンネルバリア層とこれを挟む２つの磁性層との重なり領域（トンネル接合領域）は１つしか有していない。
【００１５】
前記第２の従来例では、前記第１の従来例に比べて、メモリの高容量化の点で優れている。すなわち、前記第１の従来例のメモリ装置の構造は一般的にＮＯＲ型回路といわれ、メモリの高速動作に適した回路構成と言われる。しかし、欠点として配線が複雑になるため、メモリ容量の高容量化に対しては適した構造ではない。個々のアドレスを指定する事になるのでアドレス制御線が多数必要となり、またその指定の仕方が複雑化する欠点がある。一方、前記第２の従来例では、読み出し回路に、前述した回路構成が採用されており、いわゆるＮＡＮＤ型回路が採用されている。したがって、トランジスタＸ０〜Ｘ３のドレイン／ソースを共用させることにより、トランジスタ間の配線に関して特別な導体パターンによる配線が必要なくなり、トランジスタの配置密度を向上させることができ、ひいては、メモリ容量の高容量化を図ることができるのである。
【００１６】
【特許文献１】
特開２００２−２４９５６５号公報
【特許文献２】
米国特許出願公開第２００２／００９７５９８号明細書
【００１７】
【発明が解決しようとする課題】
しかし、前記第１及び第２の従来例で採用されているような一般的なＴＭＲ素子では、ＴＭＲ素子が有する電圧バイアス特性に起因して実際に得られるＭＲ比が低下してしまうという欠点があった。この点について説明する。
【００１８】
ＴＭＲ素子はデータを読み出したりその他の磁気検出を行ったりする際、ＴＭＲ素子の２つの磁性層（トンネルバリア層を挟んでいる２つの磁性層）の間にセンス電流を流す必要がある。そのため、この電流を流すための前記２つの磁性層の間に電圧を印加する。しかしながら、一般的にＴＭＲ素子の磁気抵抗の変化率（ＭＲ比＝ΔＲ／Ｒ）は５０％以下であって、必ずしも高くなく、その上、ＴＭＲ素子は、積層方向に電流を流すために印加する電圧が大きくなるとＭＲ比が低下する性質（電圧バイアス特性）を有する。その変化は、ＴＭＲ素子の構成にもよるが、例えば印加電圧が０．５Ｖ程度に大きくなると、既にＭＲ比が約半分以下になってしまう。
【００１９】
したがって、前記第１及び第２の従来例では、読み出し信号のＳＮ比が低下し、データ読み出しの信頼性を必ずしも十分に高めることができなかった。
【００２０】
ＭＲ比の向上は、ＴＭＲ素子がＭＲＡＭで用いられる場合のみならず、ＴＭＲ素子が磁気ヘッドや磁気センサ等において用いられる場合においても、最重要課題である。
【００２１】
また、前記第２の従来例の場合、読み出し回路にＮＡＮＤ回路を採用する上で、ＴＭＲ素子の入出力端（センス電流の流入端と流出端）の両方を基板側に電気的に接続することが不可欠である。前記第２の従来例では、ＴＭＲ素子ＭＳ０〜ＭＳ３の基板側の端部をビアＶＬ１，ＶＬ２を用いて基板に接続し、ＴＭＲ素子ＭＳ０〜ＭＳ３の基板と反対側の端部をビアＶＵ１，ＶＵ２，ＶＵ３を用いて基板に接続している。ところが、ＴＭＲ素子のトンネル接合領域には積層面と垂直にセンス電流を流さなければならないことから、ＴＭＲ素子ＭＳ０〜ＭＳ３の一方の端部は他方の端部に対して基板から離れざるを得ない。したがって、ビアＶＵ１，ＶＵ２，ＶＵ３は、ビアＶＬ１，ＶＬ２に比べて、高さが高くなりより多くの層数を跨るように形成しなければならない。しかし、多くの層数に跨るようなビアを形成することは、製造プロセス上困難となってしまう。
【００２２】
このように、前記第２の従来例ではメモリ容量の高容量化に適したものでありながら、製造プロセスを簡単にすることができない。
【００２３】
ここでは、前記第２の従来例を例に挙げて説明したが、積層面と垂直にセンス電流を流す磁気抵抗効果素子を用いる種々の用途においても、当該磁気抵抗効果素子の入出力端を基板側に接続する必要があることは、しばしばある。このような場合、前記第２の従来例と同様の理由で、製造プロセスを簡単にすることができない。
【００２４】
本発明は、このような事情に鑑みてなされたもので、電圧バイアス特性に起因するＭＲ比の低下を改善することができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することを目的とする。
【００２５】
また、本発明は、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１の態様による磁気抵抗効果素子は、基体の一方の面側に積層されかつ互いに対して積層面に沿った方向に配置された複数の磁気抵抗効果素子部を備え、前記各磁気抵抗効果素子部が電気的に直列接続されて電気的な直列接続体を構成し、前記直列接続体の両端は、磁気抵抗変化を検出するためのセンス電流が、前記直列接続体の一端から流入して前記各磁気抵抗効果素子部の磁気抵抗変化に有効な有効領域を積層面を貫く方向に順次経由して前記直列接続体の他端から流出するように、センス電流供給部と電気的に接続されるものである。
【００２７】
この第１の態様では、前記複数の磁気抵抗効果素子部がそれぞれ従来の一般的な磁気抵抗効果素子に相当するが、これらが直列接続されている。したがって、印加電圧が個々の磁気抵抗効果素子部に対して分圧として印加されるので、個々の磁気抵抗効果素子部に掛かる電圧が小さくなる。このため、電圧バイアス特性に起因するＭＲ比の低下が少なくなり、ＭＲ比が向上する。
【００２８】
ところで、個々の磁気抵抗効果素子部を直列接続する別の手法として、複数の磁気抵抗効果素子部を積み上げることが考えられる。しかしながら、この場合には、製造時に、個々の磁気抵抗効果素子部の成膜をその数だけ繰り返さなければならない。このため、製造に著しく手数を要するとともに歩留りが低下し、コストが増大する。例えば、磁気抵抗効果素子部がＴＭＲ素子部である場合、トンネルバリア層は非常に薄くわずかな製造条件の違いで所望の特性が得られなくなってしまい、そのトンネルバリア層の成膜は非常に困難である。このようなトンネルバリア層の成膜を複数回繰り返さなければならないとすれば、製造が著しく困難になるとともに歩留りが大幅に低下することは、避けられない。
【００２９】
これに対し、前記第１の態様では、前記複数の磁気抵抗効果素子部は、互いに対して積層面に沿った方向に配置されているので、各磁気抵抗効果素子部の層を一括して同時に成膜することができ、製造が容易で歩留りも低下しない。
【００３０】
本発明の第２の態様による磁気抵抗効果素子は、前記第１の態様において、前記各磁気抵抗効果素子部は、同一の層構造を持つものである。
【００３１】
この第２の態様によれば、各磁気抵抗効果素子部が同一の層構造を持つので、各磁気抵抗効果素子部の層を一括して同時に成膜することができ、製造が容易となる。
【００３２】
本発明の第３の態様による磁気抵抗効果素子は、前記第１又は第２の態様において、前記センス電流は、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部において、前記有効領域を互いに逆向きに流れるものである。
【００３３】
前記第１及び第２の態様では、前記一対の磁気抵抗効果素子部においてセンス電流が同じ向きに流れるようにすることも可能である。しかしながら、前記第３の態様のように逆向きに流れるようにすれば、前記一対の磁気抵抗効果素子部の同じ側同士を電気的に接続すればよい。このため、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００３４】
本発明の第４の態様による磁気抵抗効果素子は、前記第１乃至第３のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部を構成する少なくとも１つの層と他方の磁気抵抗効果素子部を構成する対応する層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【００３５】
この第４の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００３６】
本発明の第５の態様による磁気抵抗効果素子は、前記第１乃至第４のいずれかの態様において、前記複数の磁気抵抗効果素子部の数は偶数であるものである。
【００３７】
この第５の態様によれば、前記複数の磁気抵抗効果素子部の数が偶数であるので、当該磁気抵抗効果素子の入出力端（前記直列接続体の一端と他端）を同じ側に配置することができる。したがって、磁気抵抗効果素子の入出力端を両方とも同じ側に電気的に接続する必要がある場合、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【００３８】
本発明の第６の態様による磁気抵抗効果素子は、前記第５の態様において、前記直列接続体の前記一端は、１つの磁気抵抗効果素子部の前記基体側の層であり、前記直列接続体の前記他端は、他の１つの磁気抵抗効果素子部の前記基体側の層であるものである。
【００３９】
この第６の態様によれば、当該磁気抵抗効果素子の入出力端（前記直列接続体の一端と他端）が両方とも、前記基体側に位置する。したがって、磁気抵抗効果素子の入出力端を両方とも基体側に電気的に接続する必要がある場合、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【００４０】
本発明の第７の態様による磁気抵抗効果素子は、前記第１乃至第６のいずれかの態様において、前記各磁気抵抗効果素子部は、第１及び第２の磁性層を含むものである。
【００４１】
本発明の第８の態様による磁気抵抗効果素子は、前記第７の態様において、前記各磁気抵抗効果素子部は、前記第１及び第２の磁性層の間に挟まれたトンネルバリア層を含むものである。この第８の態様は、前記各磁気抵抗効果素子部をＴＭＲ素子部とした例である。
【００４２】
本発明の第９の態様による磁気抵抗効果素子は、前記第７の態様において、前記各磁気抵抗効果素子部は、前記第１及び第２の磁性層の間に挟まれた非磁性金属層を含むものである。この第９の態様は、前記各磁気抵抗効果素子部を、センス電流を積層面に対して略垂直に流すＧＭＲ（Giant Magneto-Resistive）素子部とした例である。
【００４３】
本発明の第１０の態様による磁気抵抗効果素子は、前記第７乃至第９のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第１の磁性層と他方の磁気抵抗効果素子部の前記第１の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【００４４】
この第１０の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００４５】
本発明の第１１の態様による磁気抵抗効果素子は、前記第７乃至第１０のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第２の磁性層と他方の磁気抵抗効果素子部の前記第２の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【００４６】
この第１１の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【００４７】
本発明の第１２の態様による磁気抵抗効果素子は、前記第７乃至第１１のいずれかの態様において、前記各磁気抵抗効果素子部の前記第１の磁性層は、磁化方向が外部磁場によって変化するフリー層であり、前記各磁気抵抗効果素子部の前記第２の磁性層は、磁化方向が一定方向に固定されたピンド層であるものである。
【００４８】
この第１２の態様のように、前記第１及び第２の磁性層をフリー層とピンド層にすることが一般的であるが、前記第７乃至第１１の態様では、これに限定されない。
【００４９】
本発明の第１３の態様による磁気抵抗効果素子は、前記第１２の態様において、前記複数の磁気抵抗効果素子部の前記第２の磁性層の磁化方向が同一であるものである。
【００５０】
この第１３の態様によれば、前記複数の磁気抵抗効果素子部の前記第２の磁性層の磁化方向が同一であるので、外部磁場が各フリー層へ同じように作用した場合に、適切に作動させることができる。
【００５１】
本発明の第１４の態様による磁気抵抗効果素子は、前記第１２又は第１３の態様において、前記各磁気抵抗効果素子部の前記第１の磁性層は、前記第２の磁性層の前記基体とは反対側に配置されたものである。
【００５２】
この第１４の態様によれば、外部磁場の作用を前記基体とは反対側から受ける場合、外部磁場をフリー層が感度良く受けることになるので、好ましい。
【００５３】
本発明の第１５の態様による磁気抵抗効果素子は、前記第１２乃至第１４のいずれかの態様において、前記各磁気抵抗効果素子部の前記第１の磁性層が軟磁性材料で構成されたものである。
【００５４】
この第１５の態様のようにフリー層を軟磁性材料で構成すると、フリー層の磁化方向が外部磁場の大きさに応じてアナログ的に変化し易くなる。このため、この第１５の態様による磁気抵抗効果素子は、磁気センサ等に用いるのに最適である。もっとも、前記１２乃至第１４の態様では、フリー層を磁気的に比較的ハードな材料で構成してもよい。
【００５５】
本発明の第１６の態様によるメモリ装置は、データを記憶するメモリセルを備え、該メモリセルが前記第１乃至第１４のいずれかの態様による磁気抵抗効果素子を含むものである。
【００５６】
この第１６の態様によれば、前記磁気抵抗効果素子の電圧バイアス特性に起因するＭＲ比の低下が少なくなってＭＲ比が向上するので、読み出し信号のＳＮ比が向上する。このため、データ読み出しの信頼性が高まる。
【００５７】
本発明の第１７の態様によるメモリ装置は、前記第１６の態様において、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第１の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第２の状態とに、切り替える磁場を与えるための、１本以上の書き込み線を備えたものである。
【００５８】
この第１７の態様によれば、前記第１の状態と前記第２の状態とに切り替えられるので、前記複数の磁気抵抗効果素子部を総合した全体としての磁気抵抗変化が大きくなる。このため、データ読み出しの信頼性がより高まる。
【００５９】
本発明の第１８の態様によるメモリ装置は、前記第１７の態様において、前記１本以上の書き込み線の本数が２本であり、前記２本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられるものである。
【００６０】
この第１８の態様によれば、２本の書き込み線によって複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられるので、メモリセルをマトリクス状に配置する場合であっても、書き込み線の数を抑えることができるため、好ましい。
【００６１】
本発明の第１９の態様によるメモリ装置は、前記第１４の態様による磁気抵抗効果素子を含みデータを記憶するメモリセルと、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第１の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第２の状態とに、切り替える磁場を与えるための、１本以上の書き込み線と、前記１本以上の書き込み線が生ずる磁場を前記フリー層へ案内する磁路形成層と、を備えたものである。
【００６２】
この第１９の態様によれば、書き込み線が生ずる磁場が磁路形成層によってフリー層へ効率良く与えられるので、書き込み線へ流す電流を抑えることができる。このため、書き込み線の断面積を小さくすることでより高容量化が可能となるとともに、消費電流を小さくすることができる。また、磁路形成層は、磁気シールドとしても作用するので、データ書き込み時のメモリセル同士の磁気的な影響を低減することができる。
【００６３】
本発明の第２０の態様によるメモリ装置は、前記第１９の態様において、前記１本以上の書き込み線の本数が２本であり、前記２本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられ、前記２本の書き込み線が前記積層面に沿った互いに異なる方向に延びて互いに交差し、前記磁路形成層は、前記２本の書き込み線が生ずる合成磁場を、前記２本の書き込み線の交差部の四隅付近において前記フリー層へ案内するものである。
【００６４】
この第２０の態様によれば、前記磁路形成層が合成磁場を前記交差部の四隅付近においてフリー層へ案内するので、書き込みのために本来的に必要な磁場が効率良くフリー層へ与えられる。
【００６５】
本発明の第２１の態様によるメモリ装置は、前記第１７乃至第２０のいずれかの態様において、前記１本以上の書き込み線は、互いに電気的に絶縁されたものである。
【００６６】
この第２１の態様によれば、書き込み線が互いに電気的に絶縁されているので、目的のメモリセルに書き込みのための電流を安定して供給することができる。
【００６７】
本発明の第２２の態様によるメモリ装置は、前記第１７乃至第２１のいずれかの態様において、前記１本以上の書き込み線は、前記磁気抵抗効果素子の前記基体とは反対の側に配置されたものである。
【００６８】
一般的に磁気抵抗効果素子の形成にはその下地の平面度が極めて高い必要がある。そのため、磁気抵抗効果素子の下地についてはＣＭＰ等を使って十分に平坦にする必要がある。ところが、書き込み線には書き込みのために比較的大きな電流を流す必要があることから、書き込み線の厚さは比較的厚い。このため、磁気抵抗効果素子の作製前に書き込み線を作製すると、磁気抵抗効果素子の下地の凹凸が大きくなり、その下地を十分に平坦にするためには、非常に手間と多くの処理が必要となる。これに対し、前記第２２の態様によれば、書き込み線を作製する前に磁気抵抗効果素子を作製することができる。よって、磁気抵抗効果素子の作製の下地が既に十分に平坦化されているかあるいは凹凸の少ない面であるので、その下地を容易に極めて高い平坦度の面を形成し易くなる。よって、磁気抵抗効果素子形成プロセスに関しても容易にすることができる。
【００６９】
本願明細書では、下記（１）〜（４）のメモリ装置も開示する。
【００７０】
（１）電気的に直列に接続された複数のメモリセルと、前記各メモリセルに１つずつ並列接続された複数のスイッチング素子とを備え、
【００７１】
前記各メモリセルが前記第１乃至第１４のいずれかの態様による磁気抵抗効果素子で構成され、
【００７２】
前記各スイッチング素子は、当該スイッチング素子の制御入力部に入力された信号に応じて、当該スイッチング素子が並列接続された前記磁気抵抗効果素子の前記直列接続体の前記一端と前記他端との間をオン・オフすることを特徴とするメモリ装置。
【００７３】
（２）配列された複数のブロックを備え、
【００７４】
前記各ブロックは、電気的に直列に接続された複数のメモリセルと、前記各メモリセルに１つずつ並列接続された複数のスイッチング素子とを含み、
【００７５】
前記各メモリセルが前記第１乃至第１４のいずれかの態様による磁気抵抗効果素子を含み、
【００７６】
前記各スイッチング素子は、当該スイッチング素子の制御入力部に入力された信号に応じて、当該スイッチング素子が並列接続された前記磁気抵抗効果素子の前記直列接続体の前記一端と前記他端との間をオン・オフすることを特徴とするメモリ装置。
【００７７】
（３）前記（２）のメモリ装置において、
【００７８】
前記複数のブロックが行方向及び列方向に２次元マトリクス状に配置されるとともに、前記各ブロックの前記複数のメモリセルが列方向に配置され、
【００７９】
前記複数のブロックの前記複数のスイッチング素子の前記制御入力部が、各行毎に、各々が各行に対応した複数の第１の読み出し選択線によって共通して接続され、
【００８０】
前記各ブロックは、当該ブロックの前記複数のメモリセルの一方の直列接続端に接続された選択スイッチを含み、
【００８１】
前記複数ブロックの前記複数のメモリセルの他方の直列接続端が、各列毎に、各々が各列に対応した複数の読み出し線によって共通して接続され、
【００８２】
前記複数のブロックの前記選択スイッチの制御入力部が、各列毎に、各々が各列に対応した複数の第２の読み出し選択線によって共通して接続された、ことを特徴とするメモリ装置。
【００８３】
（４）前記（１）〜（３）のいずれかのメモリ装置において、前記各スイッチング素子が電界効果トランジスタであるメモリ装置。
【００８４】
【発明の実施の形態】
以下、本発明による磁気抵抗効果素子及びこれを用いたメモリ装置について、図面を参照して説明する。
【００８５】
［第１の実施の形態］
【００８６】
図１は、本発明の第１の実施の形態による磁気抵抗効果素子としてのＴＭＲ素子１１を示す概略断面図である。図２は、図１中のＡ−Ａ’矢視図である。理解を容易にするため、図１及び図２に示すように、互いに直交するＸ軸、Ｙ軸及びＺ軸を定義する（後述する図についても同様である。）。また、Ｚ軸方向のうち矢印の向きを＋Ｚ方向又は＋Ｚ側、その反対の向きを−Ｚ方向又は−Ｚ側と呼び、Ｘ軸方向及びＹ軸方向についても同様とする。また、＋Ｚ方向を上、−Ｚ方向を下と呼ぶ場合がある。ＸＹ平面が基板２１の面と平行になっている。
【００８７】
本実施の形態では、ＴＭＲ素子１１は、２つのＴＭＲ素子部１１Ａ，１１Ｂを有し、これらが、基体としての半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部１１Ａ，１１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【００８８】
ＴＭＲ素子部１１Ａは、下側から順に積層されたピン層１２ａ、磁化方向がピン層１２ａにより固定されたピンド層（第２の磁性層）１３ａ、トンネルバリア層１４ａ及びフリー層（第１の磁性層）１５ａからなる積層体で構成されている。ＴＭＲ素子部１１ＢもＴＭＲ素子部１１Ａと同一の層構造を持ち、下側から順に積層されたピン層１２ｂ、磁化方向がピン層１２ｂにより固定されたピンド層（第２の磁性層）１３ｂ、トンネルバリア層１４ｂ及びフリー層（第１の磁性層）１５ｂからなる積層体で構成されている。
【００８９】
ピン層１２ａ，１２ｂは、反強磁性層で構成され、例えば、ＰｔＭｎ、ＩｒＭｎ、ＲｕＲｈＭｎ、ＦｅＭｎ、ＮｉＭｎ、ＰｄＰｔＭｎ、ＲｈＭｎ又はＣｒＭｎＰｔなどのＭｎ系合金で形成することが好ましい。ピンド層１３ａ，１３ｂ及びフリー層１４ａ，１４ｂは、それぞれ強磁性層で構成され、例えば、Ｆｅ、Ｃｏ、Ｎｉ、ＦｅＣｏ、ＮｉＦｅ、ＣｏＺｒＮｂ又はＦｅＣｏＮｉなどの材料で形成される。ピンド層１３ａ，１３ｂは、それぞれピン層１２ａ，１２ｂとの間の交換結合バイアス磁界によってその磁化方向が所定方向に固定されている。一方、フリー層１５ａ，１５ｂは、外部磁場に応答して磁化の向きが変わるようになっている。トンネルバリア層１４ａ，１４ｂは、絶縁層であり、例えば、Ａｌ２Ｏ３、ＮｉＯ、ＧｄＯ、ＭｇＯ、Ｔａ２Ｏ５、ＭｏＯ２、ＴｉＯ２又はＷＯ２などの材料で形成される。
【００９０】
なお、例えば、前記第１及び第２の磁性層１３ａ，１５ａとして、特開平９−９１９４９号公報に開示されているような保磁力差を与えたものを用いてもよい。磁性層１３ｂ，１５ｂについても同様である。この場合、ピン層１２ａ，１２ｂは除去される。この点は、後述する各実施の形態についても同様である。
【００９１】
本実施の形態では、図１及び図２に示すように、ピン層１２ａ，１２ｂ間及びピンド層１３ａ，１３ｂ間には、Ｙ軸方向に延びた分離用の絶縁層１６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。なお、図面には示していないが、絶縁層１６は、ピン層１２ａ，１２ｂ及びピンド層１３ａ，１３ｂの周囲全体に渡って形成されている。一方、フリー層１５ａ，１５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部１１Ａ，１１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層１４ａ，１４ｂは、それぞれ同一の材料で一体に形成され、１つの連続した同一層を構成している。
【００９２】
本実施の形態では、図１に示すように、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層１２ａのみから流入し、ＴＭＲ素子部１１Ａ，１１Ｂを順次経由した後に前記直列接続体の他端であるピン層１２ｂのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。ＴＭＲ素子部１１Ａにおける磁気抵抗変化に有効な有効領域（トンネルバリア層１４ａとこれを挟んだ２つの層１３ａ，１５ａの重なり領域（トンネル接合領域））、及び、ＴＭＲ素子部１１Ｂにおける磁気抵抗変化に有効な有効領域（トンネルバリア層１４ｂとこれを挟んだ２つの層１３ｂ，１５ｂの重なり領域（トンネル接合領域））を、それぞれ積層面と略垂直な方向に流れる。センス電流は、ＴＭＲ素子部１１Ａ，１１Ｂのトンネル接合領域をそれぞれ逆向きに流れる。
【００９３】
ＴＭＲ素子部１１Ａ，１１Ｂの数が偶数であり、下側のピン層１２ａ及びピンド層１３ａとピン層１２ｂ及びピンド層１３ｂとがそれぞれ電気的に絶縁されているため、前記直列接続体の両端は両方とも、下側（基板側）となっている。
【００９４】
本実施の形態では、前記センス電流は、半導体基板２１及び層２２により構成された回路（図示せず）から供給される。半導体基板２１及び層２１は、全体として、いわゆるＩＣ基板に相当している。本実施の形態では、層２１はセンス電流供給部をなす接続ビア２３ａがピン層１２ａの下に形成され、センス電流受領部をなす接続ビア２３ｂがピン層１２ｂの下に形成されている。
【００９５】
本実施の形態では、ピンド層１３ａ，１３ｂの磁化方向は同一に設定され、これにより、一体に形成されたフリー層１５ａ，１５ｂの磁化方向に対して、２つのピンド層１３ａ，１３ｂは同時に平行又は反平行の状態を作り出すことができる。
【００９６】
本実施の形態のＴＭＲ素子１１の磁化方向の一例を図３に示す。図３（ａ）は磁化方向の平行状態を示し、図３（ｂ）は磁化方向の反平行状態を示している。
ピンド層１３ａ，１３ｂ及びフリー層１５ａ，１５ｂの磁化容易化軸の向きは、基本的に、前記絶縁層１６が延びるＹ軸方向に対して平行又は垂直の関係に設定することができる。但し、ピンド層１３ａ，１３ｂの磁化容易軸方向が長くなる設計の方が磁化のエネルギーは安定化するので、ＴＭＲ素子１１の寸法関係によりピンド層１３ａの平面視での形状が長方形になるとき、長手方向に磁化容易軸がくるように設定することが好ましい。そこで、本実施の形態では、図２に示すように、平面視で長方形状のピンド層１３ａ，１３ｂのＹ軸方向の長さがＸ軸方向の長さより長いので、図３に示すように、ピンド層１３ａ，１３ｂの磁化方向が−Ｙ方向に設定されている。
【００９７】
前述した理由で、図５に示すように平面視で長方形状のピンド層１３ａ，１３ｂのＸ軸方向の長さがＹ軸方向の長さより長い場合は、ピンド層１３ａ，１３ｂの磁化方向を、図６に示すように、ピンド層１３ａ，１３ｂの磁化容易軸方向が長くなるＸ軸方向に設定することが好ましい。
【００９８】
本実施の形態のＴＭＲ素子１１の等価回路は、図４に示すように、ＴＭＲ素子部１１Ａの抵抗値を示す可変抵抗器ｒ１１ａと、ＴＭＲ素子部１１Ｂの抵抗値を示す可変抵抗器ｒ１１ｂとの、直列接続で表される。しかも、一体に形成されたフリー層１５ａ，１５ｂの磁化の方向の変化に対する可変抵抗器ｒ１１ａ，ｒ１１ｂの抵抗値増減の傾向は同一である。
【００９９】
ここで、本実施の形態によるＴＭＲ素子１１の製造方法の一例について、図７を参照して説明する。図７は、その各工程を示す概略断面図であり、図１に対応している。
【０１００】
まず、用途に応じて作製され既に層２２が形成された半導体基板２１を用意する。次に、層２２上に、ピン層１２ａ，１２ｂとなるべき反強磁性層１２、及び、ピンド層１３ａ，１３ｂとなるべき磁性層１３を、スパッタ法又はＣＶＤ法等により順次形成する。次いで、フォトリソグラフィー及びエッチングにより、反強磁性層１２及び磁性層１３を、ピン層１２ａ，１２ｂ及びピンド層１３ａ，１３ｂの形状に合わせてパターニングする（図７（ａ））。
【０１０１】
次に、その上に、スパッタ法又はＣＶＤ法等により、絶縁層１６を成膜する（図７（ｂ））。次いで、ＣＭＰ（化学的機械的研磨）により、磁性層１３が露出するまで平坦化して、図７（ａ）で除去された層１２，１３の部分にのみ絶縁層１６を残す（図７（ｃ））。
【０１０２】
次に、図７（ｃ）に示す状態の基板上に、スパッタ法等により、トンネルバリア層１４ａ，１４ｂとなるべき絶縁層１４、及び、一体に連続したフリー層１５ａ，１５ｂとなるべき磁性層を、順次成膜する（図７（ｄ））。
【０１０３】
その後、フォトリソグラフィー及びエッチングにより、層１５をパターニングする（図７（ｅ））。これにより、ＴＭＲ素子１１が完成する。
【０１０４】
本実施の形態によれば、前記センス電流を流す際に、ＴＭＲ素子１１にかける印加電圧を必要とするが、２つのＴＭＲ素子部１１Ａ，１１Ｂが直列接続されているので、印加電圧がそれぞれのＴＭＲ素子部１１Ａ，１１Ｂに対して分圧として印加される。このため、個々のＴＭＲ素子部１１Ａ，１１Ｂに掛かる電圧が小さくなる。したがって、電圧バイアス特性に起因するＭＲ比の低下が少なくなり、ＭＲ比が向上する。よって、ＴＭＲ素子１１の磁気抵抗変化の検出感度が上がる。
【０１０５】
また、本実施の形態では、ＴＭＲ素子１１の入出力端が下部に位置するピン層１２ａ，１２ｂであるため、ＴＭＲ素子１１の入出力端を半導体基板２１側に電気的に接続する場合、その入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【０１０６】
なお、本実施の形態において、トンネルバリア層１４ａ，１４ｂに代えて、それぞれＣｕ等の非磁性金属層を形成することもできる。ただし、この場合には、当該非磁性金属層も、絶縁層１６で電気的に分離しておく。この場合、当該磁気抵抗効果素子はＧＭＲ素子となる。これらの点は、後述する各実施の形態についても同様である。
【０１０７】
［第２の実施の形態］
【０１０８】
図８は、本発明の第２の実施の形態によるＴＭＲ素子３１を示す概略断面図である。図９は、図８中のＢ−Ｂ’矢視図である。
【０１０９】
本実施の形態では、ＴＭＲ素子３１は、第１の実施の形態と同様に、２つのＴＭＲ素子部３１Ａ，３１Ｂを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部３１Ａ，３１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１１０】
ＴＭＲ素子部３１Ａは、下側から順に積層されたフリー層（第１の磁性層）３２ａ、トンネルバリア層３３ａ、ピンド層（第２の磁性層）３４ａ及びピン層３５ａからなる積層体で構成されている。ＴＭＲ素子部３１ＢもＴＭＲ素子部３１Ａと同一の層構造を持ち、下側から順に積層されたフリー層（第１の磁性層）３２ｂ、トンネルバリア層３３ｂ、ピンド層（第２の磁性層）３４ｂ及びピン層３５ｂからなる積層体で構成されている。
【０１１１】
本実施の形態では、図８及び図９に示すように、フリー層３２ａ，３２ｂ間には、Ｙ軸方向に延びた分離用の絶縁層３６が介在され、両者の間が分離されて電気的に絶縁されている。一方、ピンド層３４ａ，３４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。また、ピン層３５ａ，３５ｂも、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部３１Ａ，３１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層３３ａ，３３ｂは、それぞれ同一の材料で一体に形成され、１つの連続した同一層を構成している。
【０１１２】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるフリー層３２ａのみから流入し、ＴＭＲ素子部３１Ａ，３１Ｂを順次経由した後に前記直列接続体の他端であるフリー層３２ｂのみから流出する。
【０１１３】
なお、一体に形成されたピンド層３４ａ，３４ｂの磁化方向は、例えば、Ｘ軸方向又はＹ軸方向とされる。
【０１１４】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１１５】
［第３の実施の形態］
【０１１６】
図１０は、本発明の第３の実施の形態によるＴＭＲ素子４１を示す概略断面図である。図１１は、図１０中のＣ−Ｃ’矢視図である。
【０１１７】
本実施の形態では、ＴＭＲ素子４１は、第１の実施の形態と同様に、２つのＴＭＲ素子部４１Ａ，４１Ｂを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部４１Ａ，４１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１１８】
ＴＭＲ素子部４１Ａは、下側から順に積層されたピン層４２ａ、ピンド層（第２の磁性層）４３ａ、トンネルバリア層４４ａ及びフリー層（第１の磁性層）４５ａからなる積層体で構成されている。ＴＭＲ素子部４１ＢもＴＭＲ素子部４１Ａと同一の層構造を持ち、下側から順に積層されたピン層４２ｂ、ピンド層（第２の磁性層）４３ｂ、トンネルバリア層４４ｂ及びフリー層（第１の磁性層）４５ｂからなる積層体で構成されている。
【０１１９】
本実施の形態では、図１０及び図１１に示すように、ピン層４２ａ，４２ｂ間、ピンド層４３ａ，４３ｂ間、トンネルバリア層４４ａ，４４ｂ間及びフリー層４５ａ，４５ｂ間には、Ｙ軸方向に延びた分離用の絶縁層４６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。なお、図面には示していないが、絶縁層４６は、ピン層４２ａ，４２ｂ、ピンド層４３ａ，４３ｂ、トンネルバリア層４４ａ，４４ｂ及びフリー層４５ａ，４５ｂの周囲全体に渡って形成されている。フリー層４５ａ，４５ｂ及び絶縁層４６上には、連続して一体に形成された反強磁性層４７が形成されている。これにより、ＴＭＲ素子部４１Ａ，４１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。
【０１２０】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層４２ａのみから流入し、ＴＭＲ素子部４１Ａ，４１Ｂを順次経由した後に前記直列接続体の他端であるピン層４２ｂのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【０１２１】
本実施の形態では、ピンド層４３ａ，４３ｂの磁化方向は同一に設定され、例えば、Ｘ軸方向又はＹ軸方向に設定される。
【０１２２】
ここで、本実施の形態によるＴＭＲ素子４１の製造方法の一例について、図１２を参照して説明する。図１２は、その各工程を示す概略断面図であり、図１０に対応している。
【０１２３】
まず、用途に応じて作製され既に層２２が形成された半導体基板２１を用意する。次に、層２２上に、ピン層４２ａ，４２ｂとなるべき反強磁性層４２、ピンド層４３ａ，４３ｂとなるべき磁性層４３、トンネルバリア層４４ａ，４４ｂとなるべき絶縁層４４、及び、フリー層４５ａ，４５ｂとなるべき磁性層４５を、スパッタ法又はＣＶＤ法等により順次形成する（図１２（ａ））。
【０１２４】
次いで、フォトリソグラフィー及びエッチングにより、層４２〜４５を、ピン層４２ａ，４２ｂ、ピンド層４３ａ，４３ｂ、トンネルバリア層４４ａ，４４ｂ及びフリー層４５ａ，４５ｂの形状に合わせてパターニングする（図１２（ｂ）
【０１２５】
次に、その上にスパッタ法又はＣＶＤ法等により絶縁層４６を成膜する。その後、ＣＭＰにより、磁性層４５が露出するまで平坦化して、図１２（ｂ）で除去された層４２〜４５の部分に相当する絶縁層４６の部分のみを残す（図１２（ｃ））。
【０１２６】
次に、図１２（ｃ）に示す状態の基板上に、スパッタ法等により、反強磁性層４７を成膜する（図１２（ｄ））。
【０１２７】
その後、フォトリソグラフィー及びエッチングにより、層４７をパターニングする（図１２（ｅ））。これにより、ＴＭＲ素子４１が完成する。
【０１２８】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。なお、前記反強磁性層４７に代えて、Ｃｕ等の非磁性導電層を形成してもよい。また、前記反強磁性層４７に代えて、酸化ルテニウム等の抵抗体層を形成してもよい。
【０１２９】
［第４の実施の形態］
【０１３０】
図１３は、本発明の第４の実施の形態によるＴＭＲ素子５１を示す概略断面図である。図１４は、図１３中のＤ−Ｄ’矢視図である。
【０１３１】
本実施の形態では、ＴＭＲ素子５１は、２つのＴＭＲ素子部５１Ａ，５１Ｂを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部５１Ａ，５１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１３２】
ＴＭＲ素子部５１Ａは、下側から順に積層されたピン層５２ａ、ピンド層（第２の磁性層）５３ａ、トンネルバリア層５４ａ及びフリー層（第１の磁性層）５５ａからなる積層体で構成されている。ＴＭＲ素子部５１ＢもＴＭＲ素子部５１Ａと同一の層構造を持ち、下側から順に積層されたピン層５２ｂ、ピンド層（第２の磁性層）５３ｂ、トンネルバリア層５４ｂ及びフリー層（第１の磁性層）５５ｂからなる積層体で構成されている。
【０１３３】
本実施の形態では、図１３及び図１４に示すように、フリー層５５ａ，５５ｂ間が分離されて電気的に絶縁されている。一方、ピン層５２ａ，５２ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。また、ピンド層５３ａ，５３ｂも、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部５１Ａ，５１Ｂは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層５４ａ，５４ｂも分離されている。
【０１３４】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるフリー層５５ａのみから流入し、ＴＭＲ素子部５１Ａ，５１Ｂを順次経由した後に前記直列接続体の他端であるフリー層５５ｂのみから流出する。なお、フリー層５５ａ，５５ｂは、図示しない配線層等により所定箇所に電気的に接続されるようになっている。
【０１３５】
なお、一体に形成されたピンド層５２ａ，５２ｂの磁化方向は、例えば、Ｘ軸方向又はＹ軸方向とされる。
【０１３６】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１３７】
［第５の実施の形態］
【０１３８】
図１５は、本発明の第５の実施の形態によるＴＭＲ素子６１を示す概略断面図である。図１６は、図１５中のＥ−Ｅ’矢視図である。
【０１３９】
本実施の形態では、ＴＭＲ素子６１は、３つのＴＭＲ素子部６１Ａ，６１Ｂ，６１Ｃを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部６１Ａ，６１Ｂは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１４０】
ＴＭＲ素子部６１Ａは、下側から順に積層されたピン層６２ａ、ピンド層６３ａ、トンネルバリア層６４ａ及びフリー層６５ａからなる積層体で構成されている。ＴＭＲ素子部６１ＢもＴＭＲ素子部６１Ａと同一の層構造を持ち、下側から順に積層されたピン層６２ｂ、ピンド層６３ｂ、トンネルバリア層６４ｂ及びフリー層６５ｂからなる積層体で構成されている。ＴＭＲ素子部６１ＣもＴＭＲ素子部６１Ａと同一の層構造を持ち、下側から順に積層されたピン層６２ｃ、ピンド層６３ｃ、トンネルバリア層６４ｃ及びフリー層６５ｃからなる積層体で構成されている。
【０１４１】
本実施の形態では、図１５及び図１６に示すように、ピン層６２ａ，６２ｂ間及びピンド層６３ａ，６３ｂ間には、Ｙ軸方向に延びた分離用の絶縁層６６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層６５ａ，６５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。フリー層６５ｂ，６５ｃ間は分離されて電気的に絶縁されている。ピン層６２ｂ，６２ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピンド層６３ｂ，６３ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部６１Ａ，６１Ｂ，６１Ｃは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層６４ａ，６４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。トンネルバリア層６４ｂ，６４ｃ間は分離されている。
【０１４２】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層６２ａのみから流入し、ＴＭＲ素子部６１Ａ，６１Ｂ，６１Ｃを順次経由した後に前記直列接続体の他端であるフリー層６５ｃのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。なお、フリー層６５ｃは、図示しない配線層等により所定箇所に電気的に接続されるようになっている。
【０１４３】
本実施の形態では、ピンド層６３ａ，６３ｂ，６３ｃの磁化方向は同一に設定され、例えば、Ｙ軸方向に設定される。
【０１４４】
本実施の形態のＴＭＲ素子６１の等価回路は、図１７に示すように、ＴＭＲ素子部６１Ａの抵抗値を示す可変抵抗器ｒ６１ａと、ＴＭＲ素子部６１ｂの抵抗値を示す可変抵抗器ｒ６１ｂと、ＴＭＲ素子部６１ｃの抵抗値を示す可変抵抗器ｒ６１ｃとの、直列接続で表される。しかも、一体に形成されたフリー層６５ａ，６５ｂ，６５ｃの磁化の方向の変化に対する可変抵抗器ｒ６１ａ，ｒ６１ｂ，６１ｃの抵抗値増減の傾向は同一である。
【０１４５】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１４６】
［第６の実施の形態］
【０１４７】
図１８は、本発明の第６の実施の形態によるＴＭＲ素子７１を示す概略断面図である。図１９は、図１８中のＦ−Ｆ’矢視図である。
【０１４８】
本実施の形態では、ＴＭＲ素子７１は、４つのＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄは、互いに対してＸ軸方向（積層面に沿った方向）に配置されている。
【０１４９】
ＴＭＲ素子部７１Ａは、下側から順に積層されたピン層７２ａ、ピンド層７３ａ、トンネルバリア層７４ａ及びフリー層７５ａからなる積層体で構成されている。ＴＭＲ素子部７１ＢもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層７２ｂ、ピンド層７３ｂ、トンネルバリア層７４ｂ及びフリー層７５ｂからなる積層体で構成されている。ＴＭＲ素子部７１ＣもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層７２ｃ、ピンド層７３ｃ、トンネルバリア層７４ｃ及びフリー層７５ｃからなる積層体で構成されている。ＴＭＲ素子部７１ＤもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層７２ｄ、ピンド層７３ｄ、トンネルバリア層７４ｄ及びフリー層７５ｄからなる積層体で構成されている。
【０１５０】
本実施の形態では、図１８及び図１９に示すように、ピン層７２ａ，７２ｂ間及びピンド層７３ａ，７３ｂ間には、Ｙ軸方向に延びた分離用の絶縁層７６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層７５ａ，７５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。フリー層７５ｂ，７５ｃ間は分離されて電気的に絶縁されている。ピン層７２ｂ，７２ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピンド層７３ｂ，７３ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピン層７２ｃ，７２ｄ間及びピンド層７３ｃ，７３ｄ間には、Ｙ軸方向に延びた分離用の絶縁層７７が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層７５ｃ，７５ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。これにより、ＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層７４ａ，７４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。トンネルバリア層７４ｂ，７４ｃ間は分離されている。トンネルバリア層７４Ｃ，７４ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。
【０１５１】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層７２ａのみから流入し、ＴＭＲ素子部７１Ａ，７１Ｂ，７１Ｃ，７１Ｄを順次経由した後に前記直列接続体の他端であるピン層７２ｄのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【０１５２】
本実施の形態では、ピンド層７３ａ，７３ｂ，７３ｃ，７３ｄの磁化方向は同一に設定され、例えば、Ｙ軸方向に設定される。
【０１５３】
本実施の形態のＴＭＲ素子７１の等価回路は、図２０に示すように、ＴＭＲ素子部７１Ａの抵抗値を示す可変抵抗器ｒ７１ａと、ＴＭＲ素子部７１ｂの抵抗値を示す可変抵抗器ｒ７１ｂと、ＴＭＲ素子部７１ｃの抵抗値を示す可変抵抗器ｒ７１ｃと、ＴＭＲ素子部７１ｄの抵抗値を示す可変抵抗器ｒ７１ｄとの、直列接続で表される。しかも、一体に形成されたフリー層７５ａ，７５ｂ，７５ｃ，７５ｄの磁化の方向の変化に対する可変抵抗器ｒ７１ａ，ｒ７１ｂ，７１ｃ，７１ｄの抵抗値増減の傾向は同一である。
【０１５４】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１５５】
［第７の実施の形態］
【０１５６】
図２１は、本発明の第７の実施の形態によるＴＭＲ素子８１を示す概略平面図である。図２２は、図２１中のＧ−Ｇ’線に沿った概略断面である。図２３は、図２１中のＨ−Ｈ’線に沿った概略断面である。図２４は、図２１中のＪ−Ｊ’線に沿った概略断面である。図２５は、図２１中のＫ−Ｋ’線に沿った概略断面である。
【０１５７】
本実施の形態では、ＴＭＲ素子８１は、４つのＴＭＲ素子部８１Ａ，８１Ｂ，８１Ｃ，８１Ｄを有し、これらが、半導体基板２１上の層２２の上にそれぞれ積層されている。ＴＭＲ素子部８１Ａ，８１Ｂは互いに対してＹ軸方向に、ＴＭＲ素子部８１Ｂ，８１Ｃは互いに対してＸ軸方向に、ＴＭＲ素子部８１Ｃ，８１Ｄは互いに対してＹ軸方向に、ＴＭＲ素子部８１Ｄ，８１Ａは互いに対してＸ軸方向に、それぞれ配置されている。
【０１５８】
ＴＭＲ素子部８１Ａは、下側から順に積層されたピン層８２ａ、ピンド層８３ａ、トンネルバリア層８４ａ及びフリー層８５ａからなる積層体で構成されている。ＴＭＲ素子部８１ＢもＴＭＲ素子部８１Ａと同一の層構造を持ち、下側から順に積層されたピン層８２ｂ、ピンド層８３ｂ、トンネルバリア層８４ｂ及びフリー層８５ｂからなる積層体で構成されている。ＴＭＲ素子部８１ＣもＴＭＲ素子部８１Ａと同一の層構造を持ち、下側から順に積層されたピン層８２ｃ、ピンド層８３ｃ、トンネルバリア層８４ｃ及びフリー層８５ｃからなる積層体で構成されている。ＴＭＲ素子部８１ＤもＴＭＲ素子部７１Ａと同一の層構造を持ち、下側から順に積層されたピン層８２ｄ、ピンド層８３ｄ、トンネルバリア層８４ｄ及びフリー層８５ｄからなる積層体で構成されている。
【０１５９】
本実施の形態では、図２１乃至及び図２５に示すように、ピン層８２ａ，８２ｂ間及びピンド層８３ａ，８３ｂ間には、Ｘ軸方向に延びた分離用の絶縁層８６が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層８５ａ，８５ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。フリー層８５ｂ，８５ｃ間は分離されて電気的に絶縁されている。ピン層８２ｂ，８２ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピンド層８３ｂ，８３ｃは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。ピン層８２ｃ，８２ｄ間及びピンド層８３ｃ，８３ｄ間には、Ｘ軸方向に延びた分離用の絶縁層８７が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。
フリー層８５ｃ，８５ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。層８２ａ〜８５ａと層８２ｄ〜８５ｄとの間は、分離されて電気的に絶縁されている。これにより、ＴＭＲ素子部８１Ａ，８１Ｂ，８１Ｃ，８１Ｄは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層８４ａ，８４ｂは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。トンネルバリア層８４ｂ，８４ｃ間は分離されている。トンネルバリア層８４ｃ，８４ｄは、それぞれ同一の材料で一体に形成され、１つの連続された同一層を構成している。
【０１６０】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層８２ａのみから流入し、ＴＭＲ素子部８１Ａ，８１Ｂ，８１Ｃ，８１Ｄを順次経由した後に前記直列接続体の他端であるピン層８２ｄのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【０１６１】
本実施の形態では、ピンド層８３ａ，８３ｂ，８３ｃ，８３ｄの磁化方向は同一に設定され、例えば、Ｙ軸方向に設定される。
【０１６２】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１６３】
［第８の実施の形態］
【０１６４】
図２６は、本発明の第８の実施の形態によるメモリセルと書き込み線９１との関係を示す概略断面図である。
【０１６５】
本実施の形態では、メモリセルとして前記第１の実施の形態によるＴＭＲ素子１１が用いられている。ただし、磁化の向きは、図６に示すように設定されている。ＴＭＲ素子１１の一体に形成されたフリー層１５ａ，１５ｂ上に、導体からなる書き込み線９１が付加されている。書き込み線９１は、Ｙ軸方向に延び、フリー層１５ａ，１５ｂに電流磁場を形成する。
【０１６６】
この書き込み線９１は、ＴＭＲ素子１１の２つのＴＭＲ素子部１１Ａ，１１Ｂの磁化状態を、ＴＭＲ素子部１１Ａ，１１Ｂの抵抗値が全て大きくなる第１の状態とそれらの抵抗値が全て小さくなる第２の状態とに、切り替えるための電流磁場を与える。
【０１６７】
本実施の形態では、図２６に示すように、書き込み線９１は、フリー層１５ａ，１５ｂに対して電気的に接続しているが、電気的に絶縁した状態であってもよい。書き込み線９１により形成される電流磁場を有効に使うためには、書き込み線９１がフリー層１５ａ，１５ｂに電気的に接続していた方が好ましいが、書き込み線９１とピン層１２ａ，１２ｂに接続する回路との間を絶縁関係にする必要がある場合は、フリー層１５ａ，１５ｂと書き込み線９１とは、絶縁状態で接触させる。この場合、フリー層１５ａ，１５ｂにおける磁化方向の設定動作とＭＲ（磁気抵抗）を検出する動作を同一に行うことができる。
【０１６８】
図２７は、第８の実施の形態の変形例を示す概略断面図である。図２７に示す変形例が第８の実施の形態と異なる所は、書き込み線９１が生ずる電流磁場をフリー層１５ａ，１５ｂへ案内する磁路形成層９２が追加されている点である。磁気形成層９２は、書き込み線９１の周囲に形成され、磁気ヨークを構成している。図２７に示す例では、書き込み線９１が磁路形成層９２に対して電気的に接続されているが、前述と同様に、絶縁状態としてもよい。
【０１６９】
また、図２７に示す例では、磁路形成層９２がフリー層１５ａ，１５ｂに接触して閉磁路を構成している。もっとも、図２８に示すように、磁路形成層９２はフリー層に必ずしも接触しなくてもよい。
【０１７０】
図２８に示す例では、ＴＭＲ素子部１１に代えて、図１８及び図１９に示すＴＭＲ素子７１が用いられている。図２８に示す例では、フリー層７５ｂとフリー層７５ｃとの間の電気的な絶縁状態を保つために、フリー層と磁路形成層９２及び書き込み線９１との間に絶縁層９３が形成されている。
【０１７１】
［第９の実施の形態］
【０１７２】
図２９は、本発明の第９の実施の形態によるメモリ装置のデータ読み出しに関する構成を示す概略構成図である。図３０は、本発明の第９の実施の形態によるメモリ装置のデータ読み出し回路を構成する基本単位となる１つのブロックＳＢを示す回路図である。図３１は、本発明の第９の実施の形態によるメモリ装置のデータ書き込みに関する構成を示す図である。図３２は、本発明の第９の実施の形態によるメモリ装置におけるメモリセルと書き込み線との位置関係を模式的に示す概略斜視図である。なお、図３２では、理解を容易にするため、各メモリセルは、互いに接続されていないものとして示しているが、実際には図３３に示すように接続されている。図３３は、図３２中のＬ−Ｌ’線に沿った概略断面図である。
【０１７３】
本実施の形態によるメモリ装置は、ＭＲＡＭとして構成されている。
【０１７４】
本実施の形態では、図３２に示すように、Ｙ軸方向（行方向）に延びた複数の第１の書き込み線（書き込み用ワード線）１０１と、第１の書き込み線１０１の上側位置においてＸ軸方向（列方向）に延びた複数の第２の書き込み線（書き込みビット線）１０２と、第１及び第２の書き込み線１０１，１０２の各交差点において第２の書き込み線１０２の下側に配置されたメモリセルＭＳと、を備えている。この様子は、図３１中にも模式的に示されている。このようにして、本実施の形態では、各メモリセルＭＳに対して２本の書き込み線１０１，１０２が配置されている。
【０１７５】
書き込み線１０１，１０２はそれぞれ導体で構成されている。図３３に示すように、書き込み線１０１，１０２間には絶縁層１０３が形成され、両者の間が電気的に絶縁されている。
【０１７６】
特に図３３からわかるように、本実施の形態では、各メモリセルＭＳとして、前述した図１及び図２に示す第１の実施の形態によるＴＭＲ素子１１が用いられている。なお、図３３では、個々のメモリセルを識別するため、符号「ＭＳ」に番号を付している（後述する図３０も同様）。
【０１７７】
メモリセルＭＳ（ＴＭＲ素子１１）の上部のフリー層と下側の書き込み線１０１との間には絶縁層１０４が形成され、両者の間が電気的に絶縁されている。なお、絶縁層１０４を設けずに、両者の間が電気的に接続されていてもよい。
【０１７８】
図３３からわかるように、１つのメモリセルＭＳ（ＴＭＲ素子１１）上で交差する２本の書き込み線１０１，１０２にそれぞれ電流を供給することで書き込み線１０１，１０２が生ずる合成磁場によって、当該メモリセルＭＳ（ＴＭＲ素子１１）の２つのＴＭＲ素子部１１Ａ，１１Ｂ（図１参照。図３３では図示せず。
）の磁化の状態（一体に形成されているフリー層１５ａ，１５ｂの磁化方向）が一括して切り替えられるようになっている。
【０１７９】
ここで、データ書き込みに関する構成及び動作について、図３１を参照して説明する。
【０１８０】
各第１の書き込み線１０１の一端は、ＭＯＳＦＥＴ等からなる行選択スイッチ１２１の一端に接続されている。各行選択スイッチ１２１の他端は、定電流源１２２に接続されている。各選択スイッチ１２１のゲートは後述する書き込み用行デコーダ１１５に接続されている。各第１の書き込み線１０１の他端は接地されている。
【０１８１】
各書き込み線１０２の一端は、後述する電流方向スイッチ１１７に接続されている。各書き込み線１０２の他端は、後述する電流方向スイッチ１１８に接続されている。
【０１８２】
また、図３１に示すように、本実施の形態によるメモリ装置は、図３１に示すように、コマンドデコーダ１１１と、制御ロジック部１１２と、アドレスバッファ１１３と、クロックジェネレータ１１４と、書き込み用行デコーダ１１５と、書き込み用列デコーダ１１６と、電流方向スイッチ１１７，１１８と、データ制御回路１１９と、入力データ用のＩ／Ｏバッファ１２０と、を備えている。
【０１８３】
コマンドデコーダ１１１は、外部からのコマンド（書き込み及び読み出しのいずれであるかの指令など）を判別し、その判別結果を制御ロジック部１１２に供給する。
【０１８４】
アドレスバッファ１１３は、制御ロジック部１１２の制御下で、外部からのアドレスデータ（データの格納場所を示すデータ）を受け、そのアドレスデータを行方向アドレスと列方向アドレスとに分け、データ書き込み時には、各方向のアドレスをそれぞれ書き込み用行デコーダ１１５及び書き込み用列デコーダ１１６に供給する。
【０１８５】
書き込み用行デコーダ１１５は、アドレスバッファ１１３から供給されたアドレスに応じた行の行選択スイッチ１２１をオンにすることで、当該行の書き込み線１０１に定電流源１２２から電流を流す。
【０１８６】
書き込み用列デコーダ１１６は、アドレスバッファ１１３から供給されたアドレスに応じた列の書き込み線１０２を選択し、当該列の書き込み線１０２に電流が流れるように電流方向スイッチ１１７を作動させる。
【０１８７】
Ｉ／Ｏバッファ１２０は、制御ロジック部１１２による制御下で、入力されたデータを一時的に蓄積して適切なタイミングでデータ制御回路１１９に供給する。データ制御回路１１９は、書き込み線１０２に流れる電流方向が書き込みデータに応じた方向となるように電流方向スイッチ１１７，１１８を制御し、また、書き込み線１０２に流す駆動電流を供給する。
【０１８８】
なお、クロックジェネレータ１１４は、回路各部にその動作に必要なクロックを供給する。
【０１８９】
以上説明した各部の動作によって、外部からのコマンドによりデータ書き込みが指令されると、外部からのアドレスデータに応じたメモリセルＭＳ上の２本の書き込み線１０１，１０２に電流が流れ、かつ、書き込み線１０２の電流方向が書き込みデータに応じて設定される。その合成電流磁場によってメモリセルＭＳ（ＴＭＲ素子１１）のフリー層の磁化方向がセットされ、データが書き込まれる。
【０１９０】
本実施の形態では、前述したように、書き込み線１０１，１０２がメモリセルＭＳと電気的に絶縁されているので、データの書き込み動作と読み出し動作とを独立して自由に行うことができる。また、前述したように、メモリセルＭＳ上で書き込み線１０１と書き込み線１０２とが交差する構造であるため、ＮＯＲ回路と全く同じ動作が可能となる。このため、高速なランダムアクセスが可能である。
【０１９１】
メモリセルＭＳを１つずつ順次書き込んでもよいが、１本の書き込み線１０１に定電流を流し、かつ同時に複数の書き込み線１０２に電流を流すことにより、それらの交差点のメモリセルＭＳに同時にデータを書き込むことも可能である。
【０１９２】
次に、本実施の形態によるメモリ装置のデータ読み出しに関する構成について説明する。
【０１９３】
本実施の形態では、図３０に示す１つのブロックＳＢを、データ読み出し回路を構成する基本単位としている。１つのブロックＳＢは、電気的に直列接続された４つのメモリセルＭＳ１〜ＭＳ４と、メモリセルＭＳ１〜ＭＳ４の各々に１つずつ並列接続された４つのスイッチング素子としてのｐ−ＭＯＳＦＥＴＳ１〜Ｓ４と、一端がメモリセルＭＳ１〜ＭＳ４の一方の直列接続端に接続された選択スイッチとしてのｎ−ＭＯＳＦＥＴＳ０と、から構成されている。
【０１９４】
なお、図３０では、メモリセルＭＳ１〜ＭＳ４をそれぞれ１つの可変抵抗器で表示しているが、実際には、図４に示すように、２つの可変抵抗器の直列接続体である。
【０１９５】
メモリセルＭＳ１〜ＭＳ４の他方の直列接続端は、読み出し線１３１に接続されている。ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４の制御入力部としてのゲートは、それぞれ第１の読み出し選択線（読み出し用ビット線）１３２−１〜１３２−４にそれぞれ接続されている。ｎ−ＭＯＳＦＥＴＳ０の他端は、電源線１３３に接続されている。ｎ−ＭＯＳＦＥＴＳ０の制御入力部としてのゲートは、第２の読み出し選択線（読み出し用ワード線）１３４に接続されている。
【０１９６】
なお、ブロックＳＢを構成するメモリセルＭＳ及びこれに並列接続されるスイッチング素子（本実施の形態では、ＦＥＴ）の組数は、４つに限定されるものではなく、何ら限定されるものではない。
【０１９７】
このブロックＳＢの一部の断面構造が図３３に示されている。本実施の形態では、メモリセルＭＳ１〜ＭＳ４の直列接続は、隣接する２つのメモリセルＭＳのピン層及びピンド層同士が同一材料で一体に形成されることによって、行われている。
【０１９８】
また、図３３に示すように、Ｎ型シリコン基板１４１に形成されたＰ＋領域１４２によって、ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のドレイン／ソース領域が構成されている。隣接するＦＥＴ同士でＰ＋領域１４２が連続することで、特別な配線層を用いることなく、ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４の直列接続が実現されている。
図３３において、１４３はｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のゲート、１４４はｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のチャネル領域である。ゲート１４３はポリシリコンで構成されている。
【０１９９】
そして、メモリセルＭＳ１〜ＭＳ４とｐ−ＭＯＳＦＥＴＳ１〜Ｓ４との並列接続は、図３３に示すように、Ｐ＋領域１４２の上面とメモリセルＭＳのピン層の下面との間に配置された接続ビア１４５によって、行われている。
【０２００】
ここで、図３０にブロックＳＢの読み出し動作について説明する。このブロックＳＢが選択されない場合、すなわち、読み出し選択線１３４にＬ信号が印加されている場合、ｎ−ＭＯＳＦＥＴＳ０がオフ状態であるので、このブロックＳＢからは読み出し線１３１へ電流は流れない。
【０２０１】
読み出し選択線１３４がＨ信号が印加されると、ｎ−ＭＯＳＦＥＴＳ０がオン状態となり、電源線１３３からメモリセルＭＳ１〜ＭＳ４の列に電源が供給される。このとき、読み出し選択線１３２−１〜４のうち１本のみにＨ信号を印加し残りにＬ信号を印加する。すると、ｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のうちゲートにＨ信号が印加されたＦＥＴのみがオフ状態となり、残りのＦＥＴはオン状態となる。したがって、電源からの電流は、メモリセルＭＳ１〜ＭＳ４のうちオフ状態となったＦＥＴと並列接続されているメモリセルのみを通過し、他のメモリセルは通過せずにそれらに並列接続されたｐ−ＭＯＳＦＥＴ側を通過して、読み出し線１３１から出力される。これにより、メモリセルＭＳ１〜ＭＳ４のうちの任意に選択した１つのメモリセルＭＳのセンス電流（読み出し電流、メモリセルＭＳの抵抗値に応じた電流）を、読み出し線１３１から得ることができる。
【０２０２】
図２９に示すように、前述した図３０に示すブロックＢＳが、行方向（Ｙ軸方向）及び列方向（Ｘ軸方向）に２次元マトリクス状に配置されるとともに、各ブロックＢＳの４つのメモリセルＭＳが列方向（Ｘ軸方向）に配置されている。なお、図面表記の便宜上、図２９では、図３０中の破線で囲んだ部分を長方形の実線で示している。
【０２０３】
これらのブロックＢＳのｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のゲートが、各行毎に、各々が各行に対応した複数の読み出し選択線１３２で共通に接続されている。すなわち、前記読み出し選択線１３２−１〜１３２−４が、各行毎に共通に接続され、それぞれ読み出し選択線１３２となっている。図２９では、読み出し選択線１３２が途中で途切れているように表記しているが、実際には連続している。この読み出し選択線１３２は、実際には、図３３中のｐ−ＭＯＳＦＥＴＳ１〜Ｓ４のゲート１４３がそのままＹ軸方向に連続して延びることにより、構成されている。図２９に示すように、各読み出し選択線１３２は、後述する読み出し用行デコーダ１４１に接続されている。
【０２０４】
また、各ブロックＢＳに接続されている読み出し線１３１は、図２９に示すように、各列ごとに共通に接続されている。各読み出し線１３１のブロックＢＳとは反対側の端部は、後述するセンスアンプ１４３に接続されている。
【０２０５】
各ブロックに接続されている読み出し選択線１３４は、各列毎に共通に接続されている。各読み出し選択線１３４は、後述する読み出し用列デコーダ１４２に接続されている。
【０２０６】
図２９に示すように、本実施の形態によるメモリ装置は、読み出し用行デコーダ１４１と、読み出し用列デコーダ１４２と、センスアンプ１４３と、データ制御回路１４４と、出力データ用のＩ／Ｏバッファ１４５とを備えている。なお、データ読み出しに関する構成の一部として前述した、コマンドデコーダ１１１、制御ロジック部１１２、アドレスバッファ１１３及びクロックジェネレータ１１４は、読み出し動作にも関与するので、図２９にも示している。
【０２０７】
アドレスバッファ１１３は、制御ロジック部１１２の制御下で、外部からのアドレスデータ（データの格納場所を示すデータ）を受け、そのアドレスデータを行方向アドレスと列方向アドレスとに分け、データ読み出し時には、各方向のアドレスをそれぞれ読み出し用行デコーダ１４１及び読み出し用列デコーダ１４２に供給する。
【０２０８】
読み出し用行デコーダ１４１は、アドレスバッファ１１３から供給されたアドレスに応じて各行の読み出し選択線１３２にＬ信号又はＨ信号を与えて、読み出すべきメモリセルＭＳの行を選択する。
【０２０９】
読み出し用列デコーダ１４２は、アドレスバッファ１１３から供給されたアドレスに応じて各列の読み出し選択線１３４にＬ信号又はＨ信号を与えて、読み出すべきメモリセルＭＳの列を選択する。
【０２１０】
センスアンプ１４３は、読み出し線１３１から得られるセンス電流を増幅する。データ制御回路１４４は、増幅されたセンス電流を論理電圧に変換し、読み出しデータとしてＩ／Ｏバッファ１４５に書き込む。
【０２１１】
Ｉ／Ｏバッファ１４５は、制御ロジック部１１２による制御下で、データ制御回路１４４により書き込まれたデータを一時的に蓄積して適切なタイミングで外部に出力する。
【０２１２】
以上説明した各部の動作によって、外部からのコマンドによりデータ読み出しが指令されると、外部からのアドレスデータに応じたメモリセルＭＳに格納されたデータがセンス電流として読み出され、これがデータに変換されて外部に出力される。
【０２１３】
１つずつのメモリセルＭＳからのデータを順次読み出してもよいが、１本の読み出し選択線１３２に対し、交差する複数の読み出し選択線１３４上のデータを、同時にアクセスして複数のメモリセルＭＳのデータを取り出すことも可能である。
【０２１４】
なお、図面には示していないが、図２９及び図３１中の前述した各要素も、図３３に示す基板１４１上に搭載されている。
【０２１５】
本実施の形態では、メモリセルＭＳとして、前述した第１の実施の形態によるＴＭＲ素子１１が用いられている。ＴＭＲ素子１１では、電圧バイアス特性に起因するＭＲ比の低下が少なくなり、ＴＭＲ素子１１のＭＲ比が向上する。このため、本実施の形態によれば、読み出し信号のＳＮ比が向上し、データ読み出しの信頼性を高めることができる。
【０２１６】
また、本実施の形態では、図３３に示すように、メモリセルＭＳとして用いられているＴＭＲ素子１１は、電流入出力端が両方とも基板１４１側となっているので、接続ビア１４５の高さは低くてすみ、接続ビアが跨る層数が少なくてすむ。この点は、接続ビア１４５と図４１中のビアＶＵ１，ＶＵ２，ＶＵ３とを比較されたい。したがって、本実施の形態によれば、多くの層数に跨るようなビアを形成する必要がないので、製造プロセスが簡単となる。
【０２１７】
また、本実施の形態によれば、前述したように、書き込み線１０１と書き込み線１０２とが電気的に絶縁された状態となっている。これに対して、前述した図３９に示す第１の従来例の場合、上部導体配線１と下部導体配線２とがＴＭＲ素子３を介して電気的に接続した状態となっているため、上部導体配線１と下部導体配線２との間で微小な電圧が生じた場合、その間に存在するＴＭＲ素子３を介して微小電流が流れていた。更に、メモリセルは数万個以上を組み合わせてメモリ装置を構成するため、前記微小電流が大きなものとなり、これにより、メモリセルの場所によって書き込むための電流値が異なった値になってしまう場合がある。しかし、本実施の形態では、書き込み線１０１，１０２間が絶縁されているので、常に等しい書き込み用の電流を各メモリセルに供給することができる。
【０２１８】
また、ＴＭＲのＭＲ検出用の電流はデータ書き込み用の電流（フリー層上に配線され、その電流磁場によりフリー層の磁化方向を変化させることになる。）とは無関係に流すことができるので、本発明のＴＭＲ素子でＭＲＡＭを構成した場合、データの書き込み動作及び読み出し操作を同時に行うことができ、メモリ動作の効率化が可能となる。
【０２１９】
更に、本実施の形態では、メモリセルＭＳの上側に書き込み線１０１，１０２を配置しているので、ＩＣ基板上に最初に形成されるのがＴＭＲ素子となる。一般的にＴＭＲの形成にはその下地の平面度が極めて高い必要がある。なぜならば、ＴＭＲ層の特にトンネルバリア層は１０ｎｍ程度乃至はそれ以下のレベルとなるため均一に成形するのに困難が伴うからである。そのため、その下地についてはＣＭＰ等を使ってラフネスを１ｎｍ程度の平坦度にする必要がある。しかし、従来の形態のように、下地に導体パターン（１００ｎｍオーダー）等があると、凹凸が激しく存在することになるため、その凹凸を平坦化するのは非常に手間と多くの処理が必要となる。しかし、最下層が既に十分平坦化されている面或いは凹凸が少ない面であれば、容易に極めて高い平坦度の面を形成し易くなる。よってＴＭＲ素子成形プロセスに関しても容易にすることができる。
【０２２０】
本実施の形態では、メモリセルＭＳとして、前記第１の実施の形態によるＴＭＲ素子１１が用いられている。しかしながら、本発明では、本実施の形態と同様のメモリ装置において、メモリセルＭＳとして、前述した他の実施の形態によるＴＭＲ素子３１，４１，５１，６１，７１，８１を用いてもよい。特に、メモリセルＭＳとして、ＴＭＲ素子１１に代えてＴＭＲ素子７１，８１を用いる場合、本実施の形態によるメモリ装置をほとんど修正しなくてすみ、しかも、本実施の形態の利点を全て得ることができる。
【０２２１】
［第１０の実施の形態］
【０２２２】
図３４は、本発明の第１０の実施の形態によるメモリ装置の要部を示す概略斜視図であり、図３２に対応している。図３４中のＭ−Ｍ’線に沿った概略断面図は、図３３と同様になる。図３５は、図３４中の１つのメモリセルＭＳ付近を拡大した概略斜視図である。図３６は、図３５中のＮ−Ｎ’線に沿った概略断面図である。
【０２２３】
本実施の形態が前記第９の実施の形態と異なる所は、書き込み線１０１，１０２が生ずる合成電流磁場を、書き込み線１０１，１０２の交差部の四隅付近においてメモリセルＭＳのフリー層へ案内する磁路形成層１５１が、追加されている点と、メモリセルＭＳのフリー層と書き込み線１０１との間に絶縁層が設けられていない点のみである。
【０２２４】
磁路形成層１５１は、書き込み線１０１，１０２の交差点上付近において、書き込み線１０１，１０２に対して上方から設けられ、磁気ヨークを構成している。磁路形成層１５１は書き込み線１０１，１０２の交差部の四隅でフリー層と接続されている。なお、図３６において、１５２は絶縁層である。
【０２２５】
本実施の形態によれば、磁路形成層１５１によって、書き込み線１０１，１０２が形成する電流磁場を効率的にメモリセルＭＳ（ＴＭＲ素子１１）のフリー層に与えることができる。そのため、磁路形成層１５１がないときに比べ、書き込み線１０１，１０２に流す電流を小さくすることができ、データ書き込み時の省電流化が可能となる。また、外部からの磁気的影響に対して磁気シールド効果を有する。
【０２２６】
更に、直交する書き込み線１０１，１０２の４つの隅で磁路形成層１５１とフリー層とを接続したので、書き込み線１０１，１０２により形成される合成電流磁場でその合成磁場が略４５度程度に来たときのみ書き換えに有効な磁場がフリー層に侵入するため、磁化方向を書き換えることが可能になる。また、従来の電流磁場が空間に形成される構造では、ワード線又はビット線の一方のみによるデータ書き込み線の電流磁場によりＴＭＲ素子のフリー層の磁化方向を変えてしまうエラー（半書き込み）に対しても、一方の線単独に形成される電流磁場の方向（線に対して垂直方向）に対して前記磁気ヨークは閉磁路構造にはなっていないことから、フリー層の磁化方向を変えるにいたる磁場には達しないため、このようなエラーに対するマージンが大きくなる。
【０２２７】
なお、本実施の形態では、各メモリセルＭＳの上部に形成した磁路形成層１５１は、各セル毎に分離されて形成されているが、フェライト等の酸化物磁性材料をスパッタ及び湿式メッキで付着させた場合は、個別のパターンにする必要はなく、ＴＭＲ素子が形成された領域に一面に付着された状態であってもよい。
【０２２８】
［他の実施の形態］
【０２２９】
本発明による磁気抵抗効果素子は、例えば、前記第１乃至第７の実施の形態によるＴＭＲ素子１１，３１，４１，５１，６１，７１，８１は、メモリ装置に用いることができるのみならず、磁気センサフリー層側等から低磁場を検出する素子（センサー素子）としての利用が可能である。この場合、フリー層の材料して、軟磁性材料を使用することが好ましい。
【０２３０】
この時、フリー層側には変化する磁場を検出し、２つのピンド層間に定電流を流すことにより、図３７に示す回路又は図３８に示す回路により磁場を電圧変化として検出することができる。図３７及び図３８において、２００は本発明による磁気抵抗効果素子、２０１は抵抗、２０２は変圧器、２０３は定電流源である。
【０２３１】
従って、磁気センサー素子としても応用が可能である。この場合においても、検出された信号を増幅するためのＩＣ上に本発明の磁気抵抗素子を形成することが可能であり、同様な効果を得ることができる。
【０２３２】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。例えば、本発明による磁気抵抗効果素子は、ＨＤＤ等の磁気ヘッドにおいて用いることができる。
【０２３３】
【発明の効果】
以上説明したように、本発明によれば、電圧バイアス特性に起因するＭＲ比の低下を改善することができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することができる。
【０２３４】
また、本発明によれば、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図２】図１中のＡ−Ａ’矢視図である。
【図３】図１に示すＴＭＲ素子の磁化方向の一例を示す図である。
【図４】図１に示すＴＭＲ素子の等価回路図である。
【図５】第１の実施の形態の変形例によるＴＭＲ素子を示す平面図である。
【図６】図５に示すＴＭＲ素子の磁化方向の一例を示す図である。
【図７】図１に示すＴＭＲ素子の製造方法の各工程を示す概略断面図である。
【図８】本発明の第２の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図９】図８中のＢ−Ｂ’矢視図である。
【図１０】本発明の第３の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１１】図１０中のＣ−Ｃ’矢視図である。
【図１２】図１０に示すＴＭＲ素子の製造方法の各工程を示す概略断面図である。
【図１３】本発明の第４の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１４】図１３中のＤ−Ｄ’矢視図である。
【図１５】本発明の第５の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１６】図１５中のＥ−Ｅ’矢視図である。
【図１７】図１５に示すＴＭＲ素子の等価回路図である。
【図１８】本発明の第６の実施の形態によるＴＭＲ素子を示す概略断面図である。
【図１９】図１８中のＦ−Ｆ’矢視図である。
【図２０】図１８に示すＴＭＲ素子の等価回路図である。
【図２１】本発明の第７の実施の形態によるＴＭＲ素子を示す概略平面図である。
【図２２】図２１中のＧ−Ｇ’線に沿った概略断面である。
【図２３】図２１中のＨ−Ｈ’線に沿った概略断面である。
【図２４】図２１中のＪ−Ｊ’線に沿った概略断面である。
【図２５】図２１中のＫ−Ｋ’線に沿った概略断面である。
【図２６】本発明の第８の実施の形態によるメモリセルと書き込み線との関係を示す概略断面図である。
【図２７】第８の実施の形態の変形例を示す概略断面図である。
【図２８】第８の実施の形態の他の変形例を示す概略断面図である。
【図２９】本発明の第９の実施の形態によるメモリ装置のデータ読み出しに関する構成を示す概略構成図である。
【図３０】本発明の第９の実施の形態によるメモリ装置のデータ読み出し回路を構成する基本単位となる１つのブロックを示す回路図である。
【図３１】本発明の第９の実施の形態によるメモリ装置のデータ書き込みに関する構成を示す図である。
【図３２】本発明の第９の実施の形態によるメモリ装置におけるメモリセルと書き込み線との位置関係を模式的に示す概略斜視図である。
【図３３】図３２中のＬ−Ｌ’線に沿った概略断面図である。
【図３４】本発明の第１０の実施の形態によるメモリ装置の要部を示す概略斜視図である。
【図３５】図３４中の１つのメモリセル付近を拡大した概略斜視図である。
【図３６】図３５中のＮ−Ｎ’線に沿った概略断面図である。
【図３７】本発明の他の実施の形態による装置を示す回路図である。
【図３８】本発明の更に他の実施の形態による装置を示す回路図である。
【図３９】第１の従来例のＭＲＡＭの１つのメモリセルの付近を示す概略断面図である。
【図４０】第２の従来例のＭＲＡＭの読み出し回路を示す回路図である。
【図４１】第２の従来例のＭＲＡＭの構造を示す断面図である。
【符号の説明】
１１，３１，４１，５１，６１，７１，８１ ＴＭＲ素子
１２ａ，１２ｂ ピン層
１３ａ，１３ｂ ピンド層
１４ａ，１４ｂ トンネルバリア層
１５ａ，１５ｂ フリー層
Claims (13)
- 基体の一方の面側に積層されかつ互いに対して積層面に沿った方向に配置された複数の磁気抵抗効果素子部を備えた磁気抵抗効果素子を含みデータを記憶するメモリセルと、
前記磁気抵抗効果素子の前記基体とは反対の側に配置され、前記積層面に沿った互いに異なる方向に延びて前記磁気抵抗効果素子の付近で互いに交差する２本の書き込み線と、
前記２本の書き込み線の交差部を覆う磁路形成層と、
を備えたメモリ装置であって、
前記各磁気抵抗効果素子部は電気的に直列接続されて電気的な直列接続体を構成し、
前記直列接続体の両端は、磁気抵抗変化を検出するためのセンス電流が、前記直列接続体の一端から流入して前記各磁気抵抗効果素子部の磁気抵抗変化に有効な有効領域を積層面を貫く方向に順次経由して前記直列接続体の他端から流出するように、センス電流供給部と電気的に接続され、
前記各磁気抵抗効果素子部は、磁化方向が外部磁場によって変化する第１の磁性層と、磁化方向が一定方向に固定された第２の磁性層とを含み、
前記各磁気抵抗効果素子部の前記第１の磁性層は、前記第２の磁性層の前記基体とは反対側に配置され、
前記２本の書き込み線は、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第１の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第２の状態とに、切り替える磁場を、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部に与え、
前記２本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられ、
前記磁路形成層は、前記２本の書き込み線が生ずる合成磁場を、前記２本の書き込み線の前記交差部の四隅付近において前記第１の磁性層へ案内することを特徴とするメモリ装置。 - 前記各磁気抵抗効果素子部は、同一の層構造を持つことを特徴とする請求項１記載のメモリ装置。
- 前記センス電流は、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部において、前記有効領域を互いに逆向きに流れることを特徴とする請求項１又は２記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部を構成する少なくとも１つの層と他方の磁気抵抗効果素子部を構成する対応する層とが、それぞれ同一材料で一体に形成されることにより、行われたことを特徴とする請求項１乃至３のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部の数は偶数であることを特徴とする請求項１乃至４のいずれかに記載のメモリ装置。
- 前記直列接続体の前記一端は、１つの磁気抵抗効果素子部の前記基体側の層であり、
前記直列接続体の前記他端は、他の１つの磁気抵抗効果素子部の前記基体側の層であることを特徴とする請求項５記載のメモリ装置。 - 前記各磁気抵抗効果素子部は、前記第１及び第２の磁性層の間に挟まれたトンネルバリア層を含むことを特徴とする請求項１乃至６のいずれかに記載のメモリ装置。
- 前記各磁気抵抗効果素子部は、前記第１及び第２の磁性層の間に挟まれた非磁性金属層を含むことを特徴とする請求項１乃至６のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第１の磁性層と他方の磁気抵抗効果素子部の前記第１の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたことを特徴とする請求項１乃至８のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第２の磁性層と他方の磁気抵抗効果素子部の前記第２の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたことを特徴とする請求項１乃至８のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部の前記第２の磁性層の磁化方向が同一であることを特徴とする請求項１乃至１０のいずれかに記載のメモリ装置。
- 前記各磁気抵抗効果素子部の前記第１の磁性層が軟磁性材料で構成されたことを特徴とする請求項１乃至１１のいずれかに記載のメモリ装置。
- 前記２本の書き込み線は、互いに電気的に絶縁されたことを特徴とする請求項１乃至１２のいずれかに記載のメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002380721A JP4576791B2 (ja) | 2002-12-27 | 2002-12-27 | メモリ装置 |
| US10/743,129 US7068530B2 (en) | 2002-12-27 | 2003-12-23 | Magnetoresistive effect element and memory device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002380721A JP4576791B2 (ja) | 2002-12-27 | 2002-12-27 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004214346A JP2004214346A (ja) | 2004-07-29 |
| JP4576791B2 true JP4576791B2 (ja) | 2010-11-10 |
Family
ID=32816863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002380721A Expired - Fee Related JP4576791B2 (ja) | 2002-12-27 | 2002-12-27 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4576791B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339286A (ja) * | 2005-05-31 | 2006-12-14 | Tdk Corp | 磁気メモリ及びその製造方法 |
| JP2011103336A (ja) * | 2009-11-10 | 2011-05-26 | Denso Corp | 磁気抵抗効果素子およびそれを用いたセンサ |
| US8063460B2 (en) * | 2009-12-18 | 2011-11-22 | Intel Corporation | Spin torque magnetic integrated circuits and devices therefor |
| JP5630247B2 (ja) * | 2010-12-01 | 2014-11-26 | 株式会社デンソー | 回転角センサ |
| US8796794B2 (en) | 2010-12-17 | 2014-08-05 | Intel Corporation | Write current reduction in spin transfer torque memory devices |
| JP6484940B2 (ja) * | 2014-07-15 | 2019-03-20 | 株式会社リコー | 磁気抵抗素子、磁気センサ及び電流センサ |
| CN107078149B (zh) * | 2014-10-03 | 2019-02-15 | 克罗科斯科技公司 | 用于基于mram的磁性设备的电气互连设备 |
| US10830840B2 (en) * | 2015-12-28 | 2020-11-10 | Konica Minolta, Inc. | Magnetic sensor, sensor unit, magnetic detection device, and magnetic measurement device |
| JP6594806B2 (ja) * | 2016-03-11 | 2019-10-23 | 旭化成エレクトロニクス株式会社 | 磁気センサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118306A (ja) * | 2000-10-05 | 2002-04-19 | Matsushita Electric Ind Co Ltd | 磁気抵抗素子および多素子型磁気抵抗素子 |
| WO2002058166A1 (fr) * | 2001-01-19 | 2002-07-25 | Matsushita Electric Industrial Co., Ltd. | Element de stockage magnetique, procede de production et procede de commande et reseau de memoire |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3450657B2 (ja) * | 1997-07-16 | 2003-09-29 | 株式会社東芝 | 半導体記憶装置 |
| JPH1197762A (ja) * | 1997-09-17 | 1999-04-09 | Sumitomo Metal Ind Ltd | 磁気抵抗効果素子 |
-
2002
- 2002-12-27 JP JP2002380721A patent/JP4576791B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118306A (ja) * | 2000-10-05 | 2002-04-19 | Matsushita Electric Ind Co Ltd | 磁気抵抗素子および多素子型磁気抵抗素子 |
| WO2002058166A1 (fr) * | 2001-01-19 | 2002-07-25 | Matsushita Electric Industrial Co., Ltd. | Element de stockage magnetique, procede de production et procede de commande et reseau de memoire |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004214346A (ja) | 2004-07-29 |
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| JP2004213744A (ja) | メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100809 |
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Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
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