JP4576791B2 - メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、磁気抵抗効果素子及びこれを用いたメモリ装置に関するものである。
【0002】
【従来の技術】
磁気抵抗効果素子は、例えば、MRAM(磁気ランダムアクセスメモリ)等のメモリ装置、ハードディスクドライブ(HDD)の磁気ヘッド、磁気センサなどの、種々の用途に用いられている。このような磁気抵抗効果素子のうち、積層面と垂直な方向にセンス電流を流す磁気抵抗効果素子の一つであるTMR素子(トンネル磁気効果素子)は、MR比(磁気抵抗比)が高いことから、種々の用途で用いられるようになってきている。
【0003】
また、MRAMは、不揮発性であり、従来より使用されているDRAM(ダイナミックランダムアクセスメモリ)の一つの欠点である揮発性を解決できることから、その研究が進められている。
【0004】
ここで、TMR素子を用いたMRAMの2つの従来例について、図面を参照して説明する。
【0005】
まず、第1の従来例について、図39を参照して説明する。図39は、第1の従来例のMRAMの1つのメモリセルの付近を示す概略断面図である。このMRAMでは、図39中の左右方向に延在し図39中の紙面に垂直な方向に間隔をあけて配置された複数の上部導体配線1と、図39中の紙面に垂直な方向に延在し図39中の左右方向に間隔をあけて配置された複数の下部導体配線2とを、有している。これらの配線1,2の交差点にメモリセルとしてのTMR素子3がそれぞれ配置されている。TMR素子3は、絶縁層からなるトンネルバリア層4と、これを挟む2つの磁性層5,6と、反強磁性層からなるピン層7とから構成されている。ピン層7によって下側の磁性層6の磁化方向が固定され、磁性層6がピンド層となっている。一方、上側の磁性層5は、外部磁場によって変化するフリー層となっている。上側の磁性層5は上部導体配線1に電気的に接続され、ピン層7は下部導体配線2に電気的に接続されている。
【0006】
この第1の従来例では、1つのメモリセルは、1つのTMR素子3で構成されている。そして、TMR素子3は、トンネルバリア層4とこれを挟む2つの磁性層との重なり領域(トンネル接合領域)は1つしか有していない。
【0007】
TMR素子3にデータを書き込む際には、当該TMR素子3に接続された上部導体配線1及び下部導体配線2に電流を流すことで生ずる両者の合成電流磁場によって、フリー層5の磁化の向きを設定する。配線1,2のうちの一方の電流方向を変えることで、フリー層5の磁化の向きを、ピンド層6の磁化の向きに対して平行・反平行に切り替えることができる。
【0008】
TMR素子3は、磁性層5,6の磁化の方向が平行(同一)の場合、磁性層5,6の一方からトンネルバリア層53を介して他方へ流れる電流の抵抗値は低く(R)なり、反平行の場合はそれが高くなる(R+ΔR)性質を持つ。したがって、「0」、「1」(又はその逆)のデータを、抵抗値R、及びR+ΔRにそれぞれに対応させて、記憶させることができる。なお、このときのΔR/RがTMR素子3のMR比となる。データの読み出し時には、上部配線層1→各層5,4,6,7→下部配線層2の経路(又は逆の経路)で電流(センス電流)を流し、この電流に基づいて前記抵抗値の大小を検出することで、TMR素子3に書き込まれたデータを読み出す。
【0009】
以上の説明からわかるように、データの書き込み時のみならずデータの読み出し時にも、複数の上部導体配線1のうちの1本を選択するともに前記複数の下部導体配線3のうちの1本を選択することで特定のTMR素子3(メモリセル)が選択され、選択されたTMR素子3に対してデータの読み出し/書き込みが行われる。
【0010】
なお、図39において、層8は、前記書き込み及び読み出しを行うための回路を半導体基板9と共に形成する回路素子構成部分や配線等を含んでいるが、その詳細な図示は省略する。TMR素子3及び導体配線1,2は、半導体基板9及び層8上に形成されている。半導体基板9及び層8は、全体として、いわゆるIC基板に相当する。
【0011】
以上説明した第1の従来例に相当するMRAMが、特許文献1に開示されている。
【0012】
次に、第2の従来例のMRAMについて、図40及び図41を参照して説明する。図40は第2の従来例のMRAMの読み出し回路を示す回路図、図41はその構造を示す断面図である。この第2の従来例は、特許文献2に開示されたMRAMである。このMRAM100では、各メモリセルとして1個ずつのTMR素子が用いられ、TMR素子(トンネル接合を有する磁気積層体)MS0〜MS3が電気的に直列に接続され、各TMR素子MS0〜MS3にそれぞれトランジスタX0〜X3がビアVU1,VL1,VU2,VL2,VU3を介して電気的に接続されている。TMR素子MS0〜MS3の直列接続の一端はスイッチS1を介してビット線BLに接続され、その他端は接地されている。なお、図41において、108,110,112,114,116,118はスイッチS1,トランジスタX3〜X1を構成するソース/ドレイン領域(+n領域)、PCはスイッチS1,トランジスタX3〜X1を構成するゲートである。また、120,122,124,126,128は金属板である。
【0013】
この第2の従来例も前記第1の従来例と基本的にデータの読み書きの原理は同様であるが、第2の従来例では、データの書き込みは、TMR素子MS0〜MS3に対して共通してこれらの上方に配置されたビット線BLと、TMR素子MS0〜MS3に対して1対1にその下方に設けられたワード線WLとの、合成電流磁場によって行われる。一方、データの読み出しは、トランジスタX0〜X3のうちの1つのみを選択的にオフするとともに残りをオンにし、スイッチS1をオンすることで、選択的にオフにしたトランジスタに対応するTMR素子が選択され、このTMR素子からの電流が出力されることにより、行われる。
【0014】
この第2の従来例も、前記第1の従来例と同様に、1つのメモリセルが1つのTMR素子で構成されている。そして、各TMR素子は、トンネルバリア層とこれを挟む2つの磁性層との重なり領域(トンネル接合領域)は1つしか有していない。
【0015】
前記第2の従来例では、前記第1の従来例に比べて、メモリの高容量化の点で優れている。すなわち、前記第1の従来例のメモリ装置の構造は一般的にNOR型回路といわれ、メモリの高速動作に適した回路構成と言われる。しかし、欠点として配線が複雑になるため、メモリ容量の高容量化に対しては適した構造ではない。個々のアドレスを指定する事になるのでアドレス制御線が多数必要となり、またその指定の仕方が複雑化する欠点がある。一方、前記第2の従来例では、読み出し回路に、前述した回路構成が採用されており、いわゆるNAND型回路が採用されている。したがって、トランジスタX0〜X3のドレイン/ソースを共用させることにより、トランジスタ間の配線に関して特別な導体パターンによる配線が必要なくなり、トランジスタの配置密度を向上させることができ、ひいては、メモリ容量の高容量化を図ることができるのである。
【0016】
【特許文献1】
特開2002−249565号公報
【特許文献2】
米国特許出願公開第2002/0097598号明細書
【0017】
【発明が解決しようとする課題】
しかし、前記第1及び第2の従来例で採用されているような一般的なTMR素子では、TMR素子が有する電圧バイアス特性に起因して実際に得られるMR比が低下してしまうという欠点があった。この点について説明する。
【0018】
TMR素子はデータを読み出したりその他の磁気検出を行ったりする際、TMR素子の2つの磁性層(トンネルバリア層を挟んでいる2つの磁性層)の間にセンス電流を流す必要がある。そのため、この電流を流すための前記2つの磁性層の間に電圧を印加する。しかしながら、一般的にTMR素子の磁気抵抗の変化率(MR比=ΔR/R)は50%以下であって、必ずしも高くなく、その上、TMR素子は、積層方向に電流を流すために印加する電圧が大きくなるとMR比が低下する性質(電圧バイアス特性)を有する。その変化は、TMR素子の構成にもよるが、例えば印加電圧が0.5V程度に大きくなると、既にMR比が約半分以下になってしまう。
【0019】
したがって、前記第1及び第2の従来例では、読み出し信号のSN比が低下し、データ読み出しの信頼性を必ずしも十分に高めることができなかった。
【0020】
MR比の向上は、TMR素子がMRAMで用いられる場合のみならず、TMR素子が磁気ヘッドや磁気センサ等において用いられる場合においても、最重要課題である。
【0021】
また、前記第2の従来例の場合、読み出し回路にNAND回路を採用する上で、TMR素子の入出力端(センス電流の流入端と流出端)の両方を基板側に電気的に接続することが不可欠である。前記第2の従来例では、TMR素子MS0〜MS3の基板側の端部をビアVL1,VL2を用いて基板に接続し、TMR素子MS0〜MS3の基板と反対側の端部をビアVU1,VU2,VU3を用いて基板に接続している。ところが、TMR素子のトンネル接合領域には積層面と垂直にセンス電流を流さなければならないことから、TMR素子MS0〜MS3の一方の端部は他方の端部に対して基板から離れざるを得ない。したがって、ビアVU1,VU2,VU3は、ビアVL1,VL2に比べて、高さが高くなりより多くの層数を跨るように形成しなければならない。しかし、多くの層数に跨るようなビアを形成することは、製造プロセス上困難となってしまう。
【0022】
このように、前記第2の従来例ではメモリ容量の高容量化に適したものでありながら、製造プロセスを簡単にすることができない。
【0023】
ここでは、前記第2の従来例を例に挙げて説明したが、積層面と垂直にセンス電流を流す磁気抵抗効果素子を用いる種々の用途においても、当該磁気抵抗効果素子の入出力端を基板側に接続する必要があることは、しばしばある。このような場合、前記第2の従来例と同様の理由で、製造プロセスを簡単にすることができない。
【0024】
本発明は、このような事情に鑑みてなされたもので、電圧バイアス特性に起因するMR比の低下を改善することができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することを目的とする。
【0025】
また、本発明は、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
前記課題を解決するため、本発明の第1の態様による磁気抵抗効果素子は、基体の一方の面側に積層されかつ互いに対して積層面に沿った方向に配置された複数の磁気抵抗効果素子部を備え、前記各磁気抵抗効果素子部が電気的に直列接続されて電気的な直列接続体を構成し、前記直列接続体の両端は、磁気抵抗変化を検出するためのセンス電流が、前記直列接続体の一端から流入して前記各磁気抵抗効果素子部の磁気抵抗変化に有効な有効領域を積層面を貫く方向に順次経由して前記直列接続体の他端から流出するように、センス電流供給部と電気的に接続されるものである。
【0027】
この第1の態様では、前記複数の磁気抵抗効果素子部がそれぞれ従来の一般的な磁気抵抗効果素子に相当するが、これらが直列接続されている。したがって、印加電圧が個々の磁気抵抗効果素子部に対して分圧として印加されるので、個々の磁気抵抗効果素子部に掛かる電圧が小さくなる。このため、電圧バイアス特性に起因するMR比の低下が少なくなり、MR比が向上する。
【0028】
ところで、個々の磁気抵抗効果素子部を直列接続する別の手法として、複数の磁気抵抗効果素子部を積み上げることが考えられる。しかしながら、この場合には、製造時に、個々の磁気抵抗効果素子部の成膜をその数だけ繰り返さなければならない。このため、製造に著しく手数を要するとともに歩留りが低下し、コストが増大する。例えば、磁気抵抗効果素子部がTMR素子部である場合、トンネルバリア層は非常に薄くわずかな製造条件の違いで所望の特性が得られなくなってしまい、そのトンネルバリア層の成膜は非常に困難である。このようなトンネルバリア層の成膜を複数回繰り返さなければならないとすれば、製造が著しく困難になるとともに歩留りが大幅に低下することは、避けられない。
【0029】
これに対し、前記第1の態様では、前記複数の磁気抵抗効果素子部は、互いに対して積層面に沿った方向に配置されているので、各磁気抵抗効果素子部の層を一括して同時に成膜することができ、製造が容易で歩留りも低下しない。
【0030】
本発明の第2の態様による磁気抵抗効果素子は、前記第1の態様において、前記各磁気抵抗効果素子部は、同一の層構造を持つものである。
【0031】
この第2の態様によれば、各磁気抵抗効果素子部が同一の層構造を持つので、各磁気抵抗効果素子部の層を一括して同時に成膜することができ、製造が容易となる。
【0032】
本発明の第3の態様による磁気抵抗効果素子は、前記第1又は第2の態様において、前記センス電流は、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部において、前記有効領域を互いに逆向きに流れるものである。
【0033】
前記第1及び第2の態様では、前記一対の磁気抵抗効果素子部においてセンス電流が同じ向きに流れるようにすることも可能である。しかしながら、前記第3の態様のように逆向きに流れるようにすれば、前記一対の磁気抵抗効果素子部の同じ側同士を電気的に接続すればよい。このため、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【0034】
本発明の第4の態様による磁気抵抗効果素子は、前記第1乃至第3のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部を構成する少なくとも1つの層と他方の磁気抵抗効果素子部を構成する対応する層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【0035】
この第4の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【0036】
本発明の第5の態様による磁気抵抗効果素子は、前記第1乃至第4のいずれかの態様において、前記複数の磁気抵抗効果素子部の数は偶数であるものである。
【0037】
この第5の態様によれば、前記複数の磁気抵抗効果素子部の数が偶数であるので、当該磁気抵抗効果素子の入出力端(前記直列接続体の一端と他端)を同じ側に配置することができる。したがって、磁気抵抗効果素子の入出力端を両方とも同じ側に電気的に接続する必要がある場合、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【0038】
本発明の第6の態様による磁気抵抗効果素子は、前記第5の態様において、前記直列接続体の前記一端は、1つの磁気抵抗効果素子部の前記基体側の層であり、前記直列接続体の前記他端は、他の1つの磁気抵抗効果素子部の前記基体側の層であるものである。
【0039】
この第6の態様によれば、当該磁気抵抗効果素子の入出力端(前記直列接続体の一端と他端)が両方とも、前記基体側に位置する。したがって、磁気抵抗効果素子の入出力端を両方とも基体側に電気的に接続する必要がある場合、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【0040】
本発明の第7の態様による磁気抵抗効果素子は、前記第1乃至第6のいずれかの態様において、前記各磁気抵抗効果素子部は、第1及び第2の磁性層を含むものである。
【0041】
本発明の第8の態様による磁気抵抗効果素子は、前記第7の態様において、前記各磁気抵抗効果素子部は、前記第1及び第2の磁性層の間に挟まれたトンネルバリア層を含むものである。この第8の態様は、前記各磁気抵抗効果素子部をTMR素子部とした例である。
【0042】
本発明の第9の態様による磁気抵抗効果素子は、前記第7の態様において、前記各磁気抵抗効果素子部は、前記第1及び第2の磁性層の間に挟まれた非磁性金属層を含むものである。この第9の態様は、前記各磁気抵抗効果素子部を、センス電流を積層面に対して略垂直に流すGMR(Giant Magneto-Resistive)素子部とした例である。
【0043】
本発明の第10の態様による磁気抵抗効果素子は、前記第7乃至第9のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第1の磁性層と他方の磁気抵抗効果素子部の前記第1の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【0044】
この第10の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【0045】
本発明の第11の態様による磁気抵抗効果素子は、前記第7乃至第10のいずれかの態様において、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第2の磁性層と他方の磁気抵抗効果素子部の前記第2の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたものである。
【0046】
この第11の態様のような構造を採用すると、複数の磁気抵抗効果素子部の直列接続のための電気的な接続を容易に行うことができるので、好ましい。
【0047】
本発明の第12の態様による磁気抵抗効果素子は、前記第7乃至第11のいずれかの態様において、前記各磁気抵抗効果素子部の前記第1の磁性層は、磁化方向が外部磁場によって変化するフリー層であり、前記各磁気抵抗効果素子部の前記第2の磁性層は、磁化方向が一定方向に固定されたピンド層であるものである。
【0048】
この第12の態様のように、前記第1及び第2の磁性層をフリー層とピンド層にすることが一般的であるが、前記第7乃至第11の態様では、これに限定されない。
【0049】
本発明の第13の態様による磁気抵抗効果素子は、前記第12の態様において、前記複数の磁気抵抗効果素子部の前記第2の磁性層の磁化方向が同一であるものである。
【0050】
この第13の態様によれば、前記複数の磁気抵抗効果素子部の前記第2の磁性層の磁化方向が同一であるので、外部磁場が各フリー層へ同じように作用した場合に、適切に作動させることができる。
【0051】
本発明の第14の態様による磁気抵抗効果素子は、前記第12又は第13の態様において、前記各磁気抵抗効果素子部の前記第1の磁性層は、前記第2の磁性層の前記基体とは反対側に配置されたものである。
【0052】
この第14の態様によれば、外部磁場の作用を前記基体とは反対側から受ける場合、外部磁場をフリー層が感度良く受けることになるので、好ましい。
【0053】
本発明の第15の態様による磁気抵抗効果素子は、前記第12乃至第14のいずれかの態様において、前記各磁気抵抗効果素子部の前記第1の磁性層が軟磁性材料で構成されたものである。
【0054】
この第15の態様のようにフリー層を軟磁性材料で構成すると、フリー層の磁化方向が外部磁場の大きさに応じてアナログ的に変化し易くなる。このため、この第15の態様による磁気抵抗効果素子は、磁気センサ等に用いるのに最適である。もっとも、前記12乃至第14の態様では、フリー層を磁気的に比較的ハードな材料で構成してもよい。
【0055】
本発明の第16の態様によるメモリ装置は、データを記憶するメモリセルを備え、該メモリセルが前記第1乃至第14のいずれかの態様による磁気抵抗効果素子を含むものである。
【0056】
この第16の態様によれば、前記磁気抵抗効果素子の電圧バイアス特性に起因するMR比の低下が少なくなってMR比が向上するので、読み出し信号のSN比が向上する。このため、データ読み出しの信頼性が高まる。
【0057】
本発明の第17の態様によるメモリ装置は、前記第16の態様において、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第1の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第2の状態とに、切り替える磁場を与えるための、1本以上の書き込み線を備えたものである。
【0058】
この第17の態様によれば、前記第1の状態と前記第2の状態とに切り替えられるので、前記複数の磁気抵抗効果素子部を総合した全体としての磁気抵抗変化が大きくなる。このため、データ読み出しの信頼性がより高まる。
【0059】
本発明の第18の態様によるメモリ装置は、前記第17の態様において、前記1本以上の書き込み線の本数が2本であり、前記2本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられるものである。
【0060】
この第18の態様によれば、2本の書き込み線によって複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられるので、メモリセルをマトリクス状に配置する場合であっても、書き込み線の数を抑えることができるため、好ましい。
【0061】
本発明の第19の態様によるメモリ装置は、前記第14の態様による磁気抵抗効果素子を含みデータを記憶するメモリセルと、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第1の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第2の状態とに、切り替える磁場を与えるための、1本以上の書き込み線と、前記1本以上の書き込み線が生ずる磁場を前記フリー層へ案内する磁路形成層と、を備えたものである。
【0062】
この第19の態様によれば、書き込み線が生ずる磁場が磁路形成層によってフリー層へ効率良く与えられるので、書き込み線へ流す電流を抑えることができる。このため、書き込み線の断面積を小さくすることでより高容量化が可能となるとともに、消費電流を小さくすることができる。また、磁路形成層は、磁気シールドとしても作用するので、データ書き込み時のメモリセル同士の磁気的な影響を低減することができる。
【0063】
本発明の第20の態様によるメモリ装置は、前記第19の態様において、前記1本以上の書き込み線の本数が2本であり、前記2本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられ、前記2本の書き込み線が前記積層面に沿った互いに異なる方向に延びて互いに交差し、前記磁路形成層は、前記2本の書き込み線が生ずる合成磁場を、前記2本の書き込み線の交差部の四隅付近において前記フリー層へ案内するものである。
【0064】
この第20の態様によれば、前記磁路形成層が合成磁場を前記交差部の四隅付近においてフリー層へ案内するので、書き込みのために本来的に必要な磁場が効率良くフリー層へ与えられる。
【0065】
本発明の第21の態様によるメモリ装置は、前記第17乃至第20のいずれかの態様において、前記1本以上の書き込み線は、互いに電気的に絶縁されたものである。
【0066】
この第21の態様によれば、書き込み線が互いに電気的に絶縁されているので、目的のメモリセルに書き込みのための電流を安定して供給することができる。
【0067】
本発明の第22の態様によるメモリ装置は、前記第17乃至第21のいずれかの態様において、前記1本以上の書き込み線は、前記磁気抵抗効果素子の前記基体とは反対の側に配置されたものである。
【0068】
一般的に磁気抵抗効果素子の形成にはその下地の平面度が極めて高い必要がある。そのため、磁気抵抗効果素子の下地についてはCMP等を使って十分に平坦にする必要がある。ところが、書き込み線には書き込みのために比較的大きな電流を流す必要があることから、書き込み線の厚さは比較的厚い。このため、磁気抵抗効果素子の作製前に書き込み線を作製すると、磁気抵抗効果素子の下地の凹凸が大きくなり、その下地を十分に平坦にするためには、非常に手間と多くの処理が必要となる。これに対し、前記第22の態様によれば、書き込み線を作製する前に磁気抵抗効果素子を作製することができる。よって、磁気抵抗効果素子の作製の下地が既に十分に平坦化されているかあるいは凹凸の少ない面であるので、その下地を容易に極めて高い平坦度の面を形成し易くなる。よって、磁気抵抗効果素子形成プロセスに関しても容易にすることができる。
【0069】
本願明細書では、下記(1)〜(4)のメモリ装置も開示する。
【0070】
(1)電気的に直列に接続された複数のメモリセルと、前記各メモリセルに1つずつ並列接続された複数のスイッチング素子とを備え、
【0071】
前記各メモリセルが前記第1乃至第14のいずれかの態様による磁気抵抗効果素子で構成され、
【0072】
前記各スイッチング素子は、当該スイッチング素子の制御入力部に入力された信号に応じて、当該スイッチング素子が並列接続された前記磁気抵抗効果素子の前記直列接続体の前記一端と前記他端との間をオン・オフすることを特徴とするメモリ装置。
【0073】
(2)配列された複数のブロックを備え、
【0074】
前記各ブロックは、電気的に直列に接続された複数のメモリセルと、前記各メモリセルに1つずつ並列接続された複数のスイッチング素子とを含み、
【0075】
前記各メモリセルが前記第1乃至第14のいずれかの態様による磁気抵抗効果素子を含み、
【0076】
前記各スイッチング素子は、当該スイッチング素子の制御入力部に入力された信号に応じて、当該スイッチング素子が並列接続された前記磁気抵抗効果素子の前記直列接続体の前記一端と前記他端との間をオン・オフすることを特徴とするメモリ装置。
【0077】
(3)前記(2)のメモリ装置において、
【0078】
前記複数のブロックが行方向及び列方向に2次元マトリクス状に配置されるとともに、前記各ブロックの前記複数のメモリセルが列方向に配置され、
【0079】
前記複数のブロックの前記複数のスイッチング素子の前記制御入力部が、各行毎に、各々が各行に対応した複数の第1の読み出し選択線によって共通して接続され、
【0080】
前記各ブロックは、当該ブロックの前記複数のメモリセルの一方の直列接続端に接続された選択スイッチを含み、
【0081】
前記複数ブロックの前記複数のメモリセルの他方の直列接続端が、各列毎に、各々が各列に対応した複数の読み出し線によって共通して接続され、
【0082】
前記複数のブロックの前記選択スイッチの制御入力部が、各列毎に、各々が各列に対応した複数の第2の読み出し選択線によって共通して接続された、ことを特徴とするメモリ装置。
【0083】
(4)前記(1)〜(3)のいずれかのメモリ装置において、前記各スイッチング素子が電界効果トランジスタであるメモリ装置。
【0084】
【発明の実施の形態】
以下、本発明による磁気抵抗効果素子及びこれを用いたメモリ装置について、図面を参照して説明する。
【0085】
[第1の実施の形態]
【0086】
図1は、本発明の第1の実施の形態による磁気抵抗効果素子としてのTMR素子11を示す概略断面図である。図2は、図1中のA−A’矢視図である。理解を容易にするため、図1及び図2に示すように、互いに直交するX軸、Y軸及びZ軸を定義する(後述する図についても同様である。)。また、Z軸方向のうち矢印の向きを+Z方向又は+Z側、その反対の向きを−Z方向又は−Z側と呼び、X軸方向及びY軸方向についても同様とする。また、+Z方向を上、−Z方向を下と呼ぶ場合がある。XY平面が基板21の面と平行になっている。
【0087】
本実施の形態では、TMR素子11は、2つのTMR素子部11A,11Bを有し、これらが、基体としての半導体基板21上の層22の上にそれぞれ積層されている。TMR素子部11A,11Bは、互いに対してX軸方向(積層面に沿った方向)に配置されている。
【0088】
TMR素子部11Aは、下側から順に積層されたピン層12a、磁化方向がピン層12aにより固定されたピンド層(第2の磁性層)13a、トンネルバリア層14a及びフリー層(第1の磁性層)15aからなる積層体で構成されている。TMR素子部11BもTMR素子部11Aと同一の層構造を持ち、下側から順に積層されたピン層12b、磁化方向がピン層12bにより固定されたピンド層(第2の磁性層)13b、トンネルバリア層14b及びフリー層(第1の磁性層)15bからなる積層体で構成されている。
【0089】
ピン層12a,12bは、反強磁性層で構成され、例えば、PtMn、IrMn、RuRhMn、FeMn、NiMn、PdPtMn、RhMn又はCrMnPtなどのMn系合金で形成することが好ましい。ピンド層13a,13b及びフリー層14a,14bは、それぞれ強磁性層で構成され、例えば、Fe、Co、Ni、FeCo、NiFe、CoZrNb又はFeCoNiなどの材料で形成される。ピンド層13a,13bは、それぞれピン層12a,12bとの間の交換結合バイアス磁界によってその磁化方向が所定方向に固定されている。一方、フリー層15a,15bは、外部磁場に応答して磁化の向きが変わるようになっている。トンネルバリア層14a,14bは、絶縁層であり、例えば、Al2O3、NiO、GdO、MgO、Ta2O5、MoO2、TiO2又はWO2などの材料で形成される。
【0090】
なお、例えば、前記第1及び第2の磁性層13a,15aとして、特開平9−91949号公報に開示されているような保磁力差を与えたものを用いてもよい。磁性層13b,15bについても同様である。この場合、ピン層12a,12bは除去される。この点は、後述する各実施の形態についても同様である。
【0091】
本実施の形態では、図1及び図2に示すように、ピン層12a,12b間及びピンド層13a,13b間には、Y軸方向に延びた分離用の絶縁層16が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。なお、図面には示していないが、絶縁層16は、ピン層12a,12b及びピンド層13a,13bの周囲全体に渡って形成されている。一方、フリー層15a,15bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。これにより、TMR素子部11A,11Bは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層14a,14bは、それぞれ同一の材料で一体に形成され、1つの連続した同一層を構成している。
【0092】
本実施の形態では、図1に示すように、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層12aのみから流入し、TMR素子部11A,11Bを順次経由した後に前記直列接続体の他端であるピン層12bのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。TMR素子部11Aにおける磁気抵抗変化に有効な有効領域(トンネルバリア層14aとこれを挟んだ2つの層13a,15aの重なり領域(トンネル接合領域))、及び、TMR素子部11Bにおける磁気抵抗変化に有効な有効領域(トンネルバリア層14bとこれを挟んだ2つの層13b,15bの重なり領域(トンネル接合領域))を、それぞれ積層面と略垂直な方向に流れる。センス電流は、TMR素子部11A,11Bのトンネル接合領域をそれぞれ逆向きに流れる。
【0093】
TMR素子部11A,11Bの数が偶数であり、下側のピン層12a及びピンド層13aとピン層12b及びピンド層13bとがそれぞれ電気的に絶縁されているため、前記直列接続体の両端は両方とも、下側(基板側)となっている。
【0094】
本実施の形態では、前記センス電流は、半導体基板21及び層22により構成された回路(図示せず)から供給される。半導体基板21及び層21は、全体として、いわゆるIC基板に相当している。本実施の形態では、層21はセンス電流供給部をなす接続ビア23aがピン層12aの下に形成され、センス電流受領部をなす接続ビア23bがピン層12bの下に形成されている。
【0095】
本実施の形態では、ピンド層13a,13bの磁化方向は同一に設定され、これにより、一体に形成されたフリー層15a,15bの磁化方向に対して、2つのピンド層13a,13bは同時に平行又は反平行の状態を作り出すことができる。
【0096】
本実施の形態のTMR素子11の磁化方向の一例を図3に示す。図3(a)は磁化方向の平行状態を示し、図3(b)は磁化方向の反平行状態を示している。
ピンド層13a,13b及びフリー層15a,15bの磁化容易化軸の向きは、基本的に、前記絶縁層16が延びるY軸方向に対して平行又は垂直の関係に設定することができる。但し、ピンド層13a,13bの磁化容易軸方向が長くなる設計の方が磁化のエネルギーは安定化するので、TMR素子11の寸法関係によりピンド層13aの平面視での形状が長方形になるとき、長手方向に磁化容易軸がくるように設定することが好ましい。そこで、本実施の形態では、図2に示すように、平面視で長方形状のピンド層13a,13bのY軸方向の長さがX軸方向の長さより長いので、図3に示すように、ピンド層13a,13bの磁化方向が−Y方向に設定されている。
【0097】
前述した理由で、図5に示すように平面視で長方形状のピンド層13a,13bのX軸方向の長さがY軸方向の長さより長い場合は、ピンド層13a,13bの磁化方向を、図6に示すように、ピンド層13a,13bの磁化容易軸方向が長くなるX軸方向に設定することが好ましい。
【0098】
本実施の形態のTMR素子11の等価回路は、図4に示すように、TMR素子部11Aの抵抗値を示す可変抵抗器r11aと、TMR素子部11Bの抵抗値を示す可変抵抗器r11bとの、直列接続で表される。しかも、一体に形成されたフリー層15a,15bの磁化の方向の変化に対する可変抵抗器r11a,r11bの抵抗値増減の傾向は同一である。
【0099】
ここで、本実施の形態によるTMR素子11の製造方法の一例について、図7を参照して説明する。図7は、その各工程を示す概略断面図であり、図1に対応している。
【0100】
まず、用途に応じて作製され既に層22が形成された半導体基板21を用意する。次に、層22上に、ピン層12a,12bとなるべき反強磁性層12、及び、ピンド層13a,13bとなるべき磁性層13を、スパッタ法又はCVD法等により順次形成する。次いで、フォトリソグラフィー及びエッチングにより、反強磁性層12及び磁性層13を、ピン層12a,12b及びピンド層13a,13bの形状に合わせてパターニングする(図7(a))。
【0101】
次に、その上に、スパッタ法又はCVD法等により、絶縁層16を成膜する(図7(b))。次いで、CMP(化学的機械的研磨)により、磁性層13が露出するまで平坦化して、図7(a)で除去された層12,13の部分にのみ絶縁層16を残す(図7(c))。
【0102】
次に、図7(c)に示す状態の基板上に、スパッタ法等により、トンネルバリア層14a,14bとなるべき絶縁層14、及び、一体に連続したフリー層15a,15bとなるべき磁性層を、順次成膜する(図7(d))。
【0103】
その後、フォトリソグラフィー及びエッチングにより、層15をパターニングする(図7(e))。これにより、TMR素子11が完成する。
【0104】
本実施の形態によれば、前記センス電流を流す際に、TMR素子11にかける印加電圧を必要とするが、2つのTMR素子部11A,11Bが直列接続されているので、印加電圧がそれぞれのTMR素子部11A,11Bに対して分圧として印加される。このため、個々のTMR素子部11A,11Bに掛かる電圧が小さくなる。したがって、電圧バイアス特性に起因するMR比の低下が少なくなり、MR比が向上する。よって、TMR素子11の磁気抵抗変化の検出感度が上がる。
【0105】
また、本実施の形態では、TMR素子11の入出力端が下部に位置するピン層12a,12bであるため、TMR素子11の入出力端を半導体基板21側に電気的に接続する場合、その入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる。
【0106】
なお、本実施の形態において、トンネルバリア層14a,14bに代えて、それぞれCu等の非磁性金属層を形成することもできる。ただし、この場合には、当該非磁性金属層も、絶縁層16で電気的に分離しておく。この場合、当該磁気抵抗効果素子はGMR素子となる。これらの点は、後述する各実施の形態についても同様である。
【0107】
[第2の実施の形態]
【0108】
図8は、本発明の第2の実施の形態によるTMR素子31を示す概略断面図である。図9は、図8中のB−B’矢視図である。
【0109】
本実施の形態では、TMR素子31は、第1の実施の形態と同様に、2つのTMR素子部31A,31Bを有し、これらが、半導体基板21上の層22の上にそれぞれ積層されている。TMR素子部31A,31Bは、互いに対してX軸方向(積層面に沿った方向)に配置されている。
【0110】
TMR素子部31Aは、下側から順に積層されたフリー層(第1の磁性層)32a、トンネルバリア層33a、ピンド層(第2の磁性層)34a及びピン層35aからなる積層体で構成されている。TMR素子部31BもTMR素子部31Aと同一の層構造を持ち、下側から順に積層されたフリー層(第1の磁性層)32b、トンネルバリア層33b、ピンド層(第2の磁性層)34b及びピン層35bからなる積層体で構成されている。
【0111】
本実施の形態では、図8及び図9に示すように、フリー層32a,32b間には、Y軸方向に延びた分離用の絶縁層36が介在され、両者の間が分離されて電気的に絶縁されている。一方、ピンド層34a,34bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。また、ピン層35a,35bも、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。これにより、TMR素子部31A,31Bは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層33a,33bは、それぞれ同一の材料で一体に形成され、1つの連続した同一層を構成している。
【0112】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるフリー層32aのみから流入し、TMR素子部31A,31Bを順次経由した後に前記直列接続体の他端であるフリー層32bのみから流出する。
【0113】
なお、一体に形成されたピンド層34a,34bの磁化方向は、例えば、X軸方向又はY軸方向とされる。
【0114】
本実施の形態によっても、前記第1の実施の形態と同様の利点が得られる。
【0115】
[第3の実施の形態]
【0116】
図10は、本発明の第3の実施の形態によるTMR素子41を示す概略断面図である。図11は、図10中のC−C’矢視図である。
【0117】
本実施の形態では、TMR素子41は、第1の実施の形態と同様に、2つのTMR素子部41A,41Bを有し、これらが、半導体基板21上の層22の上にそれぞれ積層されている。TMR素子部41A,41Bは、互いに対してX軸方向(積層面に沿った方向)に配置されている。
【0118】
TMR素子部41Aは、下側から順に積層されたピン層42a、ピンド層(第2の磁性層)43a、トンネルバリア層44a及びフリー層(第1の磁性層)45aからなる積層体で構成されている。TMR素子部41BもTMR素子部41Aと同一の層構造を持ち、下側から順に積層されたピン層42b、ピンド層(第2の磁性層)43b、トンネルバリア層44b及びフリー層(第1の磁性層)45bからなる積層体で構成されている。
【0119】
本実施の形態では、図10及び図11に示すように、ピン層42a,42b間、ピンド層43a,43b間、トンネルバリア層44a,44b間及びフリー層45a,45b間には、Y軸方向に延びた分離用の絶縁層46が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。なお、図面には示していないが、絶縁層46は、ピン層42a,42b、ピンド層43a,43b、トンネルバリア層44a,44b及びフリー層45a,45bの周囲全体に渡って形成されている。フリー層45a,45b及び絶縁層46上には、連続して一体に形成された反強磁性層47が形成されている。これにより、TMR素子部41A,41Bは、電気的に直列接続されて電気的な直列接続体を構成している。
【0120】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層42aのみから流入し、TMR素子部41A,41Bを順次経由した後に前記直列接続体の他端であるピン層42bのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【0121】
本実施の形態では、ピンド層43a,43bの磁化方向は同一に設定され、例えば、X軸方向又はY軸方向に設定される。
【0122】
ここで、本実施の形態によるTMR素子41の製造方法の一例について、図12を参照して説明する。図12は、その各工程を示す概略断面図であり、図10に対応している。
【0123】
まず、用途に応じて作製され既に層22が形成された半導体基板21を用意する。次に、層22上に、ピン層42a,42bとなるべき反強磁性層42、ピンド層43a,43bとなるべき磁性層43、トンネルバリア層44a,44bとなるべき絶縁層44、及び、フリー層45a,45bとなるべき磁性層45を、スパッタ法又はCVD法等により順次形成する(図12(a))。
【0124】
次いで、フォトリソグラフィー及びエッチングにより、層42〜45を、ピン層42a,42b、ピンド層43a,43b、トンネルバリア層44a,44b及びフリー層45a,45bの形状に合わせてパターニングする(図12(b)
【0125】
次に、その上にスパッタ法又はCVD法等により絶縁層46を成膜する。その後、CMPにより、磁性層45が露出するまで平坦化して、図12(b)で除去された層42〜45の部分に相当する絶縁層46の部分のみを残す(図12(c))。
【0126】
次に、図12(c)に示す状態の基板上に、スパッタ法等により、反強磁性層47を成膜する(図12(d))。
【0127】
その後、フォトリソグラフィー及びエッチングにより、層47をパターニングする(図12(e))。これにより、TMR素子41が完成する。
【0128】
本実施の形態によれば、前記第1の実施の形態と同様の利点が得られる。なお、前記反強磁性層47に代えて、Cu等の非磁性導電層を形成してもよい。また、前記反強磁性層47に代えて、酸化ルテニウム等の抵抗体層を形成してもよい。
【0129】
[第4の実施の形態]
【0130】
図13は、本発明の第4の実施の形態によるTMR素子51を示す概略断面図である。図14は、図13中のD−D’矢視図である。
【0131】
本実施の形態では、TMR素子51は、2つのTMR素子部51A,51Bを有し、これらが、半導体基板21上の層22の上にそれぞれ積層されている。TMR素子部51A,51Bは、互いに対してX軸方向(積層面に沿った方向)に配置されている。
【0132】
TMR素子部51Aは、下側から順に積層されたピン層52a、ピンド層(第2の磁性層)53a、トンネルバリア層54a及びフリー層(第1の磁性層)55aからなる積層体で構成されている。TMR素子部51BもTMR素子部51Aと同一の層構造を持ち、下側から順に積層されたピン層52b、ピンド層(第2の磁性層)53b、トンネルバリア層54b及びフリー層(第1の磁性層)55bからなる積層体で構成されている。
【0133】
本実施の形態では、図13及び図14に示すように、フリー層55a,55b間が分離されて電気的に絶縁されている。一方、ピン層52a,52bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。また、ピンド層53a,53bも、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。これにより、TMR素子部51A,51Bは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層54a,54bも分離されている。
【0134】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるフリー層55aのみから流入し、TMR素子部51A,51Bを順次経由した後に前記直列接続体の他端であるフリー層55bのみから流出する。なお、フリー層55a,55bは、図示しない配線層等により所定箇所に電気的に接続されるようになっている。
【0135】
なお、一体に形成されたピンド層52a,52bの磁化方向は、例えば、X軸方向又はY軸方向とされる。
【0136】
本実施の形態によっても、前記第1の実施の形態と同様の利点が得られる。
【0137】
[第5の実施の形態]
【0138】
図15は、本発明の第5の実施の形態によるTMR素子61を示す概略断面図である。図16は、図15中のE−E’矢視図である。
【0139】
本実施の形態では、TMR素子61は、3つのTMR素子部61A,61B,61Cを有し、これらが、半導体基板21上の層22の上にそれぞれ積層されている。TMR素子部61A,61Bは、互いに対してX軸方向(積層面に沿った方向)に配置されている。
【0140】
TMR素子部61Aは、下側から順に積層されたピン層62a、ピンド層63a、トンネルバリア層64a及びフリー層65aからなる積層体で構成されている。TMR素子部61BもTMR素子部61Aと同一の層構造を持ち、下側から順に積層されたピン層62b、ピンド層63b、トンネルバリア層64b及びフリー層65bからなる積層体で構成されている。TMR素子部61CもTMR素子部61Aと同一の層構造を持ち、下側から順に積層されたピン層62c、ピンド層63c、トンネルバリア層64c及びフリー層65cからなる積層体で構成されている。
【0141】
本実施の形態では、図15及び図16に示すように、ピン層62a,62b間及びピンド層63a,63b間には、Y軸方向に延びた分離用の絶縁層66が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層65a,65bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。フリー層65b,65c間は分離されて電気的に絶縁されている。ピン層62b,62cは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。ピンド層63b,63cは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。これにより、TMR素子部61A,61B,61Cは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層64a,64bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。トンネルバリア層64b,64c間は分離されている。
【0142】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層62aのみから流入し、TMR素子部61A,61B,61Cを順次経由した後に前記直列接続体の他端であるフリー層65cのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。なお、フリー層65cは、図示しない配線層等により所定箇所に電気的に接続されるようになっている。
【0143】
本実施の形態では、ピンド層63a,63b,63cの磁化方向は同一に設定され、例えば、Y軸方向に設定される。
【0144】
本実施の形態のTMR素子61の等価回路は、図17に示すように、TMR素子部61Aの抵抗値を示す可変抵抗器r61aと、TMR素子部61bの抵抗値を示す可変抵抗器r61bと、TMR素子部61cの抵抗値を示す可変抵抗器r61cとの、直列接続で表される。しかも、一体に形成されたフリー層65a,65b,65cの磁化の方向の変化に対する可変抵抗器r61a,r61b,61cの抵抗値増減の傾向は同一である。
【0145】
本実施の形態によっても、前記第1の実施の形態と同様の利点が得られる。
【0146】
[第6の実施の形態]
【0147】
図18は、本発明の第6の実施の形態によるTMR素子71を示す概略断面図である。図19は、図18中のF−F’矢視図である。
【0148】
本実施の形態では、TMR素子71は、4つのTMR素子部71A,71B,71C,71Dを有し、これらが、半導体基板21上の層22の上にそれぞれ積層されている。TMR素子部71A,71B,71C,71Dは、互いに対してX軸方向(積層面に沿った方向)に配置されている。
【0149】
TMR素子部71Aは、下側から順に積層されたピン層72a、ピンド層73a、トンネルバリア層74a及びフリー層75aからなる積層体で構成されている。TMR素子部71BもTMR素子部71Aと同一の層構造を持ち、下側から順に積層されたピン層72b、ピンド層73b、トンネルバリア層74b及びフリー層75bからなる積層体で構成されている。TMR素子部71CもTMR素子部71Aと同一の層構造を持ち、下側から順に積層されたピン層72c、ピンド層73c、トンネルバリア層74c及びフリー層75cからなる積層体で構成されている。TMR素子部71DもTMR素子部71Aと同一の層構造を持ち、下側から順に積層されたピン層72d、ピンド層73d、トンネルバリア層74d及びフリー層75dからなる積層体で構成されている。
【0150】
本実施の形態では、図18及び図19に示すように、ピン層72a,72b間及びピンド層73a,73b間には、Y軸方向に延びた分離用の絶縁層76が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層75a,75bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。フリー層75b,75c間は分離されて電気的に絶縁されている。ピン層72b,72cは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。ピンド層73b,73cは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。ピン層72c,72d間及びピンド層73c,73d間には、Y軸方向に延びた分離用の絶縁層77が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層75c,75dは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。これにより、TMR素子部71A,71B,71C,71Dは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層74a,74bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。トンネルバリア層74b,74c間は分離されている。トンネルバリア層74C,74dは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。
【0151】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層72aのみから流入し、TMR素子部71A,71B,71C,71Dを順次経由した後に前記直列接続体の他端であるピン層72dのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【0152】
本実施の形態では、ピンド層73a,73b,73c,73dの磁化方向は同一に設定され、例えば、Y軸方向に設定される。
【0153】
本実施の形態のTMR素子71の等価回路は、図20に示すように、TMR素子部71Aの抵抗値を示す可変抵抗器r71aと、TMR素子部71bの抵抗値を示す可変抵抗器r71bと、TMR素子部71cの抵抗値を示す可変抵抗器r71cと、TMR素子部71dの抵抗値を示す可変抵抗器r71dとの、直列接続で表される。しかも、一体に形成されたフリー層75a,75b,75c,75dの磁化の方向の変化に対する可変抵抗器r71a,r71b,71c,71dの抵抗値増減の傾向は同一である。
【0154】
本実施の形態によっても、前記第1の実施の形態と同様の利点が得られる。
【0155】
[第7の実施の形態]
【0156】
図21は、本発明の第7の実施の形態によるTMR素子81を示す概略平面図である。図22は、図21中のG−G’線に沿った概略断面である。図23は、図21中のH−H’線に沿った概略断面である。図24は、図21中のJ−J’線に沿った概略断面である。図25は、図21中のK−K’線に沿った概略断面である。
【0157】
本実施の形態では、TMR素子81は、4つのTMR素子部81A,81B,81C,81Dを有し、これらが、半導体基板21上の層22の上にそれぞれ積層されている。TMR素子部81A,81Bは互いに対してY軸方向に、TMR素子部81B,81Cは互いに対してX軸方向に、TMR素子部81C,81Dは互いに対してY軸方向に、TMR素子部81D,81Aは互いに対してX軸方向に、それぞれ配置されている。
【0158】
TMR素子部81Aは、下側から順に積層されたピン層82a、ピンド層83a、トンネルバリア層84a及びフリー層85aからなる積層体で構成されている。TMR素子部81BもTMR素子部81Aと同一の層構造を持ち、下側から順に積層されたピン層82b、ピンド層83b、トンネルバリア層84b及びフリー層85bからなる積層体で構成されている。TMR素子部81CもTMR素子部81Aと同一の層構造を持ち、下側から順に積層されたピン層82c、ピンド層83c、トンネルバリア層84c及びフリー層85cからなる積層体で構成されている。TMR素子部81DもTMR素子部71Aと同一の層構造を持ち、下側から順に積層されたピン層82d、ピンド層83d、トンネルバリア層84d及びフリー層85dからなる積層体で構成されている。
【0159】
本実施の形態では、図21乃至及び図25に示すように、ピン層82a,82b間及びピンド層83a,83b間には、X軸方向に延びた分離用の絶縁層86が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。フリー層85a,85bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。フリー層85b,85c間は分離されて電気的に絶縁されている。ピン層82b,82cは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。ピンド層83b,83cは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。ピン層82c,82d間及びピンド層83c,83d間には、X軸方向に延びた分離用の絶縁層87が介在され、両者の間が分離されてそれぞれ電気的に絶縁されている。
フリー層85c,85dは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。層82a〜85aと層82d〜85dとの間は、分離されて電気的に絶縁されている。これにより、TMR素子部81A,81B,81C,81Dは、電気的に直列接続されて電気的な直列接続体を構成している。なお、トンネルバリア層84a,84bは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。トンネルバリア層84b,84c間は分離されている。トンネルバリア層84c,84dは、それぞれ同一の材料で一体に形成され、1つの連続された同一層を構成している。
【0160】
本実施の形態では、磁気抵抗変化を検出するためのセンス電流は、実質的に、前記直列接続体の一端であるピン層82aのみから流入し、TMR素子部81A,81B,81C,81Dを順次経由した後に前記直列接続体の他端であるピン層82dのみから流出する。なお、電流の向きは逆向きにしてもよいことは、言うまでもない。
【0161】
本実施の形態では、ピンド層83a,83b,83c,83dの磁化方向は同一に設定され、例えば、Y軸方向に設定される。
【0162】
本実施の形態によっても、前記第1の実施の形態と同様の利点が得られる。
【0163】
[第8の実施の形態]
【0164】
図26は、本発明の第8の実施の形態によるメモリセルと書き込み線91との関係を示す概略断面図である。
【0165】
本実施の形態では、メモリセルとして前記第1の実施の形態によるTMR素子11が用いられている。ただし、磁化の向きは、図6に示すように設定されている。TMR素子11の一体に形成されたフリー層15a,15b上に、導体からなる書き込み線91が付加されている。書き込み線91は、Y軸方向に延び、フリー層15a,15bに電流磁場を形成する。
【0166】
この書き込み線91は、TMR素子11の2つのTMR素子部11A,11Bの磁化状態を、TMR素子部11A,11Bの抵抗値が全て大きくなる第1の状態とそれらの抵抗値が全て小さくなる第2の状態とに、切り替えるための電流磁場を与える。
【0167】
本実施の形態では、図26に示すように、書き込み線91は、フリー層15a,15bに対して電気的に接続しているが、電気的に絶縁した状態であってもよい。書き込み線91により形成される電流磁場を有効に使うためには、書き込み線91がフリー層15a,15bに電気的に接続していた方が好ましいが、書き込み線91とピン層12a,12bに接続する回路との間を絶縁関係にする必要がある場合は、フリー層15a,15bと書き込み線91とは、絶縁状態で接触させる。この場合、フリー層15a,15bにおける磁化方向の設定動作とMR(磁気抵抗)を検出する動作を同一に行うことができる。
【0168】
図27は、第8の実施の形態の変形例を示す概略断面図である。図27に示す変形例が第8の実施の形態と異なる所は、書き込み線91が生ずる電流磁場をフリー層15a,15bへ案内する磁路形成層92が追加されている点である。磁気形成層92は、書き込み線91の周囲に形成され、磁気ヨークを構成している。図27に示す例では、書き込み線91が磁路形成層92に対して電気的に接続されているが、前述と同様に、絶縁状態としてもよい。
【0169】
また、図27に示す例では、磁路形成層92がフリー層15a,15bに接触して閉磁路を構成している。もっとも、図28に示すように、磁路形成層92はフリー層に必ずしも接触しなくてもよい。
【0170】
図28に示す例では、TMR素子部11に代えて、図18及び図19に示すTMR素子71が用いられている。図28に示す例では、フリー層75bとフリー層75cとの間の電気的な絶縁状態を保つために、フリー層と磁路形成層92及び書き込み線91との間に絶縁層93が形成されている。
【0171】
[第9の実施の形態]
【0172】
図29は、本発明の第9の実施の形態によるメモリ装置のデータ読み出しに関する構成を示す概略構成図である。図30は、本発明の第9の実施の形態によるメモリ装置のデータ読み出し回路を構成する基本単位となる1つのブロックSBを示す回路図である。図31は、本発明の第9の実施の形態によるメモリ装置のデータ書き込みに関する構成を示す図である。図32は、本発明の第9の実施の形態によるメモリ装置におけるメモリセルと書き込み線との位置関係を模式的に示す概略斜視図である。なお、図32では、理解を容易にするため、各メモリセルは、互いに接続されていないものとして示しているが、実際には図33に示すように接続されている。図33は、図32中のL−L’線に沿った概略断面図である。
【0173】
本実施の形態によるメモリ装置は、MRAMとして構成されている。
【0174】
本実施の形態では、図32に示すように、Y軸方向(行方向)に延びた複数の第1の書き込み線(書き込み用ワード線)101と、第1の書き込み線101の上側位置においてX軸方向(列方向)に延びた複数の第2の書き込み線(書き込みビット線)102と、第1及び第2の書き込み線101,102の各交差点において第2の書き込み線102の下側に配置されたメモリセルMSと、を備えている。この様子は、図31中にも模式的に示されている。このようにして、本実施の形態では、各メモリセルMSに対して2本の書き込み線101,102が配置されている。
【0175】
書き込み線101,102はそれぞれ導体で構成されている。図33に示すように、書き込み線101,102間には絶縁層103が形成され、両者の間が電気的に絶縁されている。
【0176】
特に図33からわかるように、本実施の形態では、各メモリセルMSとして、前述した図1及び図2に示す第1の実施の形態によるTMR素子11が用いられている。なお、図33では、個々のメモリセルを識別するため、符号「MS」に番号を付している(後述する図30も同様)。
【0177】
メモリセルMS(TMR素子11)の上部のフリー層と下側の書き込み線101との間には絶縁層104が形成され、両者の間が電気的に絶縁されている。なお、絶縁層104を設けずに、両者の間が電気的に接続されていてもよい。
【0178】
図33からわかるように、1つのメモリセルMS(TMR素子11)上で交差する2本の書き込み線101,102にそれぞれ電流を供給することで書き込み線101,102が生ずる合成磁場によって、当該メモリセルMS(TMR素子11)の2つのTMR素子部11A,11B(図1参照。図33では図示せず。
)の磁化の状態(一体に形成されているフリー層15a,15bの磁化方向)が一括して切り替えられるようになっている。
【0179】
ここで、データ書き込みに関する構成及び動作について、図31を参照して説明する。
【0180】
各第1の書き込み線101の一端は、MOSFET等からなる行選択スイッチ121の一端に接続されている。各行選択スイッチ121の他端は、定電流源122に接続されている。各選択スイッチ121のゲートは後述する書き込み用行デコーダ115に接続されている。各第1の書き込み線101の他端は接地されている。
【0181】
各書き込み線102の一端は、後述する電流方向スイッチ117に接続されている。各書き込み線102の他端は、後述する電流方向スイッチ118に接続されている。
【0182】
また、図31に示すように、本実施の形態によるメモリ装置は、図31に示すように、コマンドデコーダ111と、制御ロジック部112と、アドレスバッファ113と、クロックジェネレータ114と、書き込み用行デコーダ115と、書き込み用列デコーダ116と、電流方向スイッチ117,118と、データ制御回路119と、入力データ用のI/Oバッファ120と、を備えている。
【0183】
コマンドデコーダ111は、外部からのコマンド(書き込み及び読み出しのいずれであるかの指令など)を判別し、その判別結果を制御ロジック部112に供給する。
【0184】
アドレスバッファ113は、制御ロジック部112の制御下で、外部からのアドレスデータ(データの格納場所を示すデータ)を受け、そのアドレスデータを行方向アドレスと列方向アドレスとに分け、データ書き込み時には、各方向のアドレスをそれぞれ書き込み用行デコーダ115及び書き込み用列デコーダ116に供給する。
【0185】
書き込み用行デコーダ115は、アドレスバッファ113から供給されたアドレスに応じた行の行選択スイッチ121をオンにすることで、当該行の書き込み線101に定電流源122から電流を流す。
【0186】
書き込み用列デコーダ116は、アドレスバッファ113から供給されたアドレスに応じた列の書き込み線102を選択し、当該列の書き込み線102に電流が流れるように電流方向スイッチ117を作動させる。
【0187】
I/Oバッファ120は、制御ロジック部112による制御下で、入力されたデータを一時的に蓄積して適切なタイミングでデータ制御回路119に供給する。データ制御回路119は、書き込み線102に流れる電流方向が書き込みデータに応じた方向となるように電流方向スイッチ117,118を制御し、また、書き込み線102に流す駆動電流を供給する。
【0188】
なお、クロックジェネレータ114は、回路各部にその動作に必要なクロックを供給する。
【0189】
以上説明した各部の動作によって、外部からのコマンドによりデータ書き込みが指令されると、外部からのアドレスデータに応じたメモリセルMS上の2本の書き込み線101,102に電流が流れ、かつ、書き込み線102の電流方向が書き込みデータに応じて設定される。その合成電流磁場によってメモリセルMS(TMR素子11)のフリー層の磁化方向がセットされ、データが書き込まれる。
【0190】
本実施の形態では、前述したように、書き込み線101,102がメモリセルMSと電気的に絶縁されているので、データの書き込み動作と読み出し動作とを独立して自由に行うことができる。また、前述したように、メモリセルMS上で書き込み線101と書き込み線102とが交差する構造であるため、NOR回路と全く同じ動作が可能となる。このため、高速なランダムアクセスが可能である。
【0191】
メモリセルMSを1つずつ順次書き込んでもよいが、1本の書き込み線101に定電流を流し、かつ同時に複数の書き込み線102に電流を流すことにより、それらの交差点のメモリセルMSに同時にデータを書き込むことも可能である。
【0192】
次に、本実施の形態によるメモリ装置のデータ読み出しに関する構成について説明する。
【0193】
本実施の形態では、図30に示す1つのブロックSBを、データ読み出し回路を構成する基本単位としている。1つのブロックSBは、電気的に直列接続された4つのメモリセルMS1〜MS4と、メモリセルMS1〜MS4の各々に1つずつ並列接続された4つのスイッチング素子としてのp−MOSFETS1〜S4と、一端がメモリセルMS1〜MS4の一方の直列接続端に接続された選択スイッチとしてのn−MOSFETS0と、から構成されている。
【0194】
なお、図30では、メモリセルMS1〜MS4をそれぞれ1つの可変抵抗器で表示しているが、実際には、図4に示すように、2つの可変抵抗器の直列接続体である。
【0195】
メモリセルMS1〜MS4の他方の直列接続端は、読み出し線131に接続されている。p−MOSFETS1〜S4の制御入力部としてのゲートは、それぞれ第1の読み出し選択線(読み出し用ビット線)132−1〜132−4にそれぞれ接続されている。n−MOSFETS0の他端は、電源線133に接続されている。n−MOSFETS0の制御入力部としてのゲートは、第2の読み出し選択線(読み出し用ワード線)134に接続されている。
【0196】
なお、ブロックSBを構成するメモリセルMS及びこれに並列接続されるスイッチング素子(本実施の形態では、FET)の組数は、4つに限定されるものではなく、何ら限定されるものではない。
【0197】
このブロックSBの一部の断面構造が図33に示されている。本実施の形態では、メモリセルMS1〜MS4の直列接続は、隣接する2つのメモリセルMSのピン層及びピンド層同士が同一材料で一体に形成されることによって、行われている。
【0198】
また、図33に示すように、N型シリコン基板141に形成されたP+領域142によって、p−MOSFETS1〜S4のドレイン/ソース領域が構成されている。隣接するFET同士でP+領域142が連続することで、特別な配線層を用いることなく、p−MOSFETS1〜S4の直列接続が実現されている。
図33において、143はp−MOSFETS1〜S4のゲート、144はp−MOSFETS1〜S4のチャネル領域である。ゲート143はポリシリコンで構成されている。
【0199】
そして、メモリセルMS1〜MS4とp−MOSFETS1〜S4との並列接続は、図33に示すように、P+領域142の上面とメモリセルMSのピン層の下面との間に配置された接続ビア145によって、行われている。
【0200】
ここで、図30にブロックSBの読み出し動作について説明する。このブロックSBが選択されない場合、すなわち、読み出し選択線134にL信号が印加されている場合、n−MOSFETS0がオフ状態であるので、このブロックSBからは読み出し線131へ電流は流れない。
【0201】
読み出し選択線134がH信号が印加されると、n−MOSFETS0がオン状態となり、電源線133からメモリセルMS1〜MS4の列に電源が供給される。このとき、読み出し選択線132−1〜4のうち1本のみにH信号を印加し残りにL信号を印加する。すると、p−MOSFETS1〜S4のうちゲートにH信号が印加されたFETのみがオフ状態となり、残りのFETはオン状態となる。したがって、電源からの電流は、メモリセルMS1〜MS4のうちオフ状態となったFETと並列接続されているメモリセルのみを通過し、他のメモリセルは通過せずにそれらに並列接続されたp−MOSFET側を通過して、読み出し線131から出力される。これにより、メモリセルMS1〜MS4のうちの任意に選択した1つのメモリセルMSのセンス電流(読み出し電流、メモリセルMSの抵抗値に応じた電流)を、読み出し線131から得ることができる。
【0202】
図29に示すように、前述した図30に示すブロックBSが、行方向(Y軸方向)及び列方向(X軸方向)に2次元マトリクス状に配置されるとともに、各ブロックBSの4つのメモリセルMSが列方向(X軸方向)に配置されている。なお、図面表記の便宜上、図29では、図30中の破線で囲んだ部分を長方形の実線で示している。
【0203】
これらのブロックBSのp−MOSFETS1〜S4のゲートが、各行毎に、各々が各行に対応した複数の読み出し選択線132で共通に接続されている。すなわち、前記読み出し選択線132−1〜132−4が、各行毎に共通に接続され、それぞれ読み出し選択線132となっている。図29では、読み出し選択線132が途中で途切れているように表記しているが、実際には連続している。この読み出し選択線132は、実際には、図33中のp−MOSFETS1〜S4のゲート143がそのままY軸方向に連続して延びることにより、構成されている。図29に示すように、各読み出し選択線132は、後述する読み出し用行デコーダ141に接続されている。
【0204】
また、各ブロックBSに接続されている読み出し線131は、図29に示すように、各列ごとに共通に接続されている。各読み出し線131のブロックBSとは反対側の端部は、後述するセンスアンプ143に接続されている。
【0205】
各ブロックに接続されている読み出し選択線134は、各列毎に共通に接続されている。各読み出し選択線134は、後述する読み出し用列デコーダ142に接続されている。
【0206】
図29に示すように、本実施の形態によるメモリ装置は、読み出し用行デコーダ141と、読み出し用列デコーダ142と、センスアンプ143と、データ制御回路144と、出力データ用のI/Oバッファ145とを備えている。なお、データ読み出しに関する構成の一部として前述した、コマンドデコーダ111、制御ロジック部112、アドレスバッファ113及びクロックジェネレータ114は、読み出し動作にも関与するので、図29にも示している。
【0207】
アドレスバッファ113は、制御ロジック部112の制御下で、外部からのアドレスデータ(データの格納場所を示すデータ)を受け、そのアドレスデータを行方向アドレスと列方向アドレスとに分け、データ読み出し時には、各方向のアドレスをそれぞれ読み出し用行デコーダ141及び読み出し用列デコーダ142に供給する。
【0208】
読み出し用行デコーダ141は、アドレスバッファ113から供給されたアドレスに応じて各行の読み出し選択線132にL信号又はH信号を与えて、読み出すべきメモリセルMSの行を選択する。
【0209】
読み出し用列デコーダ142は、アドレスバッファ113から供給されたアドレスに応じて各列の読み出し選択線134にL信号又はH信号を与えて、読み出すべきメモリセルMSの列を選択する。
【0210】
センスアンプ143は、読み出し線131から得られるセンス電流を増幅する。データ制御回路144は、増幅されたセンス電流を論理電圧に変換し、読み出しデータとしてI/Oバッファ145に書き込む。
【0211】
I/Oバッファ145は、制御ロジック部112による制御下で、データ制御回路144により書き込まれたデータを一時的に蓄積して適切なタイミングで外部に出力する。
【0212】
以上説明した各部の動作によって、外部からのコマンドによりデータ読み出しが指令されると、外部からのアドレスデータに応じたメモリセルMSに格納されたデータがセンス電流として読み出され、これがデータに変換されて外部に出力される。
【0213】
1つずつのメモリセルMSからのデータを順次読み出してもよいが、1本の読み出し選択線132に対し、交差する複数の読み出し選択線134上のデータを、同時にアクセスして複数のメモリセルMSのデータを取り出すことも可能である。
【0214】
なお、図面には示していないが、図29及び図31中の前述した各要素も、図33に示す基板141上に搭載されている。
【0215】
本実施の形態では、メモリセルMSとして、前述した第1の実施の形態によるTMR素子11が用いられている。TMR素子11では、電圧バイアス特性に起因するMR比の低下が少なくなり、TMR素子11のMR比が向上する。このため、本実施の形態によれば、読み出し信号のSN比が向上し、データ読み出しの信頼性を高めることができる。
【0216】
また、本実施の形態では、図33に示すように、メモリセルMSとして用いられているTMR素子11は、電流入出力端が両方とも基板141側となっているので、接続ビア145の高さは低くてすみ、接続ビアが跨る層数が少なくてすむ。この点は、接続ビア145と図41中のビアVU1,VU2,VU3とを比較されたい。したがって、本実施の形態によれば、多くの層数に跨るようなビアを形成する必要がないので、製造プロセスが簡単となる。
【0217】
また、本実施の形態によれば、前述したように、書き込み線101と書き込み線102とが電気的に絶縁された状態となっている。これに対して、前述した図39に示す第1の従来例の場合、上部導体配線1と下部導体配線2とがTMR素子3を介して電気的に接続した状態となっているため、上部導体配線1と下部導体配線2との間で微小な電圧が生じた場合、その間に存在するTMR素子3を介して微小電流が流れていた。更に、メモリセルは数万個以上を組み合わせてメモリ装置を構成するため、前記微小電流が大きなものとなり、これにより、メモリセルの場所によって書き込むための電流値が異なった値になってしまう場合がある。しかし、本実施の形態では、書き込み線101,102間が絶縁されているので、常に等しい書き込み用の電流を各メモリセルに供給することができる。
【0218】
また、TMRのMR検出用の電流はデータ書き込み用の電流(フリー層上に配線され、その電流磁場によりフリー層の磁化方向を変化させることになる。)とは無関係に流すことができるので、本発明のTMR素子でMRAMを構成した場合、データの書き込み動作及び読み出し操作を同時に行うことができ、メモリ動作の効率化が可能となる。
【0219】
更に、本実施の形態では、メモリセルMSの上側に書き込み線101,102を配置しているので、IC基板上に最初に形成されるのがTMR素子となる。一般的にTMRの形成にはその下地の平面度が極めて高い必要がある。なぜならば、TMR層の特にトンネルバリア層は10nm程度乃至はそれ以下のレベルとなるため均一に成形するのに困難が伴うからである。そのため、その下地についてはCMP等を使ってラフネスを1nm程度の平坦度にする必要がある。しかし、従来の形態のように、下地に導体パターン(100nmオーダー)等があると、凹凸が激しく存在することになるため、その凹凸を平坦化するのは非常に手間と多くの処理が必要となる。しかし、最下層が既に十分平坦化されている面或いは凹凸が少ない面であれば、容易に極めて高い平坦度の面を形成し易くなる。よってTMR素子成形プロセスに関しても容易にすることができる。
【0220】
本実施の形態では、メモリセルMSとして、前記第1の実施の形態によるTMR素子11が用いられている。しかしながら、本発明では、本実施の形態と同様のメモリ装置において、メモリセルMSとして、前述した他の実施の形態によるTMR素子31,41,51,61,71,81を用いてもよい。特に、メモリセルMSとして、TMR素子11に代えてTMR素子71,81を用いる場合、本実施の形態によるメモリ装置をほとんど修正しなくてすみ、しかも、本実施の形態の利点を全て得ることができる。
【0221】
[第10の実施の形態]
【0222】
図34は、本発明の第10の実施の形態によるメモリ装置の要部を示す概略斜視図であり、図32に対応している。図34中のM−M’線に沿った概略断面図は、図33と同様になる。図35は、図34中の1つのメモリセルMS付近を拡大した概略斜視図である。図36は、図35中のN−N’線に沿った概略断面図である。
【0223】
本実施の形態が前記第9の実施の形態と異なる所は、書き込み線101,102が生ずる合成電流磁場を、書き込み線101,102の交差部の四隅付近においてメモリセルMSのフリー層へ案内する磁路形成層151が、追加されている点と、メモリセルMSのフリー層と書き込み線101との間に絶縁層が設けられていない点のみである。
【0224】
磁路形成層151は、書き込み線101,102の交差点上付近において、書き込み線101,102に対して上方から設けられ、磁気ヨークを構成している。磁路形成層151は書き込み線101,102の交差部の四隅でフリー層と接続されている。なお、図36において、152は絶縁層である。
【0225】
本実施の形態によれば、磁路形成層151によって、書き込み線101,102が形成する電流磁場を効率的にメモリセルMS(TMR素子11)のフリー層に与えることができる。そのため、磁路形成層151がないときに比べ、書き込み線101,102に流す電流を小さくすることができ、データ書き込み時の省電流化が可能となる。また、外部からの磁気的影響に対して磁気シールド効果を有する。
【0226】
更に、直交する書き込み線101,102の4つの隅で磁路形成層151とフリー層とを接続したので、書き込み線101,102により形成される合成電流磁場でその合成磁場が略45度程度に来たときのみ書き換えに有効な磁場がフリー層に侵入するため、磁化方向を書き換えることが可能になる。また、従来の電流磁場が空間に形成される構造では、ワード線又はビット線の一方のみによるデータ書き込み線の電流磁場によりTMR素子のフリー層の磁化方向を変えてしまうエラー(半書き込み)に対しても、一方の線単独に形成される電流磁場の方向(線に対して垂直方向)に対して前記磁気ヨークは閉磁路構造にはなっていないことから、フリー層の磁化方向を変えるにいたる磁場には達しないため、このようなエラーに対するマージンが大きくなる。
【0227】
なお、本実施の形態では、各メモリセルMSの上部に形成した磁路形成層151は、各セル毎に分離されて形成されているが、フェライト等の酸化物磁性材料をスパッタ及び湿式メッキで付着させた場合は、個別のパターンにする必要はなく、TMR素子が形成された領域に一面に付着された状態であってもよい。
【0228】
[他の実施の形態]
【0229】
本発明による磁気抵抗効果素子は、例えば、前記第1乃至第7の実施の形態によるTMR素子11,31,41,51,61,71,81は、メモリ装置に用いることができるのみならず、磁気センサフリー層側等から低磁場を検出する素子(センサー素子)としての利用が可能である。この場合、フリー層の材料して、軟磁性材料を使用することが好ましい。
【0230】
この時、フリー層側には変化する磁場を検出し、2つのピンド層間に定電流を流すことにより、図37に示す回路又は図38に示す回路により磁場を電圧変化として検出することができる。図37及び図38において、200は本発明による磁気抵抗効果素子、201は抵抗、202は変圧器、203は定電流源である。
【0231】
従って、磁気センサー素子としても応用が可能である。この場合においても、検出された信号を増幅するためのIC上に本発明の磁気抵抗素子を形成することが可能であり、同様な効果を得ることができる。
【0232】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。例えば、本発明による磁気抵抗効果素子は、HDD等の磁気ヘッドにおいて用いることができる。
【0233】
【発明の効果】
以上説明したように、本発明によれば、電圧バイアス特性に起因するMR比の低下を改善することができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することができる。
【0234】
また、本発明によれば、磁気抵抗効果素子の入出力端の電気的な接続に伴う製造プロセスを簡単にすることができる磁気抵抗効果素子及びこれを用いたメモリ装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるTMR素子を示す概略断面図である。
【図2】図1中のA−A’矢視図である。
【図3】図1に示すTMR素子の磁化方向の一例を示す図である。
【図4】図1に示すTMR素子の等価回路図である。
【図5】第1の実施の形態の変形例によるTMR素子を示す平面図である。
【図6】図5に示すTMR素子の磁化方向の一例を示す図である。
【図7】図1に示すTMR素子の製造方法の各工程を示す概略断面図である。
【図8】本発明の第2の実施の形態によるTMR素子を示す概略断面図である。
【図9】図8中のB−B’矢視図である。
【図10】本発明の第3の実施の形態によるTMR素子を示す概略断面図である。
【図11】図10中のC−C’矢視図である。
【図12】図10に示すTMR素子の製造方法の各工程を示す概略断面図である。
【図13】本発明の第4の実施の形態によるTMR素子を示す概略断面図である。
【図14】図13中のD−D’矢視図である。
【図15】本発明の第5の実施の形態によるTMR素子を示す概略断面図である。
【図16】図15中のE−E’矢視図である。
【図17】図15に示すTMR素子の等価回路図である。
【図18】本発明の第6の実施の形態によるTMR素子を示す概略断面図である。
【図19】図18中のF−F’矢視図である。
【図20】図18に示すTMR素子の等価回路図である。
【図21】本発明の第7の実施の形態によるTMR素子を示す概略平面図である。
【図22】図21中のG−G’線に沿った概略断面である。
【図23】図21中のH−H’線に沿った概略断面である。
【図24】図21中のJ−J’線に沿った概略断面である。
【図25】図21中のK−K’線に沿った概略断面である。
【図26】本発明の第8の実施の形態によるメモリセルと書き込み線との関係を示す概略断面図である。
【図27】第8の実施の形態の変形例を示す概略断面図である。
【図28】第8の実施の形態の他の変形例を示す概略断面図である。
【図29】本発明の第9の実施の形態によるメモリ装置のデータ読み出しに関する構成を示す概略構成図である。
【図30】本発明の第9の実施の形態によるメモリ装置のデータ読み出し回路を構成する基本単位となる1つのブロックを示す回路図である。
【図31】本発明の第9の実施の形態によるメモリ装置のデータ書き込みに関する構成を示す図である。
【図32】本発明の第9の実施の形態によるメモリ装置におけるメモリセルと書き込み線との位置関係を模式的に示す概略斜視図である。
【図33】図32中のL−L’線に沿った概略断面図である。
【図34】本発明の第10の実施の形態によるメモリ装置の要部を示す概略斜視図である。
【図35】図34中の1つのメモリセル付近を拡大した概略斜視図である。
【図36】図35中のN−N’線に沿った概略断面図である。
【図37】本発明の他の実施の形態による装置を示す回路図である。
【図38】本発明の更に他の実施の形態による装置を示す回路図である。
【図39】第1の従来例のMRAMの1つのメモリセルの付近を示す概略断面図である。
【図40】第2の従来例のMRAMの読み出し回路を示す回路図である。
【図41】第2の従来例のMRAMの構造を示す断面図である。
【符号の説明】
11,31,41,51,61,71,81 TMR素子
12a,12b ピン層
13a,13b ピンド層
14a,14b トンネルバリア層
15a,15b フリー層
Claims (13)
- 基体の一方の面側に積層されかつ互いに対して積層面に沿った方向に配置された複数の磁気抵抗効果素子部を備えた磁気抵抗効果素子を含みデータを記憶するメモリセルと、
前記磁気抵抗効果素子の前記基体とは反対の側に配置され、前記積層面に沿った互いに異なる方向に延びて前記磁気抵抗効果素子の付近で互いに交差する2本の書き込み線と、
前記2本の書き込み線の交差部を覆う磁路形成層と、
を備えたメモリ装置であって、
前記各磁気抵抗効果素子部は電気的に直列接続されて電気的な直列接続体を構成し、
前記直列接続体の両端は、磁気抵抗変化を検出するためのセンス電流が、前記直列接続体の一端から流入して前記各磁気抵抗効果素子部の磁気抵抗変化に有効な有効領域を積層面を貫く方向に順次経由して前記直列接続体の他端から流出するように、センス電流供給部と電気的に接続され、
前記各磁気抵抗効果素子部は、磁化方向が外部磁場によって変化する第1の磁性層と、磁化方向が一定方向に固定された第2の磁性層とを含み、
前記各磁気抵抗効果素子部の前記第1の磁性層は、前記第2の磁性層の前記基体とは反対側に配置され、
前記2本の書き込み線は、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態を、前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に大きくなる第1の状態と前記複数の磁気抵抗効果素子部の抵抗値が全て相対的に小さくなる第2の状態とに、切り替える磁場を、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部に与え、
前記2本の書き込み線が生ずる合成磁場によって、前記磁気抵抗効果素子の前記複数の磁気抵抗効果素子部の磁化状態が一括して切り替えられ、
前記磁路形成層は、前記2本の書き込み線が生ずる合成磁場を、前記2本の書き込み線の前記交差部の四隅付近において前記第1の磁性層へ案内することを特徴とするメモリ装置。 - 前記各磁気抵抗効果素子部は、同一の層構造を持つことを特徴とする請求項1記載のメモリ装置。
- 前記センス電流は、前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部において、前記有効領域を互いに逆向きに流れることを特徴とする請求項1又は2記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部を構成する少なくとも1つの層と他方の磁気抵抗効果素子部を構成する対応する層とが、それぞれ同一材料で一体に形成されることにより、行われたことを特徴とする請求項1乃至3のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部の数は偶数であることを特徴とする請求項1乃至4のいずれかに記載のメモリ装置。
- 前記直列接続体の前記一端は、1つの磁気抵抗効果素子部の前記基体側の層であり、
前記直列接続体の前記他端は、他の1つの磁気抵抗効果素子部の前記基体側の層であることを特徴とする請求項5記載のメモリ装置。 - 前記各磁気抵抗効果素子部は、前記第1及び第2の磁性層の間に挟まれたトンネルバリア層を含むことを特徴とする請求項1乃至6のいずれかに記載のメモリ装置。
- 前記各磁気抵抗効果素子部は、前記第1及び第2の磁性層の間に挟まれた非磁性金属層を含むことを特徴とする請求項1乃至6のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第1の磁性層と他方の磁気抵抗効果素子部の前記第1の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたことを特徴とする請求項1乃至8のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部のうち互いに電気的に接続される少なくとも一対の磁気抵抗効果素子部同士の接続は、当該一対の磁気抵抗効果素子部のうち一方の磁気抵抗効果素子部の前記第2の磁性層と他方の磁気抵抗効果素子部の前記第2の磁性層とが、それぞれ同一材料で一体に形成されることにより、行われたことを特徴とする請求項1乃至8のいずれかに記載のメモリ装置。
- 前記複数の磁気抵抗効果素子部の前記第2の磁性層の磁化方向が同一であることを特徴とする請求項1乃至10のいずれかに記載のメモリ装置。
- 前記各磁気抵抗効果素子部の前記第1の磁性層が軟磁性材料で構成されたことを特徴とする請求項1乃至11のいずれかに記載のメモリ装置。
- 前記2本の書き込み線は、互いに電気的に絶縁されたことを特徴とする請求項1乃至12のいずれかに記載のメモリ装置。
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