JP4551657B2 - 電子回路におけるデータ転送方法、電子回路及び関連装置 - Google Patents
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Description
本発明は、制御ユニット、記憶手段を備えた第1回路ブロック、及びこの第1回路ブロックとデータを交換することができる第2回路ブロックを組み込んだ電子回路におけるデータ転送方法に関する。
周知のように、特定の処理機能を実行できるハードウエア及び/又はファームウエアの回路ブロック間でのデータ交換は、特に電子回路の試験又はエミュレーション用サブシステム内にてCPUを強く拘束する。
− 一旦、論理回路FPGA41が、同じFPGA41中に実現された処理機能を実行し、該操作の完了をCPU21に知らせたならば、CPU21は、FPGA41により処理されたデータのRAM22への転送を、
− BUS24にアクセスして処理データを論理回路FPGA41から読出すこと、
− BUS24にアクセスしてちょうど読出されたデータをRAM22に書き込むこと、
によって漸次チェックすることを開始し、
− RAM22への転送が完了すると、CPU21は、
− BUS24にアクセスして前に記憶されたデータをRAM22から読出すこと、及び
− BUS24にアクセスしてちょうど読出されたデータをDSP61に書き込むこと、
によってRAM22からデータを読出し、それらをDSP61に転送する。
本発明の目的は、大幅なコスト増なしに、CPU及びBUSの負荷を従来技術に比べて少なくとも50%低減することができる電子回路におけるデータ転送方法である。
本発明のこの特徴及びその他の特徴は、添付図面の非限定的な例により作られた好ましい実施態様の以下の説明により明確になる。
図1は、従来技術によるエミュレーション用サブシステムのブロック図である。
図2は、本発明によるエミュレーション用サブシステム又は電子回路のブロック図である。
図3は、図2の電子回路を実現するよう構成された装置のブロック図である。
図2では、本発明による電子回路101が、例えば図1に示すタイプのエミュレーション用サブシステムによって形成される。ここでは、ハードウエアブロック41とファームウエアブロック61に対し、それぞれのブロック41及び61とBUS24との間に位置する第1インターフェース装置(第1装置)45a及び第2インターフェース装置45bがそれぞれ接続される。
明らかに、電子回路101の開発又は構成段階では、異なる命令シーケンスが実行でき、好ましい実施態様では、これら異なる命令シーケンスが、多様化されて標準操作機能や初期化機能が得られる。
特に、I/Oバッファ541aは、例えば、ブロック41の作動時におけるブロック41の入力でのデータ、又はブロック41の機能の完了の際のブロック41の出力でのデータを二者択一的に記憶する。
ハードウエアブロック41の機能の完了についてのブロックコントローラ54bによる情報伝達に関し、トランス・コントローラ51は、CPU21に介入を要求することなく、メモリコントローラ55にリクエストを送り、メモリコントローラ55内部のレジスタに示されたアドレスにI/Oバッファ541aの内容をRAM22上に書込むことを起動する。
− CPU21が、電子回路101の制御機能を実行するのみであり、例えば伝送連鎖中のデータ転送の特定機能を監視せず、
− データ転送操作中、バス24がCPU21により用いられず、実際には、CPU21は、インタラプトI/O信号に基づいてのみ作動し、初期化コマンドの場合、又は特定の制御コマンドの場合、例えばブロック41若しくは61の出力バッファが空であるような場合にのみ、RAM22などからデータを抽出することなくバス24を使用する
ように実行される。
12 基本ボード
14 第1モジュール
16 第2モジュール
21 CPU
22 RAM
24 バス
27 制御回路(BUSアービタ)
41 プログラマブル論理回路
45a、45b インターフェース装置
61 マイクロプロセッサ
Claims (14)
- 制御ユニット(21)、第1処理機能を実行できる第1回路ブロック(41)、及び第2処理機能を実行できる第2回路ブロック(61)を備えた電子回路(101)におけるデータ転送方法であって、初期化ステップにて前記制御ユニット(21)により発せられる特定コマンドにより前記電子回路(101)を設定することを特徴とし、更に、
− 前記制御ユニット(21)により発せられる前記特定コマンドを、前記第1回路ブロック(41)に接続された第1インターフェース装置(45a)によってインターセプトするステップ、
− 前記第1回路ブロック(41)を作動させて前記第1処理機能を実行し、処理されたデータを生成すべく、インターセプトされた前記特定コマンドを使用するステップ、
− 前記処理されたデータを前記第1インターフェース装置(45a)の制御下にて前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2回路ブロックに接続された第2インターフェース装置(45b)に含まれるI/Oバッファ装置に転送することによって前記処理されたデータを前記第1回路ブロック(41)から前記第2回路ブロック(61)に直接転送すべく前記特定コマンドを使用するステップ
を含むことを特徴とするデータ転送方法。 - − 前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2インターフェース装置(45b)に含まれるI/Oバッファ装置への前記処理されたデータの転送のために、前記制御ユニット(21)に接続されたバス(24)を使用するステップ
を特徴とする請求項1に記載のデータ転送方法。 - − 前記処理されたデータの転送が完了すると、該完了を示す(I/O)信号を前記第1インターフェース装置(45a)によって前記制御ユニット(21)に転送する更なるステップ
を特徴とする請求項1又は2に記載のデータ転送方法。 - − 制御ユニット(21)、
− 第1処理機能を実行できる第1回路ブロック(41)、及び
− 第2処理機能を実行できる第2回路ブロック(61)
を備えた電子回路であって、
− 前記制御ユニット(21)が前記電子回路(101)を設定するための特定コマンドを初期化ステップにて生成できることを特徴とし、更に、
− 第1インターフェース装置(45a)と第2インターフェース装置(45b)が前記第1回路ブロック(41)と第2回路ブロック(61)にそれぞれ接続され、前記第1インターフェース装置(45a)と第2インターフェース装置(45b)の各々がそれぞれI/Oバッファ装置を備え、前記第1インターフェース装置(45a)が、
− 前記制御ユニット(21)により発せられた前記特定コマンドをインターセプトすること、
− 前記第1回路ブロック(41)を起動して前記第2回路ブロック(61)に転送されるべき処理データを生成すべく、インターセプトされた前記特定コマンドを使用すること、及び
− 前記処理データを前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2インターフェース装置(45b)に含まれるI/Oバッファ装置に転送することによって前記処理データを前記第1回路ブロック(41)から前記第2回路ブロック(61)に直接転送すべく前記特定コマンドを使用すること、
ができることを特徴とする電子回路。 - 前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2インターフェース装置(45b)に含まれるI/Oバッファ装置への前記処理データの転送のために、前記制御ユニット(21)に接続されたバス(24)を備えることを特徴とする請求項4に記載の電子回路。
- 前記第1インターフェース装置(45a)が、
− 前記特定コマンドに基づいて定められた命令シーケンスを作動することによって、前記制御ユニット(21)により発せられた前記特定コマンドを管理することができるコントローラ(51)
を備えることを特徴とする請求項4に記載の電子回路。 - 前記コントローラ(51)が、
− 選択的に作動できる複数の命令シーケンスを記憶できるメモリユニット(511)
を備えることを特徴とする請求項6に記載の電子回路。 - 前記第1インターフェース装置(45a)が、
− 前記第1インターフェース装置(45a)から前記第2インターフェース装置(45b)に含まれるI/O装置に関連した所定アドレスへのデータ転送を制御できるメモリ制御ユニット(55)
を備えることを特徴とする請求項5〜7のいずれか一項に記載の電子回路。 - 前記メモリ制御ユニット(55)が、
− 前記バス(24)の制御部に向けた包括リクエスト機能を発生できるメモリコントローラユニット(551)、及び
− 前記バス(24)の前記制御部のタイプの関数として前記包括リクエストを特化できる適応ユニット(552)、
を備えることを特徴とする請求項8に記載の電子回路。 - 前記第1インターフェース装置(45a)が、
− 前記第1回路ブロック(41)を作動させて前記第1処理機能を実行することができる第1ブロックインターフェースユニット(54a)
を備えることを特徴とする請求項4〜9のいずれか一項に記載の電子回路。 - 前記第1ブロックインターフェースユニット(54a)が前記コントローラ(51)を介して前記制御ユニット(21)によりプログラミングされ得ることを特徴とする請求項6〜10のいずれか一項に記載の電子回路。
- 前記第1インターフェース装置(45a)に含まれる前記I/Oバッファ装置が前記第1ブロックインターフェースユニット(54a)に含まれることを特徴とする請求項10又は11に記載の電子回路。
- 複数の回路ブロック(41、61)の間でのデータ転送連鎖をエミュレートするためのエミュレーション・サブシステムであることを特徴とする請求項4〜12のいずれか一項に記載の電子回路。
- 前記回路ブロックが、ハードウエアタイプの回路ブロック(41)及び/又はファームウエアタイプの回路ブロック(61)からなることを特徴とする請求項13に記載の電子回路。
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