JP4551657B2 - 電子回路におけるデータ転送方法、電子回路及び関連装置 - Google Patents

電子回路におけるデータ転送方法、電子回路及び関連装置 Download PDF

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Description

技術分野
本発明は、制御ユニット、記憶手段を備えた第1回路ブロック、及びこの第1回路ブロックとデータを交換することができる第2回路ブロックを組み込んだ電子回路におけるデータ転送方法に関する。
また、本発明は、本発明による方法を実施するよう構成された電子回路及び装置にも関する。
特に、本発明は、例えば送信及び受信の連鎖を実現しエミュレートすることができる試験サブシステムに関し、このサブシステムにおいては,ハードウエアブロックの形式及び/又はファームウエアブロックの形式にて実現された回路ブロックが共存し、また、試験手順は、該連鎖を形成するブロックの機能を選択的に起動すること、及び例えば一方のブロックからもう一方のブロックへのRAMを介したデータ転送を管理することからなる。
背景技術
周知のように、特定の処理機能を実行できるハードウエア及び/又はファームウエアの回路ブロック間でのデータ交換は、特に電子回路の試験又はエミュレーション用サブシステム内にてCPUを強く拘束する。
例として図1の論理図を考える。これは公知の種類のエミュレーション又は試験用サブシステム10に関係する。該システムとしては、例えば、複数のハードウエア及び/又はファームウエアブロックにより形成された回路の挙動エミュレーション用に構成された、ARM社製のエミュレーション・サブシステム・モデルARM INTEGRATOR/APが挙げられる。
上記サブシステム10は、その可能な構成の1つにて、基本ボード12、第1モジュール14、及び第2モジュール16を組み込む。第1モジュール14には、FPGA(フィールド・プログラマブル・ゲート・アレイ)型の少なくとも1つのプログラマブル論理回路41が内蔵でき、第2モジュール16には、DSP(デジタル信号プロセッサ)型の少なくとも1つのマイクロプロセッサ61が内蔵できる。
上記サブシステム10の基本ボード12は、制御用マイクロプロセッサ(CPU)21(例えばARM7TDMI型)、ランダムアクセスメモリ(RAM)22、並びにアドレス、制御及びデータ用チャネル(BUB)24を組み込む。BUB24には、公知の方法によりCPU21、RAM22、FPGA41及びDSPマイクロプロセッサ61が接続される。
一般に知られているように、エミュレーション段階中では、例えば論理回路FPGA41によりエミュレートされるハードウエアブロックから、例えばDSP61によりエミュレートされるファームウエアブロックへのデータ転送は以下の様に実行される。
− 一旦、論理回路FPGA41が、同じFPGA41中に実現された処理機能を実行し、該操作の完了をCPU21に知らせたならば、CPU21は、FPGA41により処理されたデータのRAM22への転送を、
− BUS24にアクセスして処理データを論理回路FPGA41から読出すこと、
− BUS24にアクセスしてちょうど読出されたデータをRAM22に書き込むこと、
によって漸次チェックすることを開始し、
− RAM22への転送が完了すると、CPU21は、
− BUS24にアクセスして前に記憶されたデータをRAM22から読出すこと、及び
− BUS24にアクセスしてちょうど読出されたデータをDSP61に書き込むこと、
によってRAM22からデータを読出し、それらをDSP61に転送する。
明らかに、DSP61からFPGA41への転送プロセスは実質的に同様であるが、逆方向である。
背景技術における第1の技術的な問題は、次の事実に起因している。すなわち、FPGA(ハードウエアブロック)41から又はDSP(ファームウエアブロック)61からの転送及びその逆の転送の各々により、BUS24が2倍拘束され、またハードウエアブロック41からファームウエアブロック61への転送又はその逆の転送の各々により、BUS24が4倍拘束され、よってBUS24の過負荷が生じ、特に、サブシステム10が例えば伝送連鎖をリアルタイムでエミュレートする必要がある場合に過負荷が生じる。
従来技術の第2の問題は、次の事実に存する。すなわち、データ転送中、CPU21はデータ転送を1つずつ管理しモニターする必要があるので、CPU21が被試験電子回路のエミュレーションに要求される別の処理機能を実行するのが妨げられる。
上述した従来技術の問題点ゆえに、使用中のシステムのBUS又はCPUの特性を増強してブロックからブロック又はブロックからRAMへのデータ転送により生じる過負荷に対応することがしばしば必要である。
明らかに、上述の問題は、ここに記載したエミュレーション用サブシステム中だけでなく、一般に、特定の処理機能を実行する回路ブロック間でのデータ転送がここに取り上げたものと同様の方法に従うような、中又は高程度の複雑さの電子回路すべてにおいても存在し得る。
発明の開示
本発明の目的は、大幅なコスト増なしに、CPU及びBUSの負荷を従来技術に比べて少なくとも50%低減することができる電子回路におけるデータ転送方法である。
また、本発明の目的は、回路ブロックからRAMへのデータ転送又は第1回路ブロックから別のブロックへのデータ転送中におけるCPU及びBUSの過負荷を低減できる電子回路及び装置でもある。
この目的は、特許請求の範囲に示され、ここに記載された方法、回路及び装置によって達成される。
特に、この目的は、本発明による方法により達成され、本発明により、回路ブロックからRAMへのデータ転送又はブロックからブロックへのデータ転送に関係するCPU機能が、同じ回路ブロックに接続された電子装置によってインターセプトされて直接管理される。
また、該目的は、本発明による電子回路により達成され、この電子回路では、ハードウエア又はファームウエアの回路ブロックが、CPU制御なしにて、RAMから若しくはRAMへの転送、又はブロックからブロックへの転送を直接管理するよう構成された対応する装置に接続される。
本発明の別の特徴により、CPU及びBUSの負荷を軽減することに加えて、回路ブロックに接続された各電子装置もまた、例えばブロックの適応(adaptation)機能を回路に付与するように、かつ、同じハードウエア又はファームウエア回路ブロックを実質的に「中立」、すなわち当該ブロック自体が配置された回路に独立とするように、プログラミング可能に構成される。
図面の簡単な説明
本発明のこの特徴及びその他の特徴は、添付図面の非限定的な例により作られた好ましい実施態様の以下の説明により明確になる。
図1は、従来技術によるエミュレーション用サブシステムのブロック図である。
図2は、本発明によるエミュレーション用サブシステム又は電子回路のブロック図である。
図3は、図2の電子回路を実現するよう構成された装置のブロック図である。
発明を実施するためのベストモード
図2では、本発明による電子回路101が、例えば図1に示すタイプのエミュレーション用サブシステムによって形成される。ここでは、ハードウエアブロック41とファームウエアブロック61に対し、それぞれのブロック41及び61とBUS24との間に位置する第1インターフェース装置(第1装置)45a及び第2インターフェース装置45bがそれぞれ接続される。
特に、本実施態様の例に従い、例えばARM INTEGRATOR/LMモジュールにより形成された第1モジュール14は、FPGAタイプ(例えばXILINK社のタイプXC200E)のプログラマブル論理回路と第1装置45aとを備える。
第1装置45aは、第1接続46aによりハードウエアブロック41に接続され、第2接続47によりBUS24に接続され(図2及び3)、公知のようにアドレスバス24a、制御バス24b及びデータバス24cを受け入れ、また例えば公知のタイプの制御線48及び49によりインタラプトI/O信号をCPU21と交換する。
例えば公知タイプのPCI(ペリフェラル・コンポーネント・インターコネクト)モジュールにより形成された第2モジュール16は、DSPマイクロプロセッサ(ファームウエアブロック)61、例えばテキサス・インスツルメント社によるTMS320C6201、及び第2装置45bを含む。
第2装置45bは、第1接続46bによりファームウエアブロック61に接続され、第2接続67によりBUS24に接続され、公知タイプの制御線68及び69によりCPU21に接続される。
後に詳細に説明するように、回路45a及び45bは、CPU21から来る決められた制御コマンド(コマンド)をインターセプトするように、かつ、それらの夫々のブロック41及び61からRAM22へ及びその逆のデータ転送、又はハードウエアブロック41からファームウエアブロック61へ及びその逆のデータ転送をCPU21による制御なしに制御するように構成される。
明らかに、当該技術の熟練者が容易に理解するように、回路101上に装置45a及び45bが存在することによっても、CPU21並びに装置45a及び45bによるBUS24への逐次アクセスを制御するよう構成された公知タイプの制御回路(BUSアービタ)27の存在が要求される。
装置45aと45bは、それらと接続したブロックの特徴に関係した特化事項のみ相違する。よって、以下、第1装置45aの構造及び機能を説明する。
接続については後に述べるように、接続46a及び46bは特有であり、それぞれのブロック41及び61の特徴に束縛される一方、接続47、48及び49並びにそれらに対応する67、68及び69は同じタイプである。
装置45aは、例えばデータ転送を制御できるコンポーネント(トランス・コントローラ(TRANS CONTROLLER))51、メモリを制御するコンポーネント(メモリ・コントローラ(MEMORY CONTROLLER))55、及びブロックインターフェースコンポーネント(ブロック・コントローラ(BLOCK CONTROLLER))54aを備える。
トランス・コントローラ51は、メモリ・コントローラ55、ブロック・コントローラ54a、アドレス・バス24a及びデータ・バス24cに接続され、また、制御線48及び49によりCPU21とコマンドを交換するように、かつ、メモリ・コントローラ55と相互作用するか又はデータ・バス24cからデータを収集し、それらをブロック・コントローラ54aへ又はその逆に転送することによって、例えばRAM22とデータを交換するように構成される。
後に詳細に説明するように、電子回路101及び/又は装置45aの設計段階にて定められる例えば初期化機能又は特別な機能を実行するために、トランス・コントローラ51もまた、データ・バス24cによりCPU21とコマンドを交換するよう構成される。
トランス・コントローラ51は、例えば公知タイプの状態機械により形成され、CPU21から来るインタラプトI/O信号などの所定のコマンド、又は初期化段階中にデータ・バス24c上に存在する特定のビット構成に関連して所定の操作シーケンスを実行できる。
好ましい実施形態では、トランス・コントローラ51の状態機械は、例えば、プログラムを記憶するためのメモリ(プログラムメモリ)511とシーケンサ回路512(両方とも公知タイプ)とを備える。
プログラムメモリ511は、例えば、設計段階にて開発されたか又は電子回路101の構成段階にて定められた複数の命令シーケンスを記憶する。
シーケンサ回路512は、プログラムメモリ511に接続され、また、CPU21から来る所定のコマンドに従って、プログラムメモリ511上に記憶された命令シーケンスを選択的に読出して実行することができる。
明らかに、電子回路101の開発又は構成段階では、異なる命令シーケンスが実行でき、好ましい実施態様では、これら異なる命令シーケンスが、多様化されて標準操作機能や初期化機能が得られる。
メモリ・コントローラ55は、トランス・コントローラ51、アドレス・バス24a及び制御バス24bに接続され、また、トランス・コントローラ51から来る命令と共に公知の方法にて制御バス24bに対して、RAM22のアドレス、又はアドレス・バス24a上若しくはメモリコントローラ55自体の内部のレジスタ上の別の回路ブロックのアドレスからの読出し操作又は該アドレスへの書込みを行うことを要求する役目を有する。
一般的な使用目的のため、メモリコントローラ55は、例えば制御バス24bに向けての包括リクエスト機能を発生することができる包括メモリコントローラ(MEMORY CONTROLLER GENERIC)551と、電子回路101上で使用されている制御バスのタイプの関数として制御バス24bへのリクエストを特化することができる適応ユニット又は特定メモリコントローラ(MEMORY CONTROLLER SPECIFIC)552を備える。
メモリコントローラ55は、例えば公知タイプの個別ロジックを用いることにより、又は該タイプのコンポーネントのライブラリに属するメモリコントローラから開始して合成により実現し得る。また、メモリコントローラ55は、好ましくは、別の回路ブロックのデータ又はアドレスの読出し又は書込みのために用いられるRAM22のアドレスを記憶するいくつかのレジスタを組み込んでデータの直接転送を行う。
明らかに、上記アドレスは、関連ブロック41の特徴の関数として装置45aの構成段階にて定めるか、又は電子回路101の設計段階にて事前に定めることができる。
ブロックコントローラ54aは、ハードウエアブロック41とトランス・コントローラ51とに接続され、また、ハードウエアブロック41の特定の機能を実行するように、トランス・コントローラ51から来るコマンドに基づいてハードウエアブロック41を制御するよう構成される。
ブロックコントローラ54aはまた、ハードウエアブロック41による特定機能の完了に際し、該ブロック41による該機能の完了についてトランス・コントローラ51に知らせる役目を有する。
好ましくは、ブロックコントローラ54aは、ハードウエアブロック41とRAM22又は他のブロックとの間で交換されるデータを本実施態様例に従って記憶する公知タイプのI/Oバッファ541aを備える。
特に、I/Oバッファ541aは、例えば、ブロック41の作動時におけるブロック41の入力でのデータ、又はブロック41の機能の完了の際のブロック41の出力でのデータを二者択一的に記憶する。
インターフェース装置45aのブロックコントローラ54aとインターフェース装置45bのブロックコントローラは、それらが関連するブロックに対して特化される。というのは、それぞれのブロック(41及び61)の起動特性は、一般にブロックごとに異なるからであり、よって本実施態様例では、装置45a及び45bはそれぞれのブロックコントローラの特性のみが異なり、上述のように、これはそれらとインターフェースされるブロック41及び61の特性に依存する。
ブロックコントローラは、例えば基本論理回路により実現し得るし、又は関連のトランス・コントローラ若しくはそれぞれのブロック41若しくは61から来るコマンドに関係した所定機能を有する状態機械によっても実現し得る。
好ましくは、電子回路101の初期化段階にて、ブロックコントローラは、CPU21によりプログラミングされるように、関連のトランス・コントローラによって構成される。従って、上記特性ゆえに、ブロックコントローラはそれぞれのブロックの特性を、それらが配置された電子回路の特性に適応させることができる。
上述のアーキテクチャーゆえに、本発明に従い、ハードウエアブロック41に接続された装置45aとファームウエアブロック61に接続された装置45bが、CPU21及びバス24の負荷を大幅に低減することにより、RAM22からそれぞれのブロック(41及び61)への及びその逆へのデータ転送を起動及び実行することができる。
例として、ハードウエアブロック41からRAM22へのデータ転送を考える。
ハードウエアブロック41の機能の完了についてのブロックコントローラ54bによる情報伝達に関し、トランス・コントローラ51は、CPU21に介入を要求することなく、メモリコントローラ55にリクエストを送り、メモリコントローラ55内部のレジスタに示されたアドレスにI/Oバッファ541aの内容をRAM22上に書込むことを起動する。
書込みコマンドの起動の後、トランス・コントローラ51は、I/Oバッファ541aの内容をRAM22に転送し、この転送が終了すると、インタラプトI/O信号を線49上にてCPU21に送って転送の完了を知らせる。
当業者ならば容易に分かるように、本発明により、ハードウエアブロック41からRAM22へのデータ転送では、CPU21の介入の必要がなく、バス24を1回しか占有しない。よって、すべての条件が等しいならば、従来技術に比べてCPU21の負荷とバス24の占有を50%低減できる。
完全のため、データが記憶されるRAM22のアドレスの決定に関する例も記載する。該操作は、電子回路101の初期化又は開始段階にて実行することができる。この実行は、例えば、上記段階51中にデータバス24c上にて初期化の所定コマンドが、CPU21によりトランス・コントローラ51に与えられること、及びこの命令に際し、トランス・コントローラ51が、関連ブロックによる操作の読出し及び書込みに用いられるRAM22のアドレスをアドレスバス24cから読出し、それらをメモリコントローラ55の内部のレジスタに記憶することを想定して行われる。
これまで記載した電子回路101の動作は次の通りである。
初期化ステップでは、CPU21は、特定コマンドを各装置45a又は45bに送り、かつ、RAM22のアドレス又は動作中のデータ交換のために各装置が書込み及び読出しフェーズにて使用しなければならないブロックのアドレスをアドレスバス24a上に与えることにより、電子回路(例えば装置45a及び45b)上に存在する総ての装置を構成する。
動作フェーズ、例えばRAM22からのデータ読出し中、CPU21は、装置45a又は45bが初期化段階で定められたアドレスにてRAM22からデータを収集することができ、かつ、CPU21による追加の介入なしに、それらを夫々のブロック41及び61に対して利用可能にできるようにすべく、データが読出しに利用できることをインタラプトI/O信号により装置45a又は45bに知らせる。
例えば、RAM22へのデータの書込み中、装置45a又は45bはバス24を用い、それぞれのブロック41又は46からRAM22へ初期化段階で割り当てられたアドレスにデータを直接転送し、転送完了の場合にのみ、書込み操作の終了をインタラプトI/O信号によりCPU21に知らせる。
装置45a及び45bにより、RAM22から及びRAM22への書込み及び読出し操作は、
− CPU21が、電子回路101の制御機能を実行するのみであり、例えば伝送連鎖中のデータ転送の特定機能を監視せず、
− データ転送操作中、バス24がCPU21により用いられず、実際には、CPU21は、インタラプトI/O信号に基づいてのみ作動し、初期化コマンドの場合、又は特定の制御コマンドの場合、例えばブロック41若しくは61の出力バッファが空であるような場合にのみ、RAM22などからデータを抽出することなくバス24を使用する
ように実行される。
第1ブロックから第2回路ブロックへの直接データ転送の場合、電子回路101の構成は、これらのブロックに接続された装置が、読出し及び書込み操作を実行する必要のある装置に対応した書き込み及び読み出しアドレスを含むように為される。
例えば初期化段階でのこの実施形態では、CPU21は、メモリコントローラ55の内部レジスタに記憶するために、装置45bのI/Oバッファのアドレスを装置45aに送る。
CPU21から来るインタラプトI/O信号に関連した動作フェーズ中、装置45aは、定められた機能を実行するためにハードウエアブロック41を作動し、該機能が完了すると、処理されたデータを装置45bに直接転送する。該転送の終了時にのみ、このような実施形態に従って、装置45aは、インタラプトO/I信号によってブロック41の活動の終了及び転送の終了をCPU21に知らせる。
当業者には明白となるであろうように、この実施形態により、既存の従来技術と比べてバス24及びCPU21の占有が50%以上低減される。
ハードウエアブロック41に接続された第1装置41a、ファームウエアブロック61に接続された第2装置41b、及びこれらのブロック間でのデータ交換を参照して説明をしてきたが、当業者ならば、装置が同種のブロック(例えば総べてがハードウエアタイプ又はファームウエアタイプ)に接続されている場合には、本発明の特徴は変わらず残り、データ交換は同種ブロック間にて行われることは明らかとなろう。
装置45a及び45bは、それらが接続されている夫々の回路ブロック41及び61から分離したものとして説明してきた。当業者には明らかなように、装置45aは、例えば合成により実現でき、既に述べたように、回路要素(そのモデルはコンポーネントのライブラリから容易に検索できる)により形成されるハードウエアブロック41に統合される。
同様に、当業者には明らかなように、ファームウエアブロックとして用いられるマイクロプロセッサ又はDSPが、バス24並びに制御線68及び69に直接接続され得るという仮定にて、ファームウエアブロック61に接続された装置45bは、記載した装置の論理アーキテクチャーを実行するファームウエアの形態にて実現され得る。
ここでは、それぞれの装置を各回路ブロックに関連付けることによって説明してきたが、当業者には明らかなように、上記条件は、CPUとバスの負荷を増すことなく各ブロックが他のブロックに直接データを転送できることを保証することにのみ厳密に要求される。
明らかに、ここに提示された回路及び実施の詳細並びに操作方法の詳細のみならず、サイズ、寸法、形、材料、コンポーネント、回路要素、接続及びコンタクトについての上記説明については、特許請求の範囲に記載のような本発明の思想及び範囲から逸脱することなく、修正又は改変が可能である。
従来技術によるエミュレーション用サブシステムのブロック図である。 本発明によるエミュレーション用サブシステム又は電子回路のブロック図である。 図2の電子回路を実現するよう構成された装置のブロック図である。
符号の説明
10 エミュレーション用又は試験用サブシステム
12 基本ボード
14 第1モジュール
16 第2モジュール
21 CPU
22 RAM
24 バス
27 制御回路(BUSアービタ)
41 プログラマブル論理回路
45a、45b インターフェース装置
61 マイクロプロセッサ

Claims (14)

  1. 制御ユニット(21)、第1処理機能を実行できる第1回路ブロック(41)、及び第2処理機能を実行できる第2回路ブロック(61)を備えた電子回路(101)におけるデータ転送方法であって、初期化ステップにて前記制御ユニット(21)により発せられる特定コマンドにより前記電子回路(101)を設定することを特徴とし、更に、
    − 前記制御ユニット(21)により発せられる前記特定コマンドを、前記第1回路ブロック(41)に接続された第1インターフェース装置(45a)によってインターセプトするステップ、
    − 前記第1回路ブロック(41)を作動させて前記第1処理機能を実行し、処理されたデータを生成すべく、インターセプトされた前記特定コマンドを使用するステップ、
    − 前記処理されたデータを前記第1インターフェース装置(45a)の制御下にて前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2回路ブロックに接続された第2インターフェース装置(45b)に含まれるI/Oバッファ装置に転送することによって前記処理されたデータを前記第1回路ブロック(41)から前記第2回路ブロック(61)に直接転送すべく前記特定コマンドを使用するステップ
    を含むことを特徴とするデータ転送方法。
  2. 前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2インターフェース装置(45b)に含まれるI/Oバッファ装置への前記処理されたデータの転送のために、前記制御ユニット(21)に接続されたバス(24)を使用するステップ
    を特徴とする請求項1に記載のデータ転送方法。
  3. − 前記処理されたデータの転送が完了すると、該完了を示す(I/O)信号を前記第1インターフェース装置(45a)によって前記制御ユニット(21)に転送する更なるステップ
    を特徴とする請求項1又は2に記載のデータ転送方法。
  4. − 制御ユニット(21)、
    − 第1処理機能を実行できる第1回路ブロック(41)、及び
    − 第2処理機能を実行できる第2回路ブロック(61)
    を備えた電子回路であって、
    − 前記制御ユニット(21)が前記電子回路(101)を設定するための特定コマンドを初期化ステップにて生成できることを特徴とし、更に、
    − 第1インターフェース装置(45a)と第2インターフェース装置(45b)が前記第1回路ブロック(41)と第2回路ブロック(61)にそれぞれ接続され、前記第1インターフェース装置(45a)と第2インターフェース装置(45b)の各々がそれぞれI/Oバッファ装置を備え、前記第1インターフェース装置(45a)が、
    − 前記制御ユニット(21)により発せられた前記特定コマンドをインターセプトすること、
    − 前記第1回路ブロック(41)を起動して前記第2回路ブロック(61)に転送されるべき処理データを生成すべく、インターセプトされた前記特定コマンドを使用すること、及び
    − 前記処理データを前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2インターフェース装置(45b)に含まれるI/Oバッファ装置に転送することによって前記処理データを前記第1回路ブロック(41)から前記第2回路ブロック(61)に直接転送すべく前記特定コマンドを使用すること、
    ができることを特徴とする電子回路。
  5. 前記第1インターフェース装置(45a)に含まれるI/Oバッファ装置から前記第2インターフェース装置(45b)に含まれるI/Oバッファ装置への前記処理データの転送のために、前記制御ユニット(21)に接続されたバス(24)を備えることを特徴とする請求項4に記載の電子回路。
  6. 前記第1インターフェース装置(45a)が、
    − 前記特定コマンドに基づいて定められた命令シーケンスを作動することによって、前記制御ユニット(21)により発せられた前記特定コマンドを管理することができるコントローラ(51)
    を備えることを特徴とする請求項に記載の電子回路。
  7. 前記コントローラ(51)が、
    − 選択的に作動できる複数の命令シーケンスを記憶できるメモリユニット(511)
    を備えることを特徴とする請求項に記載の電子回路。
  8. 前記第1インターフェース装置(45a)が、
    − 前記第1インターフェース装置(45a)から前記第2インターフェース装置(45b)に含まれるI/O装置に関連した所定アドレスへのデータ転送を制御できるメモリ制御ユニット(55)
    を備えることを特徴とする請求項のいずれか一項に記載の電子回路。
  9. 前記メモリ制御ユニット(55)が、
    前記バス(24)の制御部に向けた包括リクエスト機能を発生できるメモリコントローラユニット(551)、及び
    前記バス(24)の前記制御部のタイプの関数として前記包括リクエストを特化できる適応ユニット(552)、
    を備えることを特徴とする請求項8に記載の電子回路。
  10. 前記第1インターフェース装置(45a)が、
    − 前記第1回路ブロック(41)を作動させて前記第1処理機能を実行することができる第1ブロックインターフェースユニット(54a)
    を備えることを特徴とする請求項のいずれか一項に記載の電子回路。
  11. 前記第1ブロックインターフェースユニット(54a)が前記コントローラ(51)を介して前記制御ユニット(21)によりプログラミングされ得ることを特徴とする請求項6〜10のいずれか一項に記載の電子回路。
  12. 前記第1インターフェース装置(45a)に含まれる前記I/Oバッファ装置が前記第1ブロックインターフェースユニット(54a)に含まれることを特徴とする請求項10又は11に記載の電子回路。
  13. 複数の回路ブロック(41、61)の間でのデータ転送連鎖をエミュレートするためのエミュレーション・サブシステムであることを特徴とする請求項12のいずれか一項に記載の電子回路。
  14. 前記回路ブロックが、ハードウエアタイプの回路ブロック(41)及び/又はファームウエアタイプの回路ブロック(61)からなることを特徴とする請求項13に記載の電子回路。
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