CN1549975A - 在电子电路中传送数据的方法,电子电路以及相关设备 - Google Patents

Abstract

本发明涉及一种在电子电路(10)中传送数据的方法，所述电子电路包含了借助总线(24)相连的控制单元或CPU(21)，第一电路部件(41)以及第二电路部件(61)。所述方法和相关电路设想使用接口设备(45a)和/或(45b)，该设备关联于相应电路部件并且能对从第一部件(41)到第二部件(61)的数据的直接传送进行管理，反之亦然，但在这个传送过程中却不会受到CPU(21)的控制。对本方法以及相关电路(101)而言，接口设备(45a)必须能够截取CPU(21)发布的控制命令并且直接管理从第一部件(41)到第二部件(61)的数据传送。因此，本方法和电路(101)以及接口设备(45a)能够显著降低CPU(21)、总线(24)以及电子电路(101)的负载。

Description

在电子电路中传送数据的方法，电子电路以及相关设备

技术领域

本发明涉及一种在一个电子电路中传送数据的方法，其中所述电子电路结合了一个控制单元(CPU)、一个具有存储装置的第一电路部件以及一个能与所述第一电路部件交换数据的第二电路部件。

本发明还涉及一种设计用于实现根据本发明的方法的电子电路和设备。

特别地，本发明涉及的是能够对例如链路传送和接收加以实施和仿真的测试子系统，其中以硬件部件形式和/或固件部件形式实施的电路部件是共存的，并且其中测试程序包括选择性地激活那些形成链路和对例如从一个部件经由RAM而到另一个部件的数据传送进行监视的部件功能。

背景技术

众所周知，在硬件和/或能够执行特定处理功能的固件电路部件之间所进行的数据交换严重地占用了CPU，尤其是在处于电子电路的测试或仿真子系统内部的时候。

例如，让我们对图1中的逻辑图加以考虑，该图涉及的是一种设计用于对由硬件和/或固件部件形成的电路的行为进行仿真的已知类型的仿真或测试子系统10，例如ARM公司生产的仿真子系统模型ARMINTEGRATOR/AP。

所述子系统10在它的一种可能的结构中引入了基板12，可以容纳至少一个FPGA(现场可编程门阵列)类型的可编程序逻辑电路41的第一模块14，以及一个可以容纳至少一个DSP(数字信号处理器)类型的微处理器61的第二模块16。

所述子系统10的基板12包括一个诸如ARM7TDMI类型的控制微处理器(CPU)21，一个随机存取存储器(RAM)22以及一条用于地址、控制和数据(总线)的信道24。在这里，CPU21、RAM22、PFGA41以及DSP微处理器61都是使用已知方式连接到总线24的。

如通常已知的那样，在仿真阶段，从硬件部件和固件部件执行的数据传送是用以下方式执行的，其中硬件部件是用例如逻辑电路PFGA41来仿真的，而固件部件则是用例如DSP61来仿真的：

—一旦逻辑电路FPGA41执行了在相同的PFGA41中实施的处理功能并且向CPU21告知所述操作已经结束，那么CPU21将会通过如下步骤而开始一步一步地检查相对RAM22的PFGA41所处理数据的传送。

—访问总线24，以便从逻辑电路FPGA41中读取那些经过处理的数据；

—访问总线24，以便将读取的数据写入RAM22；以及

—一旦完成了相对于RAM22的传送，则CPU21从RAM22中读取数据，并且通过如下步骤将其传送到DSP61：

—访问总线24，以便从RAM22中读取先前保存的数据；以及

—访问总线24，以便将读取的数据写入DSP61。

显然，从DSP61到FPGA41的传送处理非常相似，但却处于相反的方向。

背景技术中的第一个技术问题是因为如下事实：根据从FPGA41(硬件部件)或是从DSP(固件部件)61开始的每个传送，总线24将被使用两次，反之亦然，并且根据从硬件部件41到固件部件61的传送，总线24将被使用四次，反之亦然，由此将会导致总线24过载，特别是在需要子系统10来对例如一个传输链进行实时仿真的情况下。

现有技术的第二个问题则在于：在任何数据传送过程中，CPU21需要一步一步地管理和监视数据传送，所有这些妨碍了CPU21去执行附加的处理功能，而这些附加处理功能是对所要测试的电子电路进行仿真所必需的。

由于以上阐述的现有技术的问题，通常有必要增加所用系统的总线或CPU的特性，以便承受由部件到部件或是部件到RAM的数据传送产生的过载。

很明显，上文指出的问题不但有可能出现在这里描述的仿真子系统内部，而且通常会在中等或很高复杂性的所有电子电路中出现，其中，在执行特定处理功能的电路部件之间所进行的数据传送遵循的方法与这里突出显示的那些方法相似。

发明内容

本发明的目的是一种在电子电路中传送数据的方法，与现有技术相比，所述方法在没有明显增加成本的情况下允许将CPU和总线负载降低至少50％。

本发明的目的还在于一种能在从电路部件向RAM或从第一电路部件向另一个部件传送数据的过程中降低CPU和总线过载的电子电路和设备。

如在权利要求中阐明的那样，这个目的是通过这里描述的方法、电路和设备来实现的。

特别地，所述目的是由依照本发明的方法来实现的，由此与从电路部件到RAM或是从部件到部件的数据传送相关的CPU功能是由关联到相同电路部件的电子设备截取和直接管理的。

此外，所述目的是由根据本发明的电子电路来实现的，其中硬件或固件这两种电路部件与设计用于在不受CPU控制的情况下对从或向RAM的传送或是从部件到部件的转送进行直接管理的相应设备相关联。

依照本发明的一个附加特征，除了减轻CPU和总线的负载之外，各个关联于电路部件的电子设备还被设计为可编程的，由此可以将例如部件适应功能提供给电路，并使固件或硬件这类相同电路部件实质为中性的，也就是独立于部件自身所在的电路。

附图说明

本发明的这些及其他特征将通过下文中借助附图的关于优选实施例形式的描述而被阐明，其中所述实施例是作为一个非限定性实例而产生的，并且其中：

图1显示了根据现有技术的仿真子系统的框图；

图2描述的是根据本发明的仿真子系统或电子电路的框图；以及

图3描述的是设计用于执行图2电子电路的设备的框图。

具体实施方式

参考图2，举例来说，根据本发明的电子电路101是由一个图1所示类型的仿真子系统形成的，其中与硬件部件41和固件部件61相关联的是一个第一接口设备(第一设备)45a以及第二接口设备45b，所述接口设备分别处于相应的部件41、61与总线24之间。

特别地，按照当前的具体实例，由例如ARM INTEGRATOR/LM模块形成的第一模块14包含了一个FPGA类型的可编程序逻辑电路(硬件部件)41，其中所述FPGA类型可以是例如XILINK公司的XC200E，此外所述第一部件还包含了第一设备45a。

第一设备45a借助于第一连接46a而与硬件部件41相连，并且借助于第二连接47而与总线24相连(图2和图3)，其中如已知的那样，总线24包括地址总线24a、控制总线24b以及数据总线24c，此外举例来说，所述第一设备45a还借助了已知类型的控制线48和49而与CPU21相连，以便与CPU21交换中断I/O信号。

举例来说，第二模块61是由已知类型的PCI(外设部件互连)模块形成的，它包含了诸如Texas仪器公司生产的TMS320C6201这样的DSP微处理器(固件部件)61以及第二设备45b。

第二设备45b则借助于第一连接46b而与固件部件61相连，并且借助于第二连接67而与总线24相连，此外还借助了已知类型的控制线68和69而与CPU21相连。

如在后续中详细说明的那样，电路45a或45b被设计成截取一个或多个来自CPU21的已确定控制命令，并且在不受CPU21控制的情况下，所述电路对从相应部件41或61到RAM22的数据传送加以控制，反之亦然，此外所述电路还对从硬件部件41到固件部件41的数据传送加以控制，反之亦然。本领域技术人员很容易理解，要想在电路101上给出设备45a和45b，显然还需要给出一个已知类型的控制电路(总线仲裁器27)，所述控制电路是设计用于对CPU21以及设备45a和45b所进行的总线24的顺序访问加以控制。

设备45a或45b只在涉及它们所关联的部件特性的特定化特征方面存在差别。因此，后续文本中将对第一设备45a的结构和功能进行描述。如下文阐述的那样，对这些连接而言，连接46a和46b是特定的，它们与相应部件41和61的特征绑定在一起，同时所述连接47、48和49以及它们的相应连接67、68和69则具有等价的类型。

例如，设备45a包括一个能够控制数据传送的组件(传送控制器)51、一个用于控制存储器的组件(存储控制器)55以及一个部件接口组件(部件控制器)54a。

传送控制器51与存储控制器55、部件控制器54a、地址总线24a以及数据总线24c相连，并被设计成了在控制线48和49上与CPU21交换命令，此外，传送控制器51还与存储控制器55进行交互或是从数据总线24c中收集数据并将数据传送到部件控制器54a，从而与例如RAM22交换数据，反之亦然。如稍后将要描述的那样，传送控制器51还被设计成借助数据总线24c来与CPU21交换命令，以便执行例如那些在电子电路101和/或设备45a设计阶段定义的初始化功能或特殊功能。

举例来说，传送控制器51可以是由已知类型的状态机形成的，它能够作用于一系列关联于预定命令的预定操作，其中举例来说，所述预定命令可以是来自CPU21的中断I/O信号或是初始化阶段中在数据总线24c上给出的特定比特配置。

在实施例的一种优选形式中，举例来说，传送控制器51的状态机包含了用于保存程序的存储器(程序存储器)511以及一个定序器电路512，其中这二者都是已知类型的设备。例如，程序存储器511用于保存那些在设计阶段开发或是在电子电路101的配置阶段定义的多个指令序列。定序器电路512连接到程序存储器511并且能够依照来自CPU21的预定命令有选择地读取和执行程序存储器511上保存的指令序列。很明显，在电子电路101的开发或配置阶段可以实施不同的指令序列，并且在实施例的一个优选形式中将所述指令序列变化成标准操作功能和初始化功能。

存储控制器55与传送控制器51、地址总线24a以及控制总线24b相连，其任务是以一种与来自传送控制器51的命令相结合的已知方式来请求控制总线24b激活那些读取或写入操作，其中所述操作针对的可以是RAM22的地址，也可以是地址总线24a或存储控制器55自身内部寄存器上的附加电路部件地址。出于通用目的，举例来说，存储控制器55包含了一个能为控制总线24b产生一个通用请求功能的通用存储控制器551，并且还包含了一个适应单元或特定存储控制器552，它能将针对控制总线24b的请求限定为电子电路101上所用控制总线类型的一个函数。

举例来说，存储控制器55可以通过使用一个已知类型的离散逻辑来实现，但也可以通过由源自归属于所述类型的组件库的存储控制器的合成综合来实现，优选地，所述存储控制器包含了一些寄存器，以便保存那些将要用于读取或写入附加电路部件数据或地址的RAM22的地址，从而直接传送数据。很明显，可以在设备45a的配置阶段将所述地址定义为相关部件41的特征的一个函数，也可以在电子电路101的设计阶段对其做出预先定义。

部件控制器54a与硬件部件41相连，此外还与传送控制器51相连，它被设计成基于来自传送控制器51的命令而对硬件部件41加以控制，以便执行硬件部件41的特定功能。

一旦硬件部件41完成了特定功能，那么部件控制器54a还有责任向传送控制器51告知相同部件41完成所述功能。

优选地，部件控制器54a包含了一个根据当前具体实例而对那些将要在硬件部件41与RAM22或另一个部件之间进行交换的数据加以保存的已知类型的I/O缓存器541a。特别地，举例来说，I/O缓存器541a还用于选择性地在激活相同部件时候保存部件41的输入端的数据，并且在完成了相同部件功能的时候保存部件41输出端的数据。

由于相应部件(41和61)的激活特性以及为各个部件所交换的数据大小通常是随部件的不同而变化的，因此接口设备45a的部件控制器54a以及接口设备45b的部件控制器在其关联的部件上是专用的，这样一来，根据当前具体实例，设备45a和45b只在相应的部件控制器特性方面存在差别，其中如上所述，所述部件控制器转而依赖于其对接的部件41和61的特性。

举例来说，部件控制器可以借助于基本逻辑电路来实现，也可以通过状态机来实现，其中所述状态机具有与来自相关传送控制器或是相应部件41或61的命令相关联的预定函数。

优选地，在电子电路101的初始化阶段，部件控制器被设计成借助相关的传送控制器而由CPU21对其进行编程。因此，依照所述特性，它们能够允许使得相应部件的特性适应于它们所在的电子电路的特性。

根据所描述的特性并且依照本发明，与硬件部件41相关联的设备45a以及与固件部件61相关联的设备45b能够通过极大降低CPU21和总线24的负载来激活并执行从RAM22到相应部件(41或61)的数据传送，反之亦然。

作为实例，让我们对从硬件部件41到RAM22的数据传送加以考虑。在不需要CPU干涉的情况下，传送控制器51与完成硬件部件41的功能的部件控制器54b发出的信令相结合，并且向存储控制器55发送请求，以便在RAM22激活写入操作，其中所述写入操作是将I/O缓存器541a的内容写入到存储控制器55内部的寄存器上指示的地址。在激活了写入命令之后，传送控制器51将I/O缓存器541a的内容传送到RAM22，在完成所述传送的时候，它会经由电线49而向CPU21发送一个中断I/O信号，以便通知传送已经完成。

本领域技术人员很容易理解，由于本发明，因而从硬件部件41到RAM22的数据传送并不需要CPU21的介入，并且仅仅将总线24占用一次，由此在所有条件都相同的情况下，允许减少CPU21的负载，此外，与现有技术相比，它还将总线24的占用减少50％。

为了完整起见，本说明书还包含了一个涉及RAM22的地址判定实例，其中数据保存在RAM22上。所述操作可以在电子电路101的初始化或起始阶段执行，其中所述操作是通过如下步骤来实现的，在所述阶段51，CPU21经由数据总线24c来向传送控制器51提出预定的初始化命令，基于这个命令，传送控制器51从地址总线24c中读取将要用于相关部件所执行的读写操作的RAM22的地址，并且将其存入存储控制器55内部的寄存器。

迄今为止描述的电子电路101的操作如下所示。

在初始化步骤中，CPU21向各个设备45a或45b发送特定命令，并且在地址总线24a上给出RAM22的地址或是部件的地址，其中每个设备都必须在读写阶段使用所述地址，以便在操作中交换数据，由此CPU21对电子电路上给出的所有设备进行配置，例如设备45a和45b。

在操作阶段，举例来说，数据是从RAM22中读取的，CPU21借助中断I/O信号而向设备45a或45b告知数据可用于读取，以使设备45a或45b能在初始化阶段定义的地址收集来自RAM22的数据，并使它们可用于相应的部件41和61，而不需要CPU21的任何附加干涉。

在RAM22上的数据写入过程中，举例来说，设备45a或45b使用了总线24并且直接将那些从相应部件41或61到RAM22的数据传送到初始化阶段分配的地址，只有在传送结束的时候，它们才会借助中断I/O信号来向CPU21告知写操作已结束。

由于设备45a和45b，因此针对RAM22的写入和读取操作是以如下方式执行的

—CPU21只执行电子电路101的控制功能，并且举例来说，CPU21不会注意到传输链中特定的数据传送功能；

—在数据传送过程中，总线24并没有被CPU21使用；事实上，CPU21只基于中断I/O信号来进行活动，并且只在出现了诸如清空部件41或61的输出缓存器这样的初始化命令或特定控制命令的情况下才会使用总线24，而不必从RAM22中提取数据等等。

如果将数据从第一部件直接传送到第二电路部件，则对电子电路101进行配置，以使关联于所述部件的设备包含写入和读取对应于设备的地址，其中读写操作必须在所述设备上得到实施。在这种实施方式中，举例来说，在初始化阶段，CPU21将设备45b的I/O缓存器地址发送到设备45a，以便将其保存存储控制器55的内部寄存器上。在操作阶段，在与来自CPU21的中断I/O信号相关联的情况下，设备45a通过激活硬件部件41来执行所定义的功能，一旦完成所述功能，则它直接将经过处理的数据传送到设备45b；只有在所述传送结束，根据这种实施例形式，设备45a才会通过中断)O/I信号而向CPU21告知部件41活动以及传送的结束。对本领域技术人员来说，很明显，与现有技术相比，这种形式的实施例将总线24和CPU21的占用减少了50％以上。

在这里已经参考关联于硬件部件41的第一设备41a、关联于固件部件61的第二部件41b以及所述部件之间的数据交换而完成了描述，但对本领域技术人员来说，很明显，本发明的特征在设备关联于同类部件的情况下仍未改变，例如所有硬件类型或固件类型以及发生在同类部件之间的数据交换。

在这里，设备45a或45b是在与它们所关联的各自的电路部件41和61相分离的时候描述的。对本领域技术人员来说，很明显，设备45a可以通过例如合成及集成到硬件部件41中而得到实施，如所描述的那样，硬件部件是由易于从组件库中检索到模型的电路元件形成的。

同样，对本领域技术人员来说，很明显，如果用作固件部件的微处理器或DSP能够直接连接到总线24以及控制线68和69，那么与固件部件61相关联的设备45b可以使用执行所述设备逻辑体系结构的固件形式来实现。

在这里是通过将相应设备关联于各个电路部件来完成描述的，但对本领域技术人员来说，很明显，所述条件只对确保各个部件可以直接将数据传送到其他部件而言才是严格需要的，但是并没有增加CPU和总线负载。

对以上描述而言，在不脱离附加权利要求所定义的本发明的实质和范围的情况下，与大小、维度、形式、材料、组件、电路部件、连接和接点以及电路和这里给出的实施方式的细节有关的明显修改和变化都是可行的。

Claims (16)

1.用于在电子电路(101)中传送数据的方法，其中所述电子电路包括一个控制单元(21)，一个能够执行第一处理功能的第一电路部件(41)以及一个能够执行第二处理功能的第二电路部件(61)，其特征在于以下步骤：

借助一个关联于所述第一部件(41)的接口设备(45a)来截取所述控制单元(21)发布的特定命令；

激活所述第一部件(41)，以便执行所述处理功能并且产生经过处理的数据；

在所述接口设备(45a)的控制下，以一种直接方式将经过处理的数据从所述第一部件(41)传送到所述第二部件(61，22)。

2.根据权利要求1的方法，其特征在于以下附加步骤：

一旦完成了所述经过处理的信号的传送，则由所述接口设备(45a)将指示所述完成的信号(I/O)发送到所述控制单元(21)。

3.电子电路，包括：

一个控制单元(21)；

一个能够执行第一处理功能的第一电路部件(41)；

一个能够执行第二处理功能的第二电路部件(61)；

其特征在于：

一个与所述第一电路部件(41)相关联的接口设备(45a)，它能够：

截取所述控制单元(21)发布的特定命令；

激活所述第一部件(41)，以便产生将要传送到所述第二部件(61)的经过处理的数据；以及

以一种直接方式来管理从所述第一部件(41)到所述第二部件(61)的经过处理的数据的传送。

4.根据权利要求3的电子电路，其特征在于所述接口设备(45a)包括：

一个控制器(51)，能够通过激活基于所述特定命令而定义的指令序列来管理由所述控制单元(21)发布的特定命令。

5.根据权利要求4的电子电路，其特征在于所述控制器(51)包括：

一个存储器单元(511)，能够保存多个可以选择性执行的指令序列。

6.根据权利要求3到5的电子电路，其特征在于所述接口设备(45a)包括：

一个存储控制单元(55)，能够控制从所述接口设备(45a)到与所述第二电路部件(61)相关联的预定地址的数据传送。

7.根据权利要求3到6的电子电路，其特征在于所述接口设备(45a)包括：

一个部件接口单元(54a)，能够激活所述第一电路部件(41)，以便执行所述第一处理功能。

8.根据权利要求3到7的电子电路，其特征在于：它是一个用于对多个电路部件(41，61)之间的数据传输链进行仿真的仿真子系统。

9.根据权利要求8的电子电路，其特征在于：所述电路部件包括硬件类型的电路部件(41)和/或固件类型的电路部件(61)。

10.根据权利要求8或9的电子电路，其特征在于：每一个所述电路部件(41，61)都关联于一个相应的接口设备(45a，45b)。

11.与第一电路部件(41)相关联，以便经由总线(24)而从所述第一电路部件(41)向能够执行处理功能的第二电路部件(61)传送数据的接口设备，所述接口设备特征在于：

与所述电路部件(41)以及控制单元(21)相连的组件(51，55，54a)，所述组件能够与所述控制单元(21)交换命令，并且能够控制所述电路部件(41)来执行预定的处理功能，以便产生经过处理的数据，并且借助于所述总线(24)而以一种直接方式将经过处理的数据从所述第一电路部件(41)传送到所述第二电路部件(61)。

12.根据权利要求11的接口设备，其特征在于所述组件(51，55，54a)包括：

一个连接到总线(24)以及控制单元(21)的控制组件(21)，它能够截取所述控制单元(21)的命令并且激活基于所述命令而定义的指令序列。

13.根据权利要求12的接口设备，其特征在于所述控制组件(51)包括：

一个存储单元(55)，能够保存多个可以选择性执行的指令序列。

14.根据权利要求11或权利要求12的接口设备，其特征在于所述组件(51，55，54a)包括：

一个存储控制单元(55)，它与所述总线(24)相连并且能够对经过处理的数据相对预定地址的传送进行控制。

15.根据权利要求14的接口设备，其特征在于所述存储控制单元(55)包括：

一个能够适应于所述总线(24)的适应单元(552)。

16.根据权利要求11或12或14的接口设备，其特征在于：所述组件(51，55，54a)包括：

一个部件接口组件(54a)，它能够连接到所述电路部件(41)并且能够激活所述电路部件(41)，以便执行所述预定处理功能。

Images