CN1313931C

CN1313931C - 程序处理装置

Info

Publication number: CN1313931C
Application number: CNB2004100716569A
Authority: CN
Inventors: 铃木贵之; 山川尚哉
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-08-21
Filing date: 2004-07-21
Publication date: 2007-05-02
Anticipated expiration: 2024-07-21
Also published as: TWI300523B; JP2005070950A; US20050044345A1; US7203819B2; KR100768396B1; CN1584851A; KR20050021241A; TW200513840A

Abstract

本发明提供一种谋求提高软件调试效率的程序处理装置。在控制LSI(12)中，将执行程序的CPU核心(21)以及CPU核心(21)访问存储器空间时使用的内部总线(27)集成在同一半导体基板上。另外，具备监视内部总线(27)并监控程序内的预先指定过的变量的状态的变量中断电路(22)。该变量中断电路(22)对应于所监控的变量的状态分别暂时停止CPU核心(21)的动作。

Description

程序处理装置

技术领域

本发明涉及程序处理装置，更详细地说涉及进行内部软件(firmware)等的动作验证时适于使用的控制LSI。

背景技术

近年来，将内置了CPU的微型计算机等LSI作为内部用途使用，在软件的开发中一般采用计算芯片(evaluation chip)(以下称计算芯片)。在计算芯片中，除了搭载于目标系统的CPU以外，还搭载有支持软件调试的接口电路。而且，在搭载于用户板上的计算芯片上连接内电路仿真器(ICE(R))，通过从该ICE向CPU提供调试用命令，从而进行软件调试。另外，作为与使用计算芯片的调试系统相关的先行技术，例如公知专利文献1。

(专利文献1)

特开平11-282712号公报

但是，在将包含CPU的外围电路搭载在1个芯片上、而实现系统级的功能的SOC(System On a Chip)等中，由于CPU的总线或控制信号汇集到芯片内部，因此产生调试效率降低的问题。即，在这种SOC的软件开发中，由于必须将CPU分别搭载在评价用板上进行调试，故存在将其做成1个芯片的开发费用成为必要，并且使设计期间延长，使TAT(TurnAround Time)降低的问题。

进而，实情为：极力要求降低这种软件调试等的试验成本，可使用于调试的端子被限制为少数。因此，存在无法有效地进行调试的问题。

另外，在现状中，在软件的开发阶段中，通过预先在程序的源代码中设定断点(break point)，在经过此处时使程序停止执行，从而进行调试。但是，在该方法中，由于必须为了设定断点而改写程序存储器，因此存在调试作业繁杂的问题。

发明内容

本发明鉴于这些实际情况，其目在于，提供一种可以实现软件调试效率提高的程序处理装置。

为达到上述目的，根据方案1所述的发明，一种程序处理装置，其具备：执行程序的CPU；与上述CPU集成在同一半导体基板上的、在上述CPU访问存储器空间时使用的内部总线；与所述CPU集成在同一半导体基板上的、被所述CPU动作控制的信号处理电路；和与所述CPU集成在同一半导体基板上，通过2个调试端子连接在调试装置上，监视上述内部总线，监控1个以上上述程序内的预先指定的变量的状态，对应于该监控的变量的状态而暂时停止上述CPU的动作的变量中断电路。根据该构成，在程序内可以任意设定用户想要校验的变量并进行调试。而且，当变更监控的变量的状态时，能停止CPU的动作来修正程序的错误。由此，可以一边随时把握程序的动作状态一边进行调试，可以高效地进行调试作业。

根据方案2所述的发明，一种程序处理装置，其具备：执行程序的CPU；与上述CPU集成在同一半导体基板上的、在上述CPU访问存储器空间时使用的内部总线；与所述CPU集成在同一半导体基板上的、被所述CPU动作控制的信号处理电路；和与所述CPU集成在同一半导体基板上，通过2个调试端子连接在调试装置上，监视上述内部总线，并监控1个以上上述程序内的预先指定的变量的状态，具有在由上述CPU改写该监控的变量的值时，伎上述CPU的动作暂时停止的第一变量中断方式的变量中断电路。根据该构成，每当改写监控的变量的值时，可以一边随时校验程序的动作一边进行调试。

根据方案3所述的发明，一种程序处理装置，其具备：执行程序的CPU；与上述CPU集成在同一半导体基板上的、在上述CPU访问存储器空间时使用的内部总线；与所述CPU集成在同一半导体基板上的、被所述CPU动作控制的信号处理电路；和与所述CPU集成在同一半导体基板上，通过2个调试端子连接在调试装置上，监视上述内部总线，并监控1个以上上述程序内的预先指定的变量的状态，具有在将该监控的变量值改写为预先指定的值时，使上述CPU的动作暂时停止的第二变量中断方式的变量中断电路。根据该构成，由于只有在将变量改写为预先指定的值时才停止CPU的动作，故可以缩短CPU的动作停止时间。由此，可以高效地进行调试作业。

根据方案4所述的发明，上述变量中断电路具备：保存1个以上所监控的变量的地址值的地址寄存器；和将根据上述地址值而监控的变量值保持到该每个地址中的数据寄存器。根据该构成，可以设定多个所监控的变量的地址值，校验多个变量的状态。

根据方案5所述的发明，变量中断电路具备：相对所监控的多个变量，能分别设定上述第一变量中断方式或上述第二变量中断方式的方式设定寄存器。根据该构成，由于对应于程序内的所监控的变量，能任意地设定变量中断功能，因此可以更高效地进行调试作业。

根据方案6所述的发明，变量中断电路通过接口装置将上述地址值、根据地址值而监控的变量的值以及在上述第二变量中断方式中指定的变量值，作为所定的发送用命令后续的变量信息，通过所述调试端子发送到上述调试装置中。由此，调试装置可以在变量中断电路中接收所监控的多个变量信息。

根据方案7所述的发明，变量中断电路在所定的发送周期内定期地将上述变量信息发送到调试装置中。由此，即使在更新变量的值的情况下，用户也可以随时确认其状态，可以更准确地把握程序的动作状态。

根据本发明，可以提供一种实现软件调试效率提高的程序处理装置。

附图说明

图1是表示一实施方式的调试系统的概略构成的框图。

图2是表示变量中断电路的内部寄存器的说明图。

图3是表示变量中断电路的方式设定寄存器的说明图。

图中：12-作为程序处理装置的控制LSI，13-作为调试装置的个人计算机(PC)，21-作为CPU的CPU核心，22-变量中断电路，23-作为接口装置的调试I/F，25-作为外围电路的内部RAM，26-作为外围电路的内部寄存器，27-内部总线，42-地址寄存器，43-数据寄存器，51-方式设定寄存器。

具体实施方式

以下，参照附图，对将本发明的程序处理装置例如适用于进行固件(firmware)调试的控制LSI的-实施方式进行说明。

图1是表示本实施方式的调试系统11的概略的框图。调试系统11包括：作为程序处理装置的控制LSI12；及作为通过该控制LSI12和工具总线而连接的调试装置的个人计算机(以下称PC)13。如后所述，控制LSI12是将包含CPU的外围电路搭载在一块芯片上，来实现系统级功能的系统LSI。PC13例如具有由ICE(R)等构成的调试工具14。

具体地说，在控制LSI12中备有调试用端子(图示省略)，在其调试用端子上连接有工具总线的总线电缆15。为了减小对控制LSI12的芯片尺寸的影响而只设计了少数(在本实施例中为2个(pin))的调试端子，该控制LSI12经总线电缆15与调试工具14进行串行通信。另外，在本实施方式中，在2个调试用端子上分别连接时钟总线和数据总线，以使控制LSI12和调试工具14间的数据传送(双向)与时钟脉冲同步进行。

控制LSI12在同一半导体基板上具有：CPU核心21、变量中断电路22、调试接口(以下称调试I/F)23、外部总线接口(以下称外部总线I/F)24、作为外围电路的内部RAM25及内部寄存器26。另外，在图中虽然没有示出，但控制LSI12还包括由CPU核心21进行动作控制的信号处理电路。

CPU核心21、变量中断电路22、外部总线接口24、内部RAM25及内部寄存器26经内部总线27相互连接。CPU核心21和变量中断电路22经内部总线28连接，CPU核心21和调试I/F23经内部总线29连接。变量中断电路22和调试I/F23经内部总线30连接。

在外部总线I/F24上，经外部总线31而连接有程序存储器32。程序存储器32在本实施方式中例如由闪存(flash memory)构成，成为调试对象的固件以能在CPU核心21中执行的形态保存在该存储器32中。具体地讲，对利用C语言等高级语言记述的固件(程序)执行编译处理及链接处理，变换为CPU核心21可以执行的机器语言的指令序列并保存起来。

CPU核心21读入保存在程序存储器32内的程序并将命令译码，通过访问由映射到该CPU核心21的存储器映像的地址所指定的区域(存储器空间)，从而执行对应于该译码结果的各种处理。另外，在本实施方式中，作为CPU核心21访问的存储器空间，除了经内部总线27而连接的内部RAM25或内部寄存器26之外，还包括经外部总线31而连接的图中未示出的外围电路等的存储器空间。

变量中断电路22在由CPU核心21执行程序时，监控该CPU核心21访问存储器空间时所使用的内部总线27，监控一个或多个在程序的源代码内设定的变量的状态。

详细叙述如下。在变量中断电路22中备有内部寄存器41(图2)。在该内部寄存器41中设定有变量中断电路22监控的变量的地址值。变量中断电路22在CPU核心21实行程序时监视内部总线27(具体而言为地址总线)，校验设定在上述内部寄存器41内的地址是否被内部总线27送出(即，变量是否由CPU核心21访问)。而且，在CPU核心21对该变量进行改写动作时，由内部总线27(具体而言为数据总线)取得该更新数据，并保存在内部寄存器41中。因此，在程序执行时，变量中断电路22监控程序内的预先指定过的变量。

而且，在该变量中断电路22中具备：对应于该变量中断电路22所监控的变量的状态，暂时停止(中断)CPU核心21的动作(具体地为插入TRAP命令)的变量中断功能。

在该变量中断功能中具备：第一变量中断方式(以下称第一方式)和第二变量中断方式(以下称第二方式)，变量中断电路22根据这些变量中断方式中的任何一种方式来实现变量中断功能。

详细记述的话，在设定为第一方式时，在将监控的变量改写为任意值的情况下(即发生改写动作时)，变量中断电路22暂时停止CPU核心21的动作。此时，与上述相同，变量中断电路22将所监控的变量值保存到内部寄存器41中。

而且，在设定为第二方式时，在将所监控的变量改写为预先指定过的变量值(指定值)时，变量中断电路22暂时停止CPU核心21的动作。

由后述的方式设定寄存器51(图3)进行这些方式的设定。

以下，根据图2以及图3，对变量中断电路22所具有的内部寄存器41以及方式设定寄存器51的具体构成进行说明。

如图2所示，内部寄存器41例如由保存8种变量信息的地址寄存器42和数据寄存器43构成。另外，在本实施方式中，所谓变量信息是指所监控的变量的地址值、根据其地址值而进行过监控的变量的值以及上述的变量中断功能的第二方式设定时所指定的变量值(指定值)。

即，变量中断电路22能监控8种变量的状态，各变量信息分别作为监控数据「MON0」～「MON7」被保存在地址寄存器42和数据寄存器43中。

在地址寄存器42中，分别以8位存储在第1、第2、第3寄存器「ADRH」、「ADRM」、「ADRL」中的数据(共计24位)，作为在程序内监控的变量地址值而被预先设定。

在数据寄存器43(「DATA」)中，将根据在其地址寄存器42内设定的变量的地址值(各24位)而进行过监控的8位变量值，或者在上述第二方式的设定时指定的8位变量值(指定值)分别作为「DATA」来存储。

在本实施方式中，利用图3所示的方式设定寄存器，在监控数据「MON0」～「MON7」中设定变量中断功能。

该变量设定寄存器51，由第一设定寄存器52(图中，break any)、第二设定寄存器53(图中，break it)和中断～发生确认寄存器54(图中，break out)构成。

在与这些监控数据「MON0」～「MON7」分别对应的位中，在将第一设定寄存器52的位值设定为‘1’，将第二设定寄存器53的位值设定为‘0’时，就设定为第一方式。另外，在本实施方式中，监控数据「MON0」、「MON1」、「MON3」、「MON7」被设定为第一方式。

而且，在与各监控数据「MON0」～「MON7」分别对应的位中，在将第一以及第二设定寄存器52、53的位值都设定为‘1’时，就是设定为第二方式。另外，在本实施方式中，监控数据「MON2」、「MON4」、「MON5」、「MON6」被设定为第二方式。

中断发生确认寄存器54，在变量中断电路22进行中断产生时(CPU核心21的动作停止时)，将分别对应于各监控数据「MON0」～「MON7」的位值设定为‘1’。

变量中断电路22，在设定为第一方式的监控数据「MON0」、「MON1」、「MON3」、「MON7」中，在分别改写所监控的变量时(改写值为任意值)，将其更新数据保存到数据寄存器43中并暂时停止CPU核心21的动作。另外，此时，变量中断电路22将中断发生确认寄存器54所对应的位值设定为‘1’。

例如，变量中断电路22，监控由图2所示的作为第1、第2、第3寄存器「ADRH」、「ADRM」、「ADRL」的「03：0000h」、「03：0001h」、「03：0002h」指定的监控数据「MON0」的变量。而且，变量中断电路22，在其变量被改写时，将该更新的变量值保存到数据寄存器43的「03：0003h」中并暂时停止CPU核心21的动作，将对应于该监控数据「MON0」的中断发生确认寄存器54的位值设定为‘1’。这个位值‘1’，在程序的动作状态确认后，再设定(清除)为位值‘0’。

另外，变量中断电路22，在设定为第二方式的监控数据「MON2」、「MON4」、「MON5」、「MON6」中，在将分别监控的变量改写为数据寄存器43中预先设定的指定值时，停止CPU核心21的动作。另外，此时，变量中断电路22将中断发生确认寄存器54所对应的位值设定为‘1’。

例如，变量中断电路22监控由图2所示的作为第1、第2、第3寄存器「ADRH」、「ADRM」、「ADRL」的「03：0008h」、「03：0009h」、「03：000Ah」指定的监控数据「MON2」的变量。另外，变量中断电路22，在将这个变量改写为预先设定在数据寄存器43的「03：000Bh」内的指定值时，暂时停止CPU核心21的动作，将对应于该监控数据「MON2」的中断发生确认寄存器54的位值设定为‘1’。该位值‘1’，在程序的动作状态确认后，再设定(清除)为位值‘0’。

上述构成的变量中断电路22，利用所定的传送命令定期地将内部寄存器41(地址寄存器42以及数据寄存器43)所保存的变量信息通过调试I/F23发送到调试工具14(PC13)。此时，在本实施方式中，由于将总线电缆15作为2芯电缆，故发送串行数据。

例如，变量中断电路22，作为发送用命令「C0h」、「04h」(省略图示)的后续变量信息，将作为监控数据「MON 0」的第1、第2、第3寄存器「ADRH」、「ADRM」、「ADRL」的「03：0000h」、「03：0001h」、「03：0002h」中保存的变量的地址值进行发送后，发送作为根据该地址值进行过监控的变量值而保存在「03：0003h」内的数据。

另外，变量中断电路22根据基于CPU核心21的时钟频率而预先设定的所定发送周期，以监控数据「MON0」、「MON1」、…「MON7」、「MON0」的顺序向调试工具14发送变量信息。

相对上述内部寄存器41的变量信息的设定以及相对上述方式设定寄存器51的各方式的设定(以下称方式设定信息)，由调试工具14来进行。

调试工具14，根据由PC13的输入装置(图示省略)输入的开发者(用户)的指示，将上述变量信息以及方式设定信息发送到控制LSI12。CPU核心21从调试I/F23经内部总线29获取所发送的变量信息以及方式设定信息，并将该获得的信息通过内部总线28设定到内部寄存器41以及方式设定寄存器51中。

之后，调试工具14，在CPU核心21中执行程序(固件)。在该执行过程中，变量中断电路22，随时监视相对于预先设定过的变量的地址值是否在进行数据(变量值)的改写动作，在发生了改写时，将该被更新的变量值存储在内部寄存器41中。

此时，对于设定有变量中断功能的变量，如前所述，根据各方式来暂时停止CPU核心21的动作。由此，用户可以确认程序的动作状态，修正固件中的程序错误。

另外，变量中断电路22以所定的发送用命令，将该内部寄存器41保存的变量信息经内部总线30由调试接口23向调试工具14(PC13)发送。调试工具14顺序读取从该控制LSI12发送来的变量信息，并将其内容输出到PC13的显示装置(图示省略)。由此，用户可以以该变量信息为基础来确认程序的动作状态。

根据以上所记述的本实施方式，可达到以下的效果。

(1)在控制LSI12中具备：监视CPU核心21访问存储器空间时使用的内部总线27，并监控预先指定过的变量的状态的变量中断电路22。该变量中断电路22具有：在将所监控的变量改写为任意值时，暂时停止CPU核心21的动作的变量中断功能。根据这样的构成，可在程序内对用户想要校验的变量(如产生分支的部位的变量等)进行任意设定并进行调试。而且，在变更所监控的变量的值时，可以停止CPU核心21的动作，并修正程序的错误等。由此，可以一边随时把握程序的动作状态，一边进行调试，因此可以高效地进行调试作业。

(2)在将所监控的变量改写为预先设定过的指定值时，变量中断电路22可以暂时停止CPU核心21的动作。根据该构成，只有当变量改写为预先指定过的值时，CPU核心21才停止动作，因此可以缩短CPU核心21的动作停止时间。由此，可以高效地进行调试作业。

(3)在本实施方式中，相对于预先指定过的变量，也能以从变量中断电路22顺序串行地发送的多个变量信息为基础进行调试。根据该构成，不必停止CPU核心21的动作，即可一边实时地监视变量的状态(程序的动作状态)一边进行调试作业。

(4)在本实施方式中，相对于预先指定过的多个变量，以从变量中断电路22顺序串行地发送的变量信息为基础进行调试。因此，利用时钟总线和数据总线2根总线电缆15即可实现调试。这样，通过减少调试用端子数，从而可以抑制控制LSI12的芯片尺寸的增加，并可以高效地进行调试作业。

(5)在本实施方式中，不一定如以往那样在程序源代码中设定用于调试的断点。因此，可以不需要用于断点设定的程序存储器的改写作业等。

(6)在本实施方式中，在微型计算机等的软件开发中，搭载了CPU(CPU核心21)即可进行软件的调试。由此，可使软件开发效率提高，降低开发成本。同时也可实现缩短设计时间，提高TAT的目的。

另外，上述实施方式也可以作如下变更而实施。

在本实施方式中，控制LSI12(系统LSI)备有内部RAM25及内部寄存器26(图1)，但是，作为与CPU核心电路21一起搭载在芯片内的外围电路并未限于本实施方式。

变量中断电路22的内部寄存器41的构成，并未限定于图2所示的形态。还有，作为监控数据保存的多个变量信息不限定于本实施方式所列举出的8种，只要至少保存1个变量信息即可。

变量中断电路22的方式设定寄存器51的构成，并未限定于图3所示的形式。而且，作为变量中断功能，也能只设定第一以及第二方式之中的任何一种。

在本实施方式中，将变量中断功能设定在监控数据「MON0」～「MON7」中，当然也可以对变量中断电路22监控的所有的变量进行设定。

在本实施方式中，适用于对固件进行调试的情况，但是并不限定于该适用例。

由上述实施方式可把握的技术思想记述如下。

①一种调试系统，其特征在于，具备：在同一芯片上具有：执行程序的CPU、监视在该CPU访问存储器空间时使用的内部总线，并监控1个以上上述程序内的预先指定过的变量的状态，并对应于该监控的变量的状态，暂时停止上述CPU的动作的变量中断电路、的程序处理装置；和

与上述程序处理装置连接，接收从上述变量中断电路发送来的变量信息并输出的调试装置。

②根据①所述调试系统，其特征在于，能从上述调试装置设定上述变量中断电路应监控的变量信息。

Claims

1.一种程序处理装置，其特征在于，具备：

执行程序的CPU；

与所述CPU集成在同一半导体基板上的、在所述CPU访问存储器空间时使用的内部总线；

与所述CPU集成在同一半导体基板上的、被所述CPU动作控制的信号处理电路；和

与所述CPU集成在同一半导体基板上，通过2个调试端子连接在调试装置上，监视所述内部总线，监控1个以上所述程序内的预先指定过的变量的状态，并根据该监控的变量的状态暂时停止所述CPU的动作的变量中断电路。

2.根据权利要求1所述的程序处理装置，其特征在于，所述变量中断电路具备：

保存1个以上所监控的变量的地址值的地址寄存器；

将根据所述地址值而进行过监控的变量值保存在该每个地址中的数据寄存器。

3.一种程序处理装置，其特征在于，具备：

执行程序的CPU；

与所述CPU集成在同一半导体基板上，通过2个调试端子连接在调试装置上，监视所述内部总线，监控1个以上所述程序内的预先指定过的变量的状态，具有由所述CPU改写该监控的变量的值时，暂时停止所述CPU的动作的第一变量中断方式的变量中断电路。

4.根据权利要求3所述的程序处理装置，其特征在于，所述变量中断电路具备：

保存1个以上所监控的变量的地址值的地址寄存器；

5.根据权利要求3所述的程序处理装置，其特征在于，所述变量中断电路具备：相对于所监控的多个变量，设定所述第一变量中断方式的方式设定寄存器。

6.一种程序处理装置，其特征在于，具备：

执行程序的CPU；

与所述CPU集成在同一半导体基板上，通过2个调试端子连接在调试装置上，监视所述内部总线，监控1个以上所述程序内的预先指定过的变量的状态，具有在将该监控的变量的值改写为预先指定过的变量值时，暂时停止所述CPU的动作的第二变量中断方式的变量中断电路。

7.根据权利要求6所述的程序处理装置，其特征在于，所述变量中断电路具备：

保存1个以上所监控的变量的地址值的地址寄存器；

8.根据权利要求6所述的程序处理装置，其特征在于，所述变量中断电路具备：相对于所监控的多个变量，设定所述第二变量中断方式的方式设定寄存器。

9.根据权利要求7所述的程序处理装置，其特征在于，所述变量中断电路将所述地址值、根据其地址值进行过监控的变量的值以及所述第二变量中断方式中指定的变量值，作为所定的发送用命令后续的变量信息，通过所述调试端子发送到所述调试装置中。

10.根据权利要求9所述的程序处理装置，其特征在于，所述变量中断电路，在所定的发送周期内定期地将所述变量信息发送到所述调试装置中。