KR100768396B1

KR100768396B1 - 프로그램 처리 장치

Info

Publication number: KR100768396B1
Application number: KR1020040065734A
Authority: KR
Inventors: 스즈끼다까유끼; 야마까와나오야
Original assignee: 산요덴키가부시키가이샤
Priority date: 2003-08-21
Filing date: 2004-08-20
Publication date: 2007-10-18
Also published as: CN1313931C; KR20050021241A; JP2005070950A; TW200513840A; US20050044345A1; US7203819B2; TWI300523B; CN1584851A

Abstract

본원 발명은 소프트웨어 디버그의 효율 향상을 도모한다. 제어 LSI(12)에는, 프로그램을 실행하는 CPU 코어(21) 및 CPU 코어(21)가 메모리 공간을 액세스할 때에 사용하는 내부 버스(27)가 동일한 반도체 기판 상에 집적되어 있다. 그리고, 내부 버스(27)를 감시하여 프로그램 내의 사전에 지정된 변수의 상태를 모니터하는 변수 브레이크 회로(22)가 구비되어 있다. 이 변수 브레이크 회로(22)는, 각각 모니터하는 변수의 상태에 따라 CPU 코어(21)의 동작을 일시 정지시킨다.

CPU, 내부 버스, 변수 브레이크 회로, 어드레스 레지스터, 디버그 장치

Description

프로그램 처리 장치{PROGRAM PROCESSING APPARATUS}

도 1은 일 실시예의 디버그 시스템의 개략적인 구성을 도시하는 블록도.

도 2는 변수 브레이크 회로의 내부 레지스터를 도시하는 설명도.

도 3은 변수 브레이크 회로의 모드 설정 레지스터를 도시하는 설명도.

<도면의 주요 부분에 대한 부호의 설명>

12 : 프로그램 처리 장치로서의 제어 LSI

13 : 디버그 장치로서의 퍼스널 컴퓨터(PC)

21 : CPU로서의 CPU 코어

22 : 변수 브레이크 회로

23 : 인터페이스 장치로서의 디버그 I/F

25 : 주변 회로로서의 내부 RAM

26 : 주변 회로로서의 내부 레지스터

27 : 내부 버스

42 : 어드레스 레지스터

43 : 데이터 레지스터

51 : 모드 설정 레지스터

본 발명은 프로그램 처리 장치에 관한 것으로, 상세하게는 조립 소프트웨어(펌웨어) 등의 동작 검증을 행하는 경우에 사용하기에 적합한 제어 LSI에 관한 것이다.

최근, CPU를 내장한 마이크로 컴퓨터 등의 LSI가 조립 용도로서 이용되며, 소프트웨어의 개발에는 이벨류에이션 칩(이하 에바 칩)이 일반적으로 이용된다. 에바 칩에는, 타깃 시스템에 탑재되는 CPU 외에, 소프트웨어의 디버그를 지원하는 인터페이스 회로가 탑재되어 있다. 그리고, 사용자 보드에 탑재한 에바 칩에 인서킷 에뮬레이터(ICE(R))를 접속하여, 그 ICE로부터 디버그용 커맨드를 CPU에 공급함으로써, 소프트웨어 디버그가 행해지고 있다. 또한, 에바 칩을 사용한 디버그 시스템에 관련되는 선행 기술로서 예를 들면 특허 문헌1이 알려져 있다.

[특허 문헌1]

일본 특개평11-282712호 공보

그런데, CPU를 포함한 주변 회로를 1칩 상에 탑재하여 시스템 레벨의 기능을 실현하는 SOC(System On a Chip) 등에 있어서는, CPU의 버스나 컨트롤 신호가 칩 내부에 집약되게 되기 때문에, 디버그 효율이 저하된다고 하는 문제가 있었다. 즉, 이러한 SOC에서의 소프트 개발에서는, CPU를 개별로 평가용 보드에 실어 디버그를 행할 필요가 있기 때문에, 최종적으로 1칩으로 하는 개발비가 필요로 됨과 함 께, 설계 기간이 길어져 TAT(Turn Around Time)를 저하시킨다고 하는 문제가 있었다.

또한, 이러한 소프트웨어 디버그 등의 시험 비용은 극력 저감시키는 것이 요구되고 있어, 디버그에 사용할 수 있는 단자는 소수로 제한되어 있는 것이 실정이다. 이 때문에, 디버그를 효율적으로 행할 수 없다고 하는 문제를 갖고 있었다.

또한, 현재 상태에서는, 소프트웨어의 개발 단계에서, 사전에 프로그램의 소스 코드 내에 브레이크 포인트를 설정하고, 거기를 통과할 때에 프로그램의 실행을 정지시킴으로써, 디버그를 행하도록 하고 있다. 그러나, 이 방법에서는, 브레이크 포인트의 설정을 위해 프로그램 메모리를 재기입할 필요가 있기 때문에, 디버그 작업이 번잡하다고 하는 문제가 있었다.

본 발명은 이러한 실정을 감안하여 이루어진 것으로, 그 목적은 소프트웨어디버그의 효율 향상을 도모할 수 있는 프로그램 처리 장치를 제공하는 것에 있다.

상기의 목적을 달성하기 위해, 제1항에 기재된 발명에 따르면, 프로그램 처리 장치는, 프로그램을 실행하는 CPU와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU에 의해 동작 제어되는 신호 처리 회로와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU가 메모리 공간을 액세스할 때에 사용하는 내부 버스와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 내부 버스를 감시하여 상기 프로그램 내의 사전에 지정된 변수의 상태를 1 이상 모니터하고, 상기 모니터하는 변수의 상태에 따라 상기 CPU의 동작을 일시 정지시키는 변수 브레이크 회로를 구비한다. 이 구성에 따르면, 프로그램 내에서 사용자가 체크하고자 하는 변수를 임의로 설정하여 디버그를 행할 수 있다. 그리고, 모니터하는 변수의 상태가 변경되는 경우에는, CPU의 동작을 정지시켜 프로그램의 버그 등을 수정하는 것이 가능하게 된다. 이에 의해, 프로그램의 동작 상태를 수시 파악하면서 디버그를 행할 수 있어, 디버그 작업을 효율적으로 행할 수 있다.

제2항에 기재된 발명에 따르면, 프로그램 처리 장치는, 프로그램을 실행하는 CPU와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU에 의해 동작 제어되는 신호 처리 회로와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU가 메모리 공간을 액세스할 때에 사용하는 내부 버스와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 내부 버스를 감시하여 상기 프로그램 내의 사전에 지정된 변수의 상태를 1 이상 모니터하고, 상기 모니터하는 변수의 값이 상기 CPU에 의해 재기입하는 경우에 상기 CPU의 동작을 일시 정지시키는 제1 변수 브레이크 모드를 가진 변수 브레이크 회로를 구비한다. 이 구성에 따르면, 모니터하는 변수의 값이 재기입될 때마다 프로그램의 동작을 수시 체크하면서 디버그를 행할 수 있다.

제3항에 기재된 발명에 따르면, 프로그램 처리 장치는, 프로그램을 실행하는 CPU와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU에 의해 동작 제어되는 신호 처리 회로와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU가 메모리 공간을 액세스할 때에 사용하는 내부 버스와, 상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 내부 버스를 감시하여 상기 프로그램 내의 사전에 지정된 변수의 상태를 1 이상 모니터하고, 상기 모니터하는 변수의 값이 사전에 지정된 변수값으로 재기입되는 경우에 상기 CPU의 동작을 일시 정지시키는 제2 변수 브레이크 모드를 가진 변수 브레이크 회로를 구비한다. 이 구성에 따르면, 사전에 지정한 값으로 변수가 재기입되는 경우에만 CPU의 동작이 정지되기 때문에, CPU의 동작 정지 시간을 단축할 수 있다. 이에 의해, 디버그 작업을 효율적으로 행할 수 있다.

제4항에 기재된 발명에 따르면, 상기 변수 브레이크 회로는, 모니터하는 변수의 어드레스값을 1 이상 보유하는 어드레스 레지스터와, 상기 어드레스값에 기초하여 모니터한 변수의 값을 그 어드레스마다 보유하는 데이터 레지스터를 구비한다. 이 구성에 따르면, 모니터하는 변수의 어드레스값을 복수 설정하여, 복수의 변수의 상태를 체크할 수 있다.

제5항에 기재된 발명에 따르면, 변수 브레이크 회로는, 모니터하는 복수의 변수에 대하여 제1 변수 브레이크 모드 또는 제2 변수 브레이크 모드를 개별로 설정 가능하게 하는 모드 설정 레지스터를 구비하고 있다. 이 구성에 따르면, 프로그램 내의 모니터하는 변수에 따라, 변수 브레이크 기능을 임의로 설정하는 것이 가능하게 되기 때문에, 디버그를 보다 효율적으로 행할 수 있다.

제6항에 기재된 발명에 따르면, 변수 브레이크 회로는, 인터페이스 장치를 통해 디버그 장치에 접속되어 있으며, 상기 어드레스값과 그 어드레스에 기초하여 모니터한 변수의 값 및 제2 변수 브레이크 모드에 의해 지정하는 변수값을 소정의 송신용 커맨드에 계속되는 변수 정보로서 디버그 장치에 송신한다. 이에 의해, 디버그 장치는, 변수 브레이크 회로에 의해 모니터하는 복수의 변수 정보를 수신할 수 있다.

제7항에 기재된 발명에 따르면, 변수 브레이크 회로는, 상기 변수 정보를 소정의 송신 사이클에서 정기적으로 디버그 장치에 송신한다. 이에 의해, 변수의 값이 갱신되는 경우에도 사용자는 그 상태를 수시 확인할 수 있어, 프로그램의 동작 상태를 보다 정확하게 파악하는 것이 가능하게 된다.

<실시예>

이하, 본 발명에 따른 프로그램 처리 장치를 예를 들면 펌웨어의 디버그를 행하기 위한 제어 LSI에 적용한 일 실시예를 도면에 따라 설명한다.

도 1은 본 실시예의 디버그 시스템(11)의 개략을 도시하는 블록도이다. 디버그 시스템(11)은, 프로그램 처리 장치로서의 제어 LSI(12) 및 그 제어 LSI(12)와 툴 버스를 통해 접속되는 디버그 장치로서의 퍼스널 컴퓨터(이하 PC)(13)를 포함한다. 후술하는 바와 같이, 제어 LSI(12)는, CPU를 포함한 주변 회로를 1칩에 탑재하여 시스템 레벨의 기능을 실현하는 시스템 LSI이다. PC(13)는, 예를 들면 ICE(R) 등으로 이루어지는 디버그 툴(14)을 갖고 있다.

상술하면, 제어 LSI(12)에는 디버그용 단자(도시 생략)가 구비되며, 그 디버그용 단자에 툴 버스의 버스 케이블(15)이 접속되어 있다. 디버그용 단자는, 제어 LSI(12)의 칩 사이즈에 미치는 영향을 적게 하기 위해 소수(본 실시예에서는 예를 들면 2핀)로 설치되며, 동 제어 LSI(12)는 버스 케이블(15)을 통해 디버그 툴(14)과 직렬 통신한다. 또한, 본 실시예에서는, 2개의 디버그용 단자에 각각 클럭 버스와 데이터 버스가 접속되며, 제어 LSI(12)와 디버그 툴(14) 사이의 데이터 전송(쌍방향)은 클럭에 동기하여 행해지도록 되어 있다.

제어 LSI(12)는, CPU 코어(21), 변수 브레이크 회로(22), 디버그 인터페이스(이하, 디버그 I/F)(23), 외부 버스 인터페이스(이하, 외부 버스 I/F)(24), 주변 회로로서의 내부 RAM(25) 및 내부 레지스터(26)를 동일한 반도체 기판 상에 갖고 있다. 또한, 제어 LSI(12)는, 도시하지 않았지만, CPU 코어(21)에 의해 동작 제어 되는 신호 처리 회로도 갖고 있다.

CPU 코어(21), 변수 브레이크 회로(22), 외부 버스 I/F(24), 내부 RAM(25) 및 내부 레지스터(26)는 내부 버스(27)를 통해 서로 접속되어 있다. CPU 코어(21)와 변수 브레이크 회로(22)는 내부 버스(28)를 통해 접속되며, CPU 코어(21)와 디버그 I/F(23)는 내부 버스(29)를 통해 접속되어 있다. 변수 브레이크 회로(22)와 디버그 I/F(23)는 내부 버스(30)를 통해 접속되어 있다.

외부 버스 I/F(24)에는 외부 버스(31)를 통해 프로그램 메모리(32)가 접속되어 있다. 프로그램 메모리(32)는, 본 실시예에서는 예를 들면 플래시 메모리로 구성되며, 메모리(32)에는 디버그 대상으로 되는 펌웨어가 CPU 코어(21)에 의해 실행 가능한 형태로 저장되어 있다. 보다 구체적으로는, C 언어 등의 고급 언어로 기술된 펌웨어(프로그램)에 컴파일 처리 및 링크 처리가 실시되어, CPU 코어(21)가 실행할 수 있는 기계어의 명령 열로 변환되어 저장되어 있다.

CPU 코어(21)는, 프로그램 메모리(32)에 저장되어 있는 프로그램을 판독하여 명령을 디코드하고, 그 디코드 결과에 따른 각종 처리를 CPU 코어(21)의 메모리 맵에 맵핑된 어드레스에 의해 지정되는 영역(메모리 공간)을 액세스함으로써 실행한다. 또한, 본 실시예에서, CPU 코어(21)가 액세스하는 메모리 공간으로서는, 내부 버스(27)를 통해 접속되는 내부 RAM(25)이나 내부 레지스터(26) 외에, 외부 버스(31)를 통해 접속되는 도시하지 않은 주변 회로 등의 메모리 공간을 포함한다.

변수 브레이크 회로(22)는, CPU 코어(21)에 의한 프로그램 실행 시에 있어서, CPU 코어(21)가 메모리 공간을 액세스할 때에 사용하는 내부 버스(27)를 감시 하고, 프로그램의 소스 코드 내에 설정되어 있는 변수의 상태를 1 또는 복수 모니터한다.

상술하면, 변수 브레이크 회로(22)에는, 내부 레지스터(41)(도 2)가 구비되어 있고, 이 내부 레지스터(41)에는, 변수 브레이크 회로(22)가 모니터하는 변수의 어드레스값이 설정되어 있다. 변수 브레이크 회로(22)는, CPU 코어(21)에 의한 프로그램 실행 시에 내부 버스(27)(구체적으로는 어드레스 버스)를 감시하여, 상기 내부 레지스터(41)에 설정되어 있는 어드레스가 내부 버스(27)로 송출되었는지의 여부(즉, 변수가 CPU 코어(21)에 의해 액세스되었는지의 여부)를 체크한다. 그리고, 그 변수에 대하여 CPU 코어(21)에 의해 재기입 동작이 행해지는 경우에, 그 갱신 데이터를 내부 버스(27)(구체적으로는 데이터 버스)로부터 취득하여 내부 레지스터(41)에 기억하도록 되어 있다. 이에 의해, 프로그램 실행 시에, 변수 브레이크 회로(22)는, 프로그램 내의 사전에 지정된 변수를 모니터한다.

또한, 이 변수 브레이크 회로(22)에는, 그 변수 브레이크 회로(22)가 모니터하는 변수의 상태에 따라, CPU 코어(21)의 동작을 일시 정지(브레이크)시키는(구체적으로는 TRAP 명령을 인터럽트시키는) 변수 브레이크 기능이 구비되어 있다.

이 변수 브레이크 기능에는, 제1 변수 브레이크 모드(이하 제1 모드라고 함)와, 제2 변수 브레이크 모드(이하 제2 모드라고 함)가 구비되어 있고, 변수 브레이크 회로(22)는, 이들 제1 및 제2 모드 중 어느 하나의 모드에 따라 변수 브레이크 기능을 실현한다.

상술하면, 제1 모드가 설정될 때, 변수 브레이크 회로(22)는, 모니터하는 변 수가 임의값으로 재기입되는 경우(즉, 재기입 동작이 발생하는 경우)에 CPU 코어(21)의 동작을 일시 정지시킨다. 이 때, 상기와 마찬가지로 하여, 변수 브레이크 회로(22)는, 모니터한 변수값을 내부 레지스터(41)에 기억한다.

또한, 제2 모드가 설정될 때, 변수 브레이크 회로(22)는, 모니터하는 변수가 사전에 지정된 변수값(지정값)으로 재기입되는 경우에 CPU 코어(21)의 동작을 일시정지시킨다. 이들 각 모드의 설정은, 후술하는 모드 설정 레지스터(51)(도 3)에 의해 행해진다.

이하, 도 2 및 도 3에 따라 변수 브레이크 회로(22)가 갖는 내부 레지스터(41) 및 모드 설정 레지스터(51)의 구체적 구성을 설명한다.

도 2에 도시한 바와 같이, 내부 레지스터(41)는, 예를 들면 8종류의 변수 정보를 보유하는 어드레스 레지스터(42)와 데이터 레지스터(43)로 구성되어 있다. 또한, 본 실시예에서, 변수 정보란, 모니터하는 변수의 어드레스값 및 그 어드레스값에 기초하여 모니터한 변수의 값 및 상술한 변수 브레이크 기능의 제2 모드의 설정 시에 지정하는 변수값(지정값)의 것을 말한다.

즉, 변수 브레이크 회로(22)는, 8종류의 변수의 상태를 모니터 가능하며, 각 변수 정보는 각각 모니터 데이터 「MON0」∼「MON7」로서 어드레스 레지스터(42)와 데이터 레지스터(43)에 보유되도록 되어 있다.

어드레스 레지스터(42)에는, 제1, 제2, 제3 레지스터 「ADRH」,「ADRM」,「ADRL」에 각각 8비트로 저장되어 있는 데이터(계 24비트)가 프로그램 내에서 모니터하는 변수의 어드레스값으로서 사전에 설정되어 있다.

데이터 레지스터(43)에는, 그 어드레스 레지스터(42)에 설정되어 있는 변수의 어드레스값(각 24비트)에 기초하여 모니터한 8비트의 변수값, 혹은 상기 제2 모드의 설정 시에 지정하는 8비트의 변수값(지정값)이 각각 「DATA」로서 기억되도록 되어 있다.

본 실시예에서는, 도 3에 도시한 모드 설정 레지스터(51)에 의해, 모니터 데이터 「MON0」∼「MON7」에 변수 브레이크 기능이 설정되어 있다.

이 모드 설정 레지스터(51)는, 제1 설정 레지스터(52)(도면에서, break any)와, 제2 설정 레지스터(53)(도면에서, break it)와, 브레이크 발생 확인 레지스터(54)(도면에서, break out)로 구성되어 있다.

각 모니터 데이터 「MON0」∼「MON7」에 각각 대응하는 비트에서, 제1 설정 레지스터(52)의 비트값이 「1」, 제2 설정 레지스터(53)의 비트값이 「0」으로 설정될 때에, 제1 모드가 설정되도록 되어 있다. 또한, 본 실시예에서는, 모니터 데이터 「MON0」, 「MON1」, 「MON3」, 「MON7」에 제1 모드가 설정되어 있다.

또한, 각 모니터 데이터 「MON0」∼「MON7」에 각각 대응하는 비트에서, 제1 및 제2 설정 레지스터(52, 53)의 비트값이 모두 「1」로 설정될 때에, 제2 모드가 설정되도록 되어 있다. 또한, 본 실시예에서는, 모니터 데이터 「MON2」,「MON4」, 「MON5」, 「MON6」에 제2 모드가 설정되어 있다.

브레이크 발생 확인 레지스터(54)는, 변수 브레이크 회로(22)에 의한 브레이크 발생 시(CPU 코어(21)의 동작 정지 시)에 각각 각 모니터 데이터 「MON0」∼「MON7」에 대응하는 비트값이 「1」로 설정되도록 되어 있다.

변수 브레이크 회로(22)는, 제1 모드가 설정되는 모니터 데이터 「MON0」,「MON1」, 「MON3」, 「MON7」에서, 각각 모니터하는 변수가 재기입되는 경우(재기입 값은 임의값)에, 그 갱신 데이터를 데이터 레지스터(43)에 기억하여 CPU 코어(21)의 동작을 일시 정지시킨다. 그리고, 이 때, 변수 브레이크 회로(22)는, 브레이크 발생 확인 레지스터(54)의 대응하는 비트값을 「1」로 설정한다.

예를 들면, 변수 브레이크 회로(22)는, 도 2에 도시한 제1, 제2, 제3 레지스터 「ADRH」, 「ADRM」, 「ADRL」인 「03:0000h」, 「03:0001h」, 「03:0002h」에 의해 지정되는 모니터 데이터 「MON0」의 변수를 모니터한다. 그리고, 변수 브레이크 회로(22)는, 그 변수가 재기입되는 경우에 그 갱신되는 변수값을 데이터 레지스터(43)의 「03:0003h」에 보존하여 CPU 코어(21)의 동작을 일시 정지시키고, 그 모니터 데이터 「MON0」에 대응하는 브레이크 발생 확인 레지스터(54)의 비트값을 「1」로 설정한다. 이 비트값 「1」은, 프로그램의 동작 상태 확인 후에 비트값 「0」으로 설정(클리어)된다.

또한, 변수 브레이크 회로(22)는, 제2 모드가 설정되는 모니터 데이터「MON2」, 「MON4」, 「MON5」, 「MON6」에서, 각각 모니터하는 변수가 데이터 레지스터(43)에 사전에 설정되어 있는 지정값으로 재기입되는 경우에 CPU 코어(21)의 동작을 일시 정지시킨다. 그리고, 이 때, 변수 브레이크 회로(22)는, 브레이크 발생 확인 레지스터(54)의 대응하는 비트값을 「1」로 설정한다.

예를 들면, 변수 브레이크 회로(22)는, 도 2에 도시한 제1, 제2, 제3 레지스터 「ADRH」, 「ADRM」, 「ADRL」인 「03:0008h」, 「03:0009h」, 「03:000Ah」에 의해 지정되는 모니터 데이터 「MON2」의 변수를 모니터한다. 그리고, 변수 브레이크 회로(22)는, 그 변수가 데이터 레지스터(43)의 「03:000Bh」에 사전에 설정되어 있는 지정값으로 재기입되는 경우에 CPU 코어(21)의 동작을 일시 정지시키고, 모니터 데이터 「MON2」에 대응하는 브레이크 발생 확인 레지스터(54)의 비트값을 「1」로 설정한다. 이 비트값 「1」은, 프로그램의 동작 상태 확인 후에 비트값 「0」으로 설정(클리어)된다.

상기한 바와 같이 구성되는 변수 브레이크 회로(22)는, 내부 레지스터(41)(어드레스 레지스터(42) 및 데이터 레지스터(43))에 보유되어 있는 변수 정보를, 소정의 송신용 커맨드에 의해 정기적으로 디버그 I/F(23)를 통해 디버그 툴(14)(PC(13))에 송신한다. 이 때, 본 실시예에서는, 버스 케이블(15)을 2핀으로 하고 있기 때문에, 직렬 데이터가 송신되게 된다.

예를 들면, 변수 브레이크 회로(22)는, 송신용 커맨드 「C0h」, 「04h」(도시 생략)에 계속되는 변수 정보로서, 모니터 데이터 「MON0」의 제1, 제2, 제3 레지스터 「ADRH」, 「ADRM」, 「ADRL」인 「03:0000h」, 「03:0001h」, 「03:0002h」에 저장된 변수의 어드레스값을 송신한 후, 그 어드레스값에 기초하여 모니터한 변수값으로서 「03:0003h」에 보존된 데이터를 송신한다.

그리고, 변수 브레이크 회로(22)는, CPU 코어(21)의 클럭 주파수에 기초하여 사전에 설정된 소정의 송신 사이클에 따라, 모니터 데이터 「MON0」, 「MON1」, 「MON7」, 「MON0」의 순으로 변수 정보를 디버그 툴(14)에 송신하도록 되어 있다.

상기 내부 레지스터(41)에 대한 변수 정보의 설정 및 상기 모드 설정 레지스 터(51)에 대한 각 모드의 설정(이하, 모드 설정 정보라고 함)은, 디버그 툴(14)에 의해 행해진다.

디버그 툴(14)은, PC(13)의 입력 장치(도시 생략)로부터 입력하는 개발자(사용자)로부터의 지시에 기초하여, 상기 변수 정보 및 모드 설정 정보를 제어 LSI(12)에 송신한다. CPU 코어(21)는, 전송된 변수 정보 및 모드 설정 정보를 디버그 I/F(23)로부터 내부 버스(29)를 통해 수취하고, 그 수취한 정보를 내부 버스(28)를 통해 내부 레지스터(41) 및 모드 설정 레지스터(51)에 설정한다.

그 후, 디버그 툴(14)은, CPU 코어(21)에 프로그램(펌웨어)을 실행시킨다. 그 실행 과정에서, 변수 브레이크 회로(22)는, 사전에 설정된 변수의 어드레스값에 대하여 데이터(변수값)의 재기입 동작이 행해져 있지 않았는지의 여부를 항상 감시하고, 재기입 발생한 경우에 그 갱신된 변수값을 내부 레지스터(41)에 기억한다.

이 때, 변수 브레이크 기능이 설정되어 있는 변수에 대해서는, 상술한 바와 같이 각 모드에 따라 CPU 코어(21)의 동작이 일시 정지된다. 이에 의해, 사용자는, 프로그램의 동작 상태를 확인하여, 펌웨어의 버그를 수정할 수 있다.

또한, 변수 브레이크 회로(22)는, 내부 레지스터(41)에 보유되어 있는 변수 정보를, 소정의 송신용 커맨드에 의해 내부 버스(30)를 통해 디버그 I/F(23)로부터 디버그 툴(14)(PC(13))에 송신한다. 디버그 툴(14)은, 이 제어 LSI(12)로부터 송신되는 변수 정보를 순차적으로 취득하고, 그 내용을 PC(13)의 표시 장치(도시 생략)에 출력한다. 따라서, 사용자는, 이 변수 정보에 기초하여 프로그램의 동작 상태를 확인할 수도 있다.

이상 기술한 본 실시예에 따르면, 이하의 효과를 발휘한다.

(1) 제어 LSI(12)에는, CPU 코어(21)가 메모리 공간을 액세스할 때에 사용하는 내부 버스(27)를 감시하고, 사전에 지정된 변수의 상태를 모니터하는 변수 브레이크 회로(22)가 구비되어 있다. 이 변수 브레이크 회로(22)는, 모니터하는 변수가 임의값으로 재기입되는 경우에 CPU 코어(21)의 동작을 일시 정지시키는 변수 브레이크 기능을 갖고 있다. 이 구성에 따르면, 프로그램 내에서 사용자가 체크하고자 하는 변수(예를 들면 분기 발생 개소에서의 변수 등)를 임의로 설정하여 디버그를 행할 수 있다. 그리고, 모니터하는 변수의 값이 변경되는 경우에는, CPU 코어(21)의 동작을 정지시켜 프로그램의 버그 등을 수정하는 것이 가능하게 된다. 이에 의해, 프로그램의 동작 상태를 수시 파악하면서 디버그를 행할 수 있기 때문에, 디버그 작업을 효율적으로 행할 수 있다.

(2) 변수 브레이크 회로(22)는, 모니터하는 변수가 사전에 설정된 지정값으로 재기입되는 경우에, CPU 코어(21)의 동작을 일시 정지시킬 수 있다. 이 구성에 따르면, 사전에 지정한 값으로 변수가 재기입되는 경우에만 CPU 코어(21)의 동작을 정지시키도록 하였기 때문에, CPU 코어(21)의 동작 정지 시간을 짧게 할 수 있다. 이에 의해, 디버그 작업을 효율적으로 행할 수 있다.

(3) 본 실시예에서는, 사전에 지정한 변수에 대하여, 변수 브레이크 회로(22)로부터 순차적으로 직렬로 송신되는 복수의 변수 정보에 기초하여 디버그를 행하는 것도 가능하다. 이 구성에 따르면, CPU 코어(21)의 동작을 정지시키지 않고, 변수의 상태(프로그램의 동작 상태)를 리얼 타임으로 감시하면서 디버그 작업을 진 행시킬 수 있다.

(4) 본 실시예에서는, 사전에 지정한 복수의 변수에 대하여, 변수 브레이크 회로(22)로부터 순차적으로 직렬로 송신되는 변수 정보에 기초하여 디버그를 행하도록 하였다. 이 때문에, 클럭 버스와 데이터 버스의 2개의 버스 케이블(15)에 의해 디버그를 실현할 수 있다. 이와 같이 디버그용 단자수를 적게 함으로써, 제어 LSI(12)의 칩 사이즈의 증가를 억제하면서, 디버그 작업을 효율적으로 행할 수 있다.

(5) 본 실시예에서는, 종래와 같은 디버그를 위한 브레이크 포인트를 프로그램의 소스 코드 내에 설정할 필요가 없다. 이 때문에, 브레이크 포인트 설정을 위한 프로그램 메모리의 재기입 작업 등을 불필요로 할 수 있다.

(6) 본 실시예에서는, 마이크로 컴퓨터 등의 소프트 개발에서, CPU(CPU 코어(21))를 탑재한 상태 그대로 소프트웨어 디버그를 행할 수 있다. 이에 의해, 소프트 개발 효율을 향상시켜, 개발 비용의 저감을 도모할 수 있다. 나아가서는 설계 기간을 단축하여 TAT의 향상을 도모할 수 있다.

또한, 상기 실시예는, 이하와 같이 변경하여 실시해도 된다.

·본 실시예에서, 제어 LSI(12)(시스템 LSI)는, 내부 RAM(25) 및 내부 레지스터(26)(도 1)를 구비하지만, 칩 내에 CPU 코어(21)와 함께 탑재되는 주변 회로로서는 본 실시예에 한정되지 않는다.

·변수 브레이크 회로(22)의 내부 레지스터(41)의 구성은, 도 2에 도시한 양태에 한정되는 것은 아니다. 또한, 모니터 데이터로서 보유하는 복수의 변수 정보 는 본 실시예에서 예를 들어 설명한 8종류에 한정되지 않고, 적어도 1개의 변수 정보를 보유할 수 있으면 된다.

·변수 브레이크 회로(22)의 모드 설정 레지스터(51)의 구성은, 도 3에 도시한 양태로 한정되는 것은 아니다. 또한, 변수 브레이크 기능으로서는, 제1 및 제2 모드 중 어느 한쪽만을 설정 가능하게 해도 된다.

·본 실시예에서는, 변수 브레이크 기능을 모니터 데이터 「MON0」∼「MON7」에 설정하였지만, 물론, 변수 브레이크 회로(22)가 모니터하는 모든 변수에 대하여 설정해도 된다.

·본 실시예에서는, 펌웨어의 디버그를 행하는 경우에 적용하였지만, 이 적용예에 한정되는 것은 아니다.

상기 실시예로부터 파악할 수 있는 기술 사상을 이하에 기재한다.

(a) 프로그램을 실행하는 CPU와, 상기 CPU에 의해 동작 제어되는 신호 처리 회로와, 그 CPU가 메모리 공간을 액세스할 때에 사용하는 내부 버스를 감시하여 상기 프로그램 내의 사전에 지정된 변수의 상태를 1 이상 모니터하고, 그 모니터하는 변수의 상태에 따라 상기 CPU의 동작을 일시 정지시키는 변수 브레이크 회로를 동일 칩 상에 갖는 프로그램 처리 장치와,

상기 프로그램 처리 장치에 접속되며, 상기 변수 브레이크 회로로부터 송신되는 변수 정보를 수신하여 출력하는 디버그 장치

를 구비하는 것을 특징으로 하는 디버그 시스템.

(b) 상기 변수 브레이크 회로에서 모니터해야 할 변수 정보를 상기 디버그 장치로부터 설정 가능하게 한 것을 특징으로 하는 (a)에 기재된 디버그 시스템.

본 발명에 따르면, 소프트웨어 디버그의 효율 향상을 도모할 수 있는 프로그램 처리 장치를 제공할 수 있다.

Claims

프로그램을 실행하는 CPU와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU에 의해 동작 제어되는 신호 처리 회로와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU가 메모리 공간을 액세스할 때에 사용하는 내부 버스와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 내부 버스를 감시하여 상기 프로그램 내의 사전에 지정된 변수의 상태를 1 이상 모니터하고, 상기 모니터하는 변수의 상태에 따라 상기 CPU의 동작을 일시 정지시키는 변수 브레이크 회로

를 구비하는 것을 특징으로 하는 프로그램 처리 장치.
프로그램을 실행하는 CPU와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU에 의해 동작 제어되는 신호 처리 회로와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU가 메모리 공간을 액세스할 때에 사용하는 내부 버스와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 내부 버스를 감시하여 상기 프로그램 내의 사전에 지정된 변수의 상태를 1 이상 모니터하고, 상기 모니터하는 변수의 값이 상기 CPU에 의해 재기입되는 경우에 상기 CPU의 동작을 일시 정지시키는 제1 변수 브레이크 모드를 가진 변수 브레이크 회로

를 구비하는 것을 특징으로 하는 프로그램 처리 장치.
프로그램을 실행하는 CPU와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU에 의해 동작 제어되는 신호 처리 회로와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 CPU가 메모리 공간을 액세스할 때에 사용하는 내부 버스와,

상기 CPU와 동일한 반도체 기판 상에 집적된, 상기 내부 버스를 감시하여 상기 프로그램 내의 사전에 지정된 변수의 상태를 1 이상 모니터하고, 상기 모니터하는 변수의 값이 사전에 지정된 변수값으로 재기입되는 경우에 상기 CPU의 동작을 일시 정지시키는 제2 변수 브레이크 모드를 가진 변수 브레이크 회로

를 구비하는 것을 특징으로 프로그램 처리 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 변수 브레이크 회로는,

모니터하는 변수의 어드레스값을 1 이상 보유하는 어드레스 레지스터와,

상기 어드레스값에 기초하여 모니터한 변수의 값을 그 어드레스마다 보유하는 데이터 레지스터를 구비하는 것을 특징으로 하는 프로그램 처리 장치.
제2항 또는 제3항에 있어서,

상기 변수 브레이크 회로는,

모니터하는 복수의 변수에 대하여 상기 제1 변수 브레이크 모드 또는 상기 제2 변수 브레이크 모드를 개별로 설정 가능하게 하는 모드 설정 레지스터를 구비하는 것을 특징으로 하는 프로그램 처리 장치.
제3항에 있어서,

상기 변수 브레이크 회로는,

인터페이스 장치를 통해 디버그 장치에 접속되며, 상기 어드레스값과 그 어드레스값에 기초하여 모니터한 변수의 값 및 상기 제2 변수 브레이크 모드에 의해 지정하는 변수값을, 소정의 송신용 커맨트에 계속되는 변수 정보로서 상기 디버그 장치에 송신하는 것을 특징으로 하는 프로그램 처리 장치.
제6항에 있어서,

상기 변수 브레이크 회로는,

상기 변수 정보를 소정의 송신 사이클에서 상기 디버그 장치에 정기적으로 송신하는 것을 특징으로 하는 프로그램 처리 장치.