CN105718394A - 一种粗粒度可重构系统的片上缓存访存接口及其访问方法 - Google Patents

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董薇
徐亭亭
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Abstract

本申请提供一种粗粒度可重构系统的片上缓存访存接口及其访问方法,在传统的片上缓存访存接口的结构基础上,增加了一个第一级仲裁模块和一个第二级仲裁模块,第一级仲裁模块,用于实现初步判断所述访问请求输入接口单元的所述片上缓存访问请求优先级,并将访问请求分包分配优先级的功能,第二级仲裁模块,用于实现仲裁所述访问请求优先级,并控制所述输入请求的预读取的功能;当访问请求由访问请求输入接口单元输入第一级仲裁模块,经由第一级仲裁模块初步判断、分包访问请求后将其发送至第二级仲裁模块,经由第二级仲裁模块仲裁后,将优先级最高访问请求发送至访问请求解析模块,提高计算单元访问片上缓存的效率。

Description

一种粗粒度可重构系统的片上缓存访存接口及其访问方法
技术领域
本发明属于嵌入式可重构系统领域,具体涉及一种面向多计算单元粗粒度可重构系统的片上缓存访存接口及其访问方法。
背景技术
近年来,随着微电子技术、计算机技术的发展,尤其是大规模高性能的可编程器件的出现、软硬件设计方法和设计工具上的改进,实时电路重构技术逐渐成为国际上计算系统研究中的一个新热点。它的出现使过去传统意义上硬件和软件的界限变得模糊,让硬件系统软件化。实时电路重构的本质是利用可编程器件可多次重复配置逻辑状态的特性,在运行时根据需要动态改变系统的电路结构,从而使系统兼具灵活、简捷、硬件资源可复用、易于升级等多种优良性能。基于此技术设计的可重构系统在高速数字滤波器、图像压缩、硬件演化计算、定制计算、嵌入式系统等方面,都有着广泛的应用前景。
随着可重构系统规模的扩大,在同一个可重构系统中可能存在多个计算单元,每个计算单元都可能会对存储器进行访问。由于访问外部存储器需要时间长,为提高计算性能,加入片上缓存单元。当有多个计算单元同时对片上缓存发出访问请求时,就需要访问接口对这些访问请求进行仲裁决定访问权。
发明内容
本发明的目的是提供一种面向多计算单元粗粒度可重构系统的片上缓存访存接口及其访问方法,提高粗粒度可重构系统计算单元访问片上缓存的效率
为了实现发明目的,本发明公开了面向多计算单元粗粒度可重构系统的片上缓存访存接口,其包括:访问请求输入接口单元、第一级仲裁模块、第二级仲裁模块、控制允许信号输出接口单元、访问请求解析模块、访问请求输出接口单元;所述访问请求输入接口单元用于接收所述粗粒度可重构系统的计算单元访问片上缓存的访问请求;所述第一级仲裁模块用于判断所述访问请求输入接口单元的所述片上缓存访问请求,判断是读请求还是写请求并采取不同的操作步骤,以四个计算单元的读请求为一组分包形成访问请求包并为所述每个访问请求包分配优先级;所述第二级仲裁模块用于仲裁所述访问读请求包及读请求包的访问读请求,并控制所述输入请求的预读取;所述控制允许信号输出接口单元用于输出控制允许信号;所述访问请求解析模块,用于解析访问请求;所述访问请求输出接口单元,用于输出所述解析访问请求。
作为优选,为了对读写两种不同的访问请求进行合理的处理,尽可能提高所述片上缓存访问接口及其访问方法的工作效率,需要通过检测访问请求类别、对读访问请求进行分包并分配优先级,以便后期处理。所述第一级仲裁模块包括固定读写优先级仲裁模块、访问请求分包模块、访问请求包优先级判断单元;固定读写优先级仲裁模块,通过访问请求包优先级查找表单元,将当前优先级最高的访问请求包发送至第二级仲裁模块;访问请求分包模块,用于将所述输入读请求以四个计算单元为一组分包,共有N个计算单元(N=4n),分为n个分包并将分包编号分配优先级;访问请求包优先级判断单元用于判断访问请求固有优先级,所述输入请求中写请求优先级大于读请求,任何情况下优先执行写请求。
作为优选,为了协调各计算单元对片上缓存的访问需求,进一步所述片上缓存访问接口及其访问方法的工作效率,需要对分包内各计算单元请求包的优先级进行轮换重置,所述第二级仲裁模块包括:请求包固定优先级仲裁模块、请求包内轮换优先级仲裁模块、包内优先级轮换重置控制逻辑单元、请求包优先级判断单元、预提交判断模块;请求包固定优先级仲裁模块通过请包内优先级轮换重置控制逻辑单元,将当前优先级最高的访问请求包发送至请求包内轮换优先级仲裁模块;请求包内轮换优先级仲裁模块通过访问请求包内优先级控制逻辑单元,将当前优先级最高的访问请求包发送至请求解析模块;包内优先级轮换重置控制逻辑单元用于控制所述分包内的不同计算单元的所述访问请求优先级,所述分包#1内,初始优先级为#1>#2>#3>#4,执行完计算单元#1的访问请求后,优先级变为#2>#3>#4>#1,执行完计算单元#2的访问请求后,优先级变为#3>#4>#1>#2,依次类推;请求包优先级判断单元用于判断所述不同分包的访问请求固有优先级,判断优先级,分包号小的分包优先大于分包号大的分包,优先执行分包号小的分包;预提交判断模块用于控制访问请求的预提交;
为了进一步实现发明目的,本发明还公开了一种访问方法,包括以下步骤:(1)访问请求输入接口单元检测到访问请求,将访问请求发送至第一级仲裁模块,跳转至步骤(2);(2)第一级仲裁模块优先发送写请求,若为写请求,第一级仲裁模块直接将写请求发送至第二级仲裁模块,若为读请求,则第一级仲裁模块将读请求以四个计算单元为一组分包,发送至第二级仲裁模块,跳转至步骤(3);(3)第二级仲裁模块优先发送分包号较小的分包内优先级最高的计算单元对应的访问请求,每个分包内四个计算单元优先级采用轮换重置的方式控制,第二级仲裁模块将优先级最高访问请求发送至访问请求解析模块,跳转到步骤(4);(4)将当前访问请求提交至访问请求解析模块,并判断访问请求是否全部处理完毕,若处理完毕则结束,否则回到步骤(2)。
附图说明
图1为本发明的片上缓存访问接口结构示意图;
图2位本发明的片上缓存访问接口第一级仲裁模块结构示意图;
图3位本发明的片上缓存访问接口第二级仲裁模块结构示意图;
图4为本发明的片上缓存访问接口的访问流程示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明
如图1所示,可重构计算单元通过本发明的片上缓存访问接口与片上缓存单元链接,本发明的片上缓存访问接口包括访问请求输入接口单元、第一级仲裁模块、第二级仲裁模块、控制允许信号输出接口单元、访问请求解析模块、访问请求输出接口单元;可重构计算单元通过访问请求输入接口单元与片上缓存访问接口连接,访问请求输入接口将可重构计算单元的访问请求发送至第一级仲裁模块;第一级仲裁模块检测访问请求类别并对读访问请求进行分包并分配优先级,发送至第二级仲裁模块;第二级仲裁模块对分包内各计算单元请求包的优先级进行轮换重置并将优先级最高的访问请求发送至访问请求解析模块解析访问请求,通过访问请求输出接口单元输出;控制允许信号输出接口单元用于输出控制允许信号。
如图2所示,本发明的第一级仲裁模块包括固定读写优先级仲裁模块、访问请求分包模块、访问请求包优先级判断单元;访问请求输入固定读写优先级仲裁模块,通过访问请求包优先级查找表单元,将当前优先级最高的访问请求包发送至访问请求分包模块;访问请求分包模块将所述输入读请求以四个计算单元为一组分包,共有N个计算单元(N=4n),分为n个分包并将分包编号分配优先级。
如图3所示,本发明的第二级仲裁模块包括:请求包固定优先级仲裁模块、请求包内轮换优先级仲裁模块、包内优先级轮换重置控制逻辑单元、请求包优先级判断单元、预提交判断模块;访问请求输入请求包固定优先级仲裁模块通过请包内优先级轮换重置控制逻辑单元,将当前优先级最高的访问请求包发送至请求包内轮换优先级仲裁模块;请求包内轮换优先级仲裁模块通过访问请求包内优先级控制逻辑单元,将当前优先级最高的访问请求包发送至预提交判断模块;预提交判断模块用于控制访问请求的预提交。
如图4所示,本发明的片上缓存访问接口访问流程如下,访问请求输入接口单元检测到访问请求,将访问请求发送至第一级仲裁模块,第一级仲裁模块优先发送写请求,若为写请求,第一级仲裁模块直接将写请求发送至第二级仲裁模块,若为读请求,则第一级仲裁模块将读请求以四个计算单元为一组分包,发送至第二级仲裁模块,第二级仲裁模块优先发送分包号较小的分包内优先级最高的计算单元对应的访问请求,每个分包内四个计算单元优先级采用轮换重置的方式控制,第二级仲裁模块将优先级最高访问请求发送至访问请求解析模块,判断访问请求是否全部处理完毕,若处理完毕则结束,否则继续进行经由仲裁模块进行优先级仲裁;
另外需要说明的是,在上述具体实施方式中所描述的各个具体技术特征,在不矛盾的情况下,可以通过任何合适的方式进行组合。为了避免不必要的重复,本发明对各种可能的组合方式不再另行说明。

Claims (4)

1.一种面向多计算单元粗粒度可重构系统的片上缓存访存接口,包括访问请求输入接口单元、控制允许信号输出接口单元、访问请求解析模块、访问请求输出接口单元,其特征在于,还包括一个第一级仲裁模块和一个第二级仲裁模块;
所述第一级仲裁模块,用于实现初步判断所述访问请求输入接口单元的所述片上缓存访问请求优先级,并将访问请求分包分配优先级;
所述第二级仲裁模块,用于实现仲裁所述访问请求优先级,并控制所述输入请求的预读取的功能;当访问请求由访问请求输入接口单元输入第一级仲裁模块,经由第一级仲裁模块初步判断、分包访问请求后将其发送至第二级仲裁模块,经由第二级仲裁模块进一步仲裁后,将优先级最高的访问请求发送至访问请求解析模块;
所述控制允许信号输出接口单元,用于输出控制信号;
所述访问请求解析模块,用于解析访问请求;
所述访问请求输出接口单元,用于输出所述解析访问请求。
2.如权利要求1所述的片上缓存访存接口,其特征在于:所述第一级仲裁模块包括:
固定读写优先级仲裁模块,用于通过访问请求包优先级查找表单元,将当前优先级最高的访问请求包发送至第二级仲裁模块;
访问请求分包模块,用于将所述输入读请求以四个计算单元为一组分包,共有N个计算单元(N=4n),分为n个分包并将分包编号分配优先级;
访问请求包优先级判断单元,用于判断访问请求固有优先级,所述输入请求中写请求优先级大于读请求,任何情况下优先执行写请求。
3.如权利要求1所述的片上缓存访存接口,其特征在于:所述第二级仲裁模块包括:
请求包固定优先级仲裁模块,用于通过请包内优先级轮换重置控制逻辑单元,将当前优先级最高的访问请求包发送至请求包内轮换优先级仲裁模块;
请求包内轮换优先级仲裁模块,用于通过访问请求包内优先级控制逻辑单元,将当前优先级最高的访问请求包发送至请求解析模块;
包内优先级轮换重置控制逻辑单元,用于控制所述分包内的不同计算单元的所述访问请求优先级,所述分包#1内,初始优先级为#1>#2>#3>#4,执行完计算单元#1的访问请求后,优先级变为#2>#3>#4>#1,执行完计算单元#2的访问请求后,优先级变为#3>#4>#1>#2,依次类推;
请求包优先级判断单元,用于判断所述不同分包的访问请求固有优先级,判断优先级,分包号小的分包优先大于分包号大的分包,优先执行分包号小的分包;
预提交判断模块,用于控制访问请求的预提交。
4.一种基于权利要求1-3任一所述的片上缓存访存接口的访问方法,其特征在于,包括以下步骤;
(1)访问请求输入接口单元检测到访问请求,将访问请求发送至第一级仲裁模块,跳转至步骤(2);
(2)第一级仲裁模块优先发送写请求,若为写请求,第一级仲裁模块直接将写请求发送至第二级仲裁模块,若为读请求,则第一级仲裁模块将读请求以四个计算单元为一组分包,发送至第二级仲裁模块,跳转至步骤(3);
(3)第二级仲裁模块优先发送分包号较小的分包内优先级最高的计算单元对应的访问请求,每个分包内四个计算单元优先级采用轮换重置的方式控制,第二级仲裁模块将优先级最高访问请求发送至访问请求解析模块,跳转到步骤(4);
(4)将当前访问请求提交至访问请求解析模块,并判断访问请求是否全部处理完毕,若处理完毕则结束,否则回到步骤(2)。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108595350A (zh) * 2018-01-04 2018-09-28 深圳开阳电子股份有限公司 一种基于axi的数据传输方法和装置
CN111813717A (zh) * 2020-06-10 2020-10-23 烽火通信科技股份有限公司 一种数据帧存储切换的装置及方法
CN113791892A (zh) * 2021-07-30 2021-12-14 北京智芯微电子科技有限公司 数据通路仲裁方法、数据通路仲裁装置及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1952916A (zh) * 2006-11-28 2007-04-25 北京中星微电子有限公司 一种内存访问仲裁装置和方法
CN102855197A (zh) * 2011-11-08 2013-01-02 东南大学 一种面向大规模粗粒度可重构系统存储系统的实现方法
CN103543954A (zh) * 2012-07-16 2014-01-29 中兴通讯股份有限公司 一种数据存储管理方法和装置
CN103914413A (zh) * 2014-04-18 2014-07-09 东南大学 用于粗粒度可重构系统的外存访问接口及其访问方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1952916A (zh) * 2006-11-28 2007-04-25 北京中星微电子有限公司 一种内存访问仲裁装置和方法
CN102855197A (zh) * 2011-11-08 2013-01-02 东南大学 一种面向大规模粗粒度可重构系统存储系统的实现方法
CN103543954A (zh) * 2012-07-16 2014-01-29 中兴通讯股份有限公司 一种数据存储管理方法和装置
CN103914413A (zh) * 2014-04-18 2014-07-09 东南大学 用于粗粒度可重构系统的外存访问接口及其访问方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108595350A (zh) * 2018-01-04 2018-09-28 深圳开阳电子股份有限公司 一种基于axi的数据传输方法和装置
CN111813717A (zh) * 2020-06-10 2020-10-23 烽火通信科技股份有限公司 一种数据帧存储切换的装置及方法
CN111813717B (zh) * 2020-06-10 2022-03-01 烽火通信科技股份有限公司 一种数据帧存储切换的装置及方法
CN113791892A (zh) * 2021-07-30 2021-12-14 北京智芯微电子科技有限公司 数据通路仲裁方法、数据通路仲裁装置及芯片
CN113791892B (zh) * 2021-07-30 2024-03-26 北京智芯微电子科技有限公司 数据通路仲裁方法、数据通路仲裁装置及芯片

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