JP4510808B2 - 振幅レベル制御回路 - Google Patents

Description

本発明は、発振器の発振振幅を制御するための振幅レベル制御回路に関する。

振幅レベル制御回路は、水晶発振器の発振振幅を水晶発振中に制御するため通常用いられている。しかしながら、発振器に対する適切なスタートアップ条件が適合されることを保証するため、多くの発振器回路が、最初に高い利得を用いるよう設計されている。

発振回路の発振振幅は、発振器が最終の発振に近づくにつれ、バイアス電流振幅を低下させて、その利得を低下させることにより制限されることが好ましく、さもなければ、発振振幅は、発振レベルが駆動増幅器の大信号の非線形性により制限されるまで増大するであろう。損失メカニズムは、他の手段が存在しない場合に振幅を制限するが、この損失メカニズムは、例えば、周波数誤差を導入するようなことになりがちである。更に、過剰の発振振幅は、過剰の水晶駆動レベルを生じさせる場合があり、それは、長期間周波数ドリフトをもたらす可能性がある。

米国特許Ｎｏ．６，１９４，９７３に記載された１つの解法は、発振検出器を用いて、発振器電流を制御し、それにより発振振幅が増大するにつれ駆動増幅器の利得を低減する方法である。

この解法は、初期の高利得を発振のスタートアップ時に発生し、それに対応して、発振振幅が増大するにつれ低減することを可能にするにも拘わらず、この解法は、初期の（即ち、スタートアップ時の）電流を容易に決定することが可能でなく、その結果、発振を抑制することをもたらすことができるであろう初期電流が高すぎることがあり得る。

この状況を改善することが望ましい。

本発明の第１の局面に従って、発振器を駆動する第１の電流を発生するよう構成された第１の手段と；第２の電流を発生し、それにより直流電流条件において、前記第２の電流が前記第１の電流の所定の比であるよう構成されたスタック形トランジスタ装置と、を備える発振器のための振幅レベル制御回路であって、前記第２の電流が、基準電流に加えられて、フィードバック電流を形成するよう構成され、それにより直流電流の条件において、前記第１の電流が、前記基準電流、前記フィードバック電流と第１の電流との比、及び前記第１の電流と第２の電流との比により決定され；前記スタック形トランジスタ装置が更に、前記発振器の発振が増大するにつれ前記第２の電流を低減するよう構成され、それにより前記第１の電流を低減する、前記発振器のための振幅レベル制御回路が提供される。

これは、初期のスタートアップ電流を容易に決定することを可能にする一方、ひとたび発振振幅が増大（ビルドアップ）されると、発振器利得をスタートアップ利得より下に低減することにより電力消費をまた低減することを可能にする利点を与える。

前記第１の電流が、直流電流条件において、前記基準電流と、前記フィードバック電流と前記第１の電流との比との積を、１から前記フィードバック電流と第１の電流との比と前記第１の電流と第２の電流との比との積を差し引いた値で除算した値により決定されることが好ましい。

前記フィードバック電流と第１の電流との比がステップアップ比（逓増比）であることが好ましい。
前記第１の電流と第２の電流との比がステップダウン比（逓減比）であることが好ましい。

前記第２の手段が、交差結合されたゲートを有する２つの直列のスタック形（積み重ねられた）デバイスを含むことが好ましい。
振幅レベル制御回路が更に、基準電流を発生する手段を備えることが適切である。

本発明の一実施形態が、ここで、例示として、図面を参照して説明されるであろう。

図１は、共振器１と、この共振器１の振幅を制御するための振幅レベル制御回路２と、バイアス回路５とを有する発振器回路１０を示す。
共振器１はこの実施形態においてはピアス型２ピン共振器であるが、この共振器１は、２つのキャパシタＣ_ＡとＣ_Ｂ間にはめ込まれた水晶３により形成される。各キャパシタは、水晶共振器から遠い端子で電圧ノードＶ_ＳＳに接続される。

十分に定義された電流を発生して、共振器１をスタートアップ時に十分な利得でもって駆動して、十分に制御された要領で発振を開始するよう構成されている振幅レベル制御回路２が、共振器１の入力Ａ及び出力Ｂに結合されている。しかしながら、ひとたび共振器１が発振を始めると、振幅レベル制御回路２は、振幅利得を、発振振幅を所望の値に維持するレベルまで低減するよう構成されており、それにより過剰の電力放散と、発振器の過剰駆動に関連した水晶の故障又は他の問題を回避する。

振幅レベル制御回路２は、以下に説明されるように、バイアス回路５に結合されている。バイアス回路５はＰＭＯＳトランジスタＭ４を含み、当該ＰＭＯＳトランジスタＭ４のドレーンは電圧源Ｖ_ＤＤに結合され、そして当該ＰＭＯＳトランジスタＭ４はダイオード構成にされている（即ち、そのソースがそのゲートに結合されている。）。その上、ＰＭＯＳトランジスタＭ４のソースは、バイアス抵抗Ｒ_ＢＩＡＳに結合されており、そこにおいて、バイアス抵抗Ｒ_ＢＩＡＳは、イネーブル・スイッチＮＭＯＳトランジスタＭ１２を介して電圧源Ｖ_ＳＳに結合されている。

別のＰＭＯＳトランジスタＭ３のゲートは、ロー・パス・フィルタ４を介してＰＭＯＳトランジスタＭ４のゲートにミラー構成で結合されている。ロー・パス・フィルタ４は、抵抗Ｒ_ＬＰ及びキャパシタＣ_ＬＰを含む。当該抵抗Ｒ_ＬＰは、ＰＭＯＳトランジスタＭ４のゲートとＰＭＯＳトランジスタＭ３のゲートとの間に直列接続されている。また、キャパシタＣ_ＬＰの１つの端子は、ＰＭＯＳトランジスタＭ４及びＭ３の両方のゲートの間に結合され、他方の端子は、電圧源Ｖ_ＤＤに結合されている。

ロー・パス・フィルタ４は、以下に説明されるように、振幅レベル制御回路２のフィードバック・ループに主極周波数を導入して、そのフィードバック・ループの低周波数の寄生発振を防止する。

ＰＭＯＳトランジスタＭ３及びＭ４は、第１の電流ミラーとして動作するよう構成され、そこにおいては、当該電流ミラーは、ステップアップ比、例えば８を有する。
ＰＭＯＳトランジスタＭ３のソースは、電源Ｖ_ＤＤに結合され、そしてＰＭＯＳトランジスタＭ３のドレーンは、ＮＭＯＳトランジスタＭ１のドレーンに結合されている。

ＮＭＯＳトランジスタＭ１のドレーンはまた、ピアス共振器１の出力Ｂに接続され、一方ピアス共振器１の入力Ａは、ＮＭＯＳトランジスタＭ１及びＭ２のゲートに接続され、そこにおいて、ＮＭＯＳトランジスタＭ１のソースは、ＮＭＯＳトランジスタＭ２のドレーンに結合され、そしてＮＭＯＳトランジスタＭ２のソースは、スイッチＮＭＯＳトランジスタＭ９のドレーンに結合され、そのスイッチＮＭＯＳトランジスタＭ９のゲートは、イネーブル信号（使用可能化信号）に結合されている。スイッチＮＭＯＳトランジスタＭ９のソースは、Ｖ_ＳＳに結合されている。

ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ１及びＭ２は、ピアス共振器１のための増幅器として動作する。ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ１及びＭ２により形成される増幅器は、ＮＭＯＳトランジスタＭ１及びＭ２のゲートとＮＭＯＳトランジスタＭ１のソースとの間に結合されているフィードバック抵抗Ｒ_ＦＤＢにより活性領域又は遷移領域に保持される。

上記増幅器は、イネーブル・スイッチＮＭＯＳトランジスタＭ９により活性化され、又は活性化を停止される。
２つの直列のスタック形ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８が、ピアス共振器１の入力及び出力に結合され、これら２つの直列のスタック形ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８は、ＮＭＯＳトランジスタＭ７及びＭ６のゲートが共振器１の出力Ｂに結合され且つＮＭＯＳトランジスタＭ８及びＭ５のゲートが共振器１の入力Ａに結合されるように交差結合されたゲートを有する。更に、ＮＭＯＳトランジスタＭ７及びＭ５のドレーンが、ＰＭＯＳトランジスタＭ４のゲートに結合されている。ＮＭＯＳトランジスタＭ７のソースは、ＮＭＯＳトランジスタＭ８のドレーンに結合され、ＮＭＯＳトランジスタＭ８のソースは、イネーブル・スイッチＮＭＯＳトランジスタＭ１１を介して電圧源Ｖ_ＳＳに結合されている。ＮＭＯＳトランジスタＭ５のソースは、ＮＭＯＳトランジスタＭ６のドレーンに結合され、そしてＮＭＯＳトランジスタＭ６のソースは、イネーブル・スイッチＮＭＯＳトランジスタＭ１０を介して電圧源Ｖ_ＳＳに結合されている。

２つの直列のスタック形ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８は、ＮＭＯＳトランジスタＭ１及びＭ２と一緒に第２の電流ミラーを形成するよう構成されている。第２の電流ミラーは、電流ステップダウン比、例えば１／１０を有するよう構成されている。

本発明の目的のため、２つの直列のスタック形ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８は、単一のスタックと置換することができるが、しかし、この２つの直列のスタック形トランジスタを用いることにより、例えば、キャパシタＣ_ＡとＣ_Ｂとの差異のため生じ得る共振器１の入力Ａ及び出力Ｂにおける振幅の差異の場合でさえ発振振幅が増大するときフィードバック電流の低減が保証される。

発振器回路１０は、イネーブル・スイッチＮＭＯＳトランジスタＭ１２、Ｍ１１、Ｍ１０を使用可能化することにより活性化され、それは、Ｖ_ＤＤから、ダイオード構成にされたＰＭＯＳトランジスタＭ４、抵抗Ｒ_ＢＩＡＳ及びイネーブル・スイッチＮＭＯＳトランジスタＭ１２を介してＶ_ＳＳへ流れる基準電流Ｉ_{ＲＢＩＡＳ}が抵抗Ｒ_ＢＩＡＳにより発生されることをもたらす。

その上、ひとたび発振器回路１０が使用可能化されると、フィードバック抵抗Ｒ_ＦＤＢは、ＮＭＯＳトランジスタＭ１及びＭ２の平均ゲート電圧がそれらの平均ドレーン電圧に設定され、それにより、それらＮＭＯＳトランジスタＭ１及びＭ２が、ダイオード接続されたＭＯＳデバイスとして動作することを保証する。従って、ＰＭＯＳトランジスタＭ４及びＭ３により形成された電流ミラー装置は、関連のバイアス電流が発振器増幅器（即ち、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ１及びＭ２）に形成することをもたらす。増幅器電流Ｉ_ＢＩＡＳは、第１の電流ミラーのステップアップ比に依存する。これは、増幅器が意図する動作点に留まることを保証する。従って、発振器のスタートアップ時に見られる発振が無い状態では、デバイスＭ１及びＭ２は、ダイオード接続されたＭＯＳデバイスとして挙動し、そして、対応するＭＯＳデバイスのスタックＭ７及びＭ８とＭ５及びＭ６のそれぞれにおける電流の流れを制御し、そこにおいて、直列のスタック形ＮＭＯＳトランジスタを通る電流の流れは、第２の電流ミラーのステップダウン比により決定される。

直列のスタック形ＮＭＯＳトランジスタの出力がＰＭＯＳトランジスタＭ４のゲートに結合されるので、当該直列のスタック形ＮＭＯＳトランジスタの出力電流は、基準電流Ｉ_{ＲＢＩＡＳ}に加えられ、それは、ＰＭＯＳトランジスタＭ３がＰＭＯＳトランジスタＭ４と一緒に電流ミラーを形成することによって、ＰＭＯＳトランジスタＭ３を流れるべき電流の関連した増大をもたらす。これは、２つの直列のスタック形ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８がＰＭＯＳトランジスタＭ４及びバイアス抵抗Ｒ_ＢＩＡＳにより形成されたバイアス回路５とＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ１及びＭ２により形成された発振器増幅器との間の正のフィードバック・ループを形成することをもたらす。

その結果、スタートアップ時にＰＭＯＳトランジスタＭ３により与えられる発振器バイアス電流Ｉ_ＢＩＡＳは、基準電流Ｉ_{ＲＢＩＡＳ}と２つの電流ミラーの電流比とにより次式のように決定される。

Ｉ(BIASini)＝
(Ｉ(R_BIAS)×第１電流ミラー比)／(１−第１電流ミラー比×第２電流ミラー)

この方程式は、デバイスＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８の全てが飽和領域で動作され、一方イネーブル・デバイスＭ９−Ｍ１１が線形領域で動作される結果として導出可能である。その上、同一のチャネル長さが、デバイスＭ１，Ｍ２，Ｍ５，Ｍ６，Ｍ７及びＭ８と３つのイネーブル・デバイスＭ９−Ｍ１１とに対して選定される。発振が無い状態では、ＮＭＯＳデバイス・スタックの電流の流れは、次式のとおりである。

（１） Ｉ_Ｍ５＝Ｉ_Ｍ７＝Ｉ_Ｍ２×Ｒ_２ Ｉ_Ｍ７＝Ｉ_Ｍ３×Ｒ_２

ここで、Ｒ_２は、次の関連のデバイス幅同士の比により設定され、
Ｒ_２＝Ｗ_Ｍ５／Ｗ_Ｍ１＝Ｗ_Ｍ７／Ｗ_Ｍ１＝Ｗ_Ｍ１０／Ｗ_Ｍ９＝Ｗ_Ｍ１１／Ｗ_Ｍ９
である。

Ｗ_Ｍ１＝Ｗ_Ｍ２；Ｗ_Ｍ５＝Ｗ_Ｍ６；Ｗ_Ｍ７＝Ｗ_Ｍ８であることに注目されたい。
同様に、ＰＭＯＳデバイスＭ３及びＭ４が等しい長さであり、それにより、デバイスＭ４の電流の流れに対するデバイスＭ３の電流の流れは、次式のとおりである。

（２） Ｉ_Ｍ３＝Ｉ_Ｍ４×Ｒ_１

ここで、Ｒ_１＝Ｗ_Ｍ３／Ｗ_Ｍ４ である。

発振が無い状態では、デバイスＭ１，Ｍ２，Ｍ３及びＭ９に流れるＤＣバイアス電流Ｉ_ＢＩＡＳは、次の数ステップで決定される。

（３） Ｉ_Ｍ４＝Ｉ_{ＲＢＩＡＳ}＋Ｉ_Ｍ７＋Ｉ_Ｍ５

（１）をＩ_Ｍ７及びＩ_Ｍ５に代入すると次式が与えられる。

（４） Ｉ_Ｍ４＝Ｉ_{ＲＢＩＡＳ}＋Ｉ_Ｍ３×２×Ｒ_２

（２）を＋Ｉ_Ｍ４に代入すると次式が与えられる。

（５） Ｉ_Ｍ３／Ｒ_１＝Ｉ_{ＲＢＩＡＳ}＋Ｉ_Ｍ３×２×Ｒ_２

この式は、次のように解くことができる。

（６）Ｉ_Ｍ３＝Ｉ_ＢＩＡＳ＝Ｉ_{ＲＢＩＡＳ}×Ｒ_１／（１−２×Ｒ_１×Ｒ_２）

従って、一例として、バイアス抵抗Ｒ_ＢＩＡＳが、３７．６μＡのＤＣバイアス電流Ｉ_ＢＩＡＳを発生するよう選定され、そして第１の電流ミラーが、８のステップアップ比を有するよう構成され、更に第２の電流ミラーが、１／１０のステップダウン比を有するよう構成される場合、増幅器のバイアス・スタートアップ電流は、次のとおりであろう。

３７．６μＡ×８／（１−８／１０）＝１．５ｍＡ
２つの直列のスタック形ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８のゲートがピアス共振器１の入力Ａ及び出力Ｂに結合されているので、共振器１の発振振幅が増大するにつれ、発振信号の正及び負の半分が、それら２つ直列のスタック形ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８と相互作用して、出力電流を低減し、そして、各半波中に、反対の位相信号により制御されるトランジスタ・ゲートは、それらの直列のスタック形ＮＭＯＳトランジスタがゼロ交差する所に近い遷移領域にあるときを除いて、最終の発振振幅がより高いバイアス電流に対して確立されなかった場合、発振器バイアス電流Ｉ_ＢＩＡＳが一例として、スタートアップ電流の１／５まで低減されることができるように上記の直列のスタック・トランジスタをオフにするであろう。これは、ゼロ交差する所の近くの遷移領域の持続時間が、電流がスタック形フィードバック・デバイスＭ５，Ｍ６及びＭ７，Ｍ８に流れるとき発振振幅がより高くなるにつれ一層短くなる結果である。

フィードバック電流が無視し得る程小さくなるならば、実効電流比Ｒ_２はゼロに近づき、従って、残りのバイアス電流は、次式から決定することができる。

（７） Ｉ_{ＢＩＡＳ＿ｍｉｎ}＝Ｉ_{ＲＢＩＡＳ}×Ｒ_１

これは、一例として、３７．６μＡ×８＝３０１μＡになる。

電源電圧Ｖ_ＤＤがＶｔｈ＋２×Ｖ_ｄｓａｔより大きいことだけが必要であるので、これは、振幅レベル制御回路２がほぼ１．０から１．５Ｖの低い電源電圧に適することを可能にする更なる利点を有する。

最小動作電圧を決定するため、考慮すべき２つの異なる電流分岐がある。
１）Ｍ３，Ｍ１，Ｍ２及びＭ９
２ａ）Ｍ４，Ｍ５，Ｍ６及びＭ１０；並びに等価スタック
２ｂ）Ｍ４，Ｍ７，Ｍ８及びＭ１１。

直列のスタック形デバイスＭ１及びＭ２は、単一のデバイスＭｉとみなすことができる。そのＤＣ動作条件は、次のとおりである。
Ｖ_{ＧＳ＿Ｍ３}＝Ｖ_{ＤＳ＿Ｍ３}＝Ｖ_ｔｈ＿Ｎ＋Ｖ_{ｄｓａｔ＿Ｍｉ}
デバイスＭ３は、そのドレーン対ソース電圧がその飽和電圧より大きくなければならないこと、即ち、Ｖ_{ｄｓ＿Ｍ３}＞Ｖ_{ｄｓａｔ＿Ｍ３}であることを要求する飽和状態で動作される。上記の条件は、

であれば、満たされる。
同様に、デバイスＭ４に関して次のことに注目することができる。

Ｖ_{ＧＳ＿Ｍ４}＝Ｖ_{ＤＳ＿Ｍ４}＝Ｖ_ｔｈ＿Ｐ＋Ｖ_{ｄｓａｔ＿Ｍ４}

直列のスタック形スタックＭ５及びＭ６は、飽和状態、従って、Ｖ_{ｄｓ＿Ｍｆ}＜Ｖ_{ｄｓａｔ＿Ｍｆ}で動作される単一のデバイスＭｆとみなすことができる。上記条件は、

であれば、満たされる。
一例として、スレッショルド電圧は、Ｖ_ｔｈ＝Ｖ_ｔｈ＿Ｎ≒−Ｖ_ｔｈ＿Ｐ≒０．６Ｖであり、そして飽和電圧は、Ｖ_{ｄｓａｔ＿Ｎ}≒−Ｖ_{ｄｓａｔ＿Ｐ}≒０．２５Ｖである。従って、最小供給電圧は、次のとおりである。

Ｖ_{ＤＤｍｉｎ}＝Ｖ_ｔｈ＋２×Ｖ_ｄｓａｔ＝０．６Ｖ＋２×０．２５Ｖ＝１．１Ｖ

上記の計算において、イネーブル・デバイスＭ９，Ｍ１０及びＭ１１に跨る電圧降下は、無視した。これらのデバイスは、線形領域において、Ｖ_ｄｓ＜０．０５Ｖの低いドレーン・ソース間電圧（ｄｒａｉｎ ｔｏ ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）で動作され、そして最小供給電圧を取るに足らない小さい量だけ増大する。

図２は、典型的な増幅器バイアス電流Ｉ_ＢＩＡＳ対時間のグラフを示し、そこにおいて、振幅レベル制御回路は、１．３６ｍＡのスタートアップ電流を与えるよう構成され、そして発振器振幅が増大するにつれ低減するよう構成され、それは、この例では、バイアス電流レベルは０．３５ｍＡで横ばいになる。

図３は、発振器のノードＢでの波形を示し、そして発振振幅の増大を時間の関数として示す。更に、その平均値が時間と共に低減され、それは低減するバイアス電流によりもたらされることに注目することができる。

図１は、本発明の一実施形態に従った振幅レベル制御回路の略回路図を示す。 図２は、本発明の一実施形態に従った振幅レベル制御回路を用いた発振器のパワーアップ時に生じる波形を示す。 図３は、本発明の一実施形態に従った振幅レベル制御回路を用いた発振器のパワーアップ時に生じる波形を示す。

Claims (7)

1. 発振器（１）のための振幅レベル制御回路（２）であって、
   第１の出力端子と第２の出力端子を有し、当該第１の出力端子からは、発振器（１）を駆動するための第１の電流が流出し、当該第２の出力端子からは、基準電流が流出する、第１電流ミラー回路（Ｍ３，Ｍ４）と、
   出力端子であって、当該出力端子から、第２の電流が流出する出力端子を有し、スタック形トランジスタ装置（Ｍ５〜Ｍ８）のデバイス幅を設定することによって、直流電流条件において、前記第２の電流が前記第１の電流の所定の比であるようにするスタック形トランジスタ装置（Ｍ５〜Ｍ８）と、
   前記発振器（１）に結合される増幅器回路（Ｍ１〜Ｍ３）と、
   を備え、
   前記第２の電流が、基準電流に加えられて、フィードバック電流を形成し、
   電流ミラー（Ｍ３，Ｍ４）、スタック型トランジスタ装置（Ｍ５〜Ｍ８）、及び、増幅器回路（Ｍ１〜Ｍ３）のデバイス幅を設定することによって、直流電流条件において、前記第１の電流が、前記基準電流、前記フィードバック電流と第１の電流との比、及び前記第１の電流と第２の電流との比により決定され、
   前記発振器（１）の発振が増大するにつれ前記第２の電流を低減するように、前記スタック形トランジスタ装置が前記発振器に結合され、前記スタック型トランジスタ装置（Ｍ５〜Ｍ８）の、前記第１の電流ミラー（Ｍ３，Ｍ４）への結合により前記第１の電流を低減する、
   前記発振器（１）のための振幅レベル制御回路（２）。
2. 前記第１の電流が、直流電流条件において、前記基準電流と前記第１の電流と前記フィードバック電流との比との積を、１から前記第１の電流とフィードバック電流との比と前記第２の電流と第１の電流との比との積を差し引いた値で除算した値により決定される請求項１記載の発振器のための振幅レベル制御回路（２）。
3. 前記フィードバック電流と第１の電流との比がステップアップ比である請求項１又は２記載の発振器のための振幅レベル制御回路（２）。
4. 前記第２の電流と第１の電流との比がステップダウン比である請求項１又は２記載の発
   振器のための振幅レベル制御回路（２）。
5. 前記基準電流を発生する手段を更に備える請求項１又は２記載の発振器のための振幅レベル制御回路（２）。
6. 前記発振器（１）がピアス水晶発振器を含む請求項１又は２記載の発振器のための振幅レベル制御回路（２）。
7. 請求項１又は２記載の振幅レベル制御回路（２）と、
   発振器（１）と、を備え、
   前記振幅レベル制御回路が、前記発振器（１）の発振を制御するよう構成されている、発振回路（１０）。

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