KR19990064038A - 개시 회로를 구비한 발진기 - Google Patents

Abstract

증폭 트랜지스터(T0)의 트랜스컨덕턴스가 발진기의 개시를 보장하기 위한 차동쌍(T1, T2)에 의해 증폭 트랜지스터(T0)의 입력 전극(G0)에서의 전위의 측정을 통하여 제한되는 발진기.

Description

개시 회로를 구비한 발진기

그러한 발진기는 독일 특허 문서 번호 제3128331호에 공지되어있다. 발진기의 출력 신호의 주파수는 종종 실례로 수정 진동자와 같은 압전 소자의 사용을 통하여 규정된다. 압전 소자로 공급된 전원은 그러한 발진기를 개시하기 하기위해 상당히 커야한다. 증폭기는 이러한 이유로 높은 이득을 가져야 한다. 이를 달성하기 위하여, 증폭기의 증폭 트랜지스터의 트랜스컨덕턴스는 상당히 커야만 한다. 증폭기 트랜지스터의 제어 전극에는 통상 전류 발생 수단이 접속된다. 이러한 방법은 증폭 트랜지스터가 과부하가 되는 결과를 가질 수 있어, 트랜스컨덕턴스가 갑작스럽게 가파르게 떨어지게 된다. 이때 발진기는 개시될 수 없다. 이러한 문제는, 발진기의 출력 단자에서의 전위가 어떤 제한 값을 초과할 때 발진기의 출력 단자에서의 전압 측정을 통하여 전류 발생 수단에 의해 공급된 전류를 감소하는 보조 회로가 발진기에 제공되는, 공지의 발진기에 의해 해소된다. 실제로 보조 회로는 피드백 제어 루프가 되며, 그 입력 전극에 의해 발진기의 출력 단자에 접속되는 계측 트랜지스터를 갖는다.

공지된 밭진기의 단점은 보조 회로가 안정되지 않은 제어 특성을 나타낼 수 있다는 것이다. 이러한 문제는 특정 커패시터를 추가함으로써 해소된다. 이러한 해결 방법의 단점은 추가의 커패시터가 필요하게 된다는 것이다. 이러한 것은 발진기가 집적 회로에 이용될 때 더욱 문제가 되는데, 이는 발진기에 요구되는 칩 표면 영역이 상당히 증가되기 때문이다.

공지된 회로의 또다른 단점은 발진기의 출력 단자에서 출력 신호의 최대 도달가능한 진폭이 보조 회로의 사용으로 인하여 쓸데없이 제한된다는 것이다.

본 발명은, 제 1 공급 단자 및 제 2 공급 단자와, 출력 단자에 접속된 제 1 주 전극, 제 1 공급 단자에 접속된 제 2 주 전극, 및 입력 단자에 접속된 제어 전극을 갖는 증폭 트랜지스터를 구비하는 증폭기; 공진기; 및 개시 회로를 구비하는 발진기에 관한 것이다.

도 1은 본 발명에 따른 개시 회로를 갖는 발진기의 실시예를 도시하는 도면.

도 2는 본 발명에 따른 진폭 제어기를 갖는 발진기의 또다른 실시예를 도시하는 도면.

본 발명의 목적은 상술된 바와 같은 단점을 해소하는 개시 회로를 갖는 발진기를 제공하는 것이다.

본 발명에 따른 발진기는 이러한 목적을 위해 개시 회로가 입력 단자에서의 전위 측정을 통하여 입력 단자에서의 전위를 제한하는 것을 특징으로 한다.

본 발명은, 개시 회로가 피드백 제어 루프로서 구성되지 않고 증폭 트랜지스터의 제어 전극에서의 전압을 제한하는 전압 리미터로서 구성되는 경우 공지된 발진기의 단점을 극복할 수 있다는 인식에 기초한다.

본 발명에 따른 발진기의 실시예는, 개시 회로가, 입력 단자에 접속된 제 1 주 전극, 전류 발생 수단에 접속된 제 2 주 전극, 및 기준 단자에 접속된 제어 단자를 갖는 제 1 트랜지스터와, 제 1 공급 단자에 접속된 제 1 주 전극, 제 1 트랜지스터의 제 2 주 전극에 접속된 제 2 주 전극, 및 공통 단자에 접속된 제어 전극을 갖는 제 2 트랜지스터로 구성된 차동쌍을 구비하는 것을 특징으로 한다.

또한, 증폭기의 이득을 제어하기 위하여, 증폭기는 출력 단자에 접속된 제 1 주 전극, 제 2 공급 단자에 접속된 제 2 주 전극, 및 또다른 입력 단자에 접속된 제어 전극을 갖는 또다른 증폭 트랜지스터를 구비할 수 있다. 증폭기의 트랜스컨덕턴스는 증폭 트랜지스터와 또다른 증폭 트랜지스터의 트랜스컨덕턴스의 합과 동일하다. 또다른 증폭 트랜지스터가 과부하되는 것을 방지하도록, 발진기는 개시될 수 없으며, 발진기는 또다른 개시 회로를 구비하여야 한다. 또다른 개시 회로는 상기 개시 회로와 유사한 방식으로 구성될 수 있다.

본 발명에 따른 발진기의 또다른 실시예에 있어서, 발진기는 출력 단자에서 발진기 신호의 진폭을 제어하기 위한 진폭 제어기를 더 구비하는 것을 특징으로 한다. 진폭 제어기는, 제 1 주 전극, 출력 단자에 접속된 제 2 주 전극, 및 진폭 기준 단자에 접속된 제어 전극를 갖는 제 3 트랜지스터; 제 3 트랜지스터의 제 1 주 전극에 접속된 제 1 주 전극, 입력 단자에 접속된 제 2 주 전극, 및 제어 전극을 갖는 제 4 트랜지스터; 출력 단자와 제 4 트랜지스터의 제어 전극 사이에 접속된 바이어스 커패시터; 및 제 1 공급 단자와 제 4 트랜지스터의 제어 전극 사이에 접속된 전압 리미터를 구비할 수 있다. 출력 단자에서의 출력 신호의 진폭은 진폭 기준 단자에 접속된 전압 발생 수단에 의해 제어될 수 있다. 발진기에 또다른 진폭 트랜지스터가 부가하여 제공된다면, 발진기는 또다른 진폭 제어기를 구비할 수 있다. 또다른 진폭 제어기는 상기 지폭 제어기와 유사한 방식으로 구성될 수 있다. 또다른 진폭 제어기가 또다른 진폭 기준 단자에 접속된 또다른 전압 발생 수단에 의해 제어된다면, 출력 단자에서의 출력 신호의 포지티브 및 네가티브 피크는 개별적으로 제어될 수 있다. 원한다면, 또다른 전압 발생 수단 및 또다른 진폭 기준 단자는 생략될 수 있다. 이때 또다른 진폭 제어기는 진폭 기준 단자에 접속되야 한다. 출력 단자에서의 출력 신호의 포지티브 및 네가티브 피크 모두는 그 경우에 전압 발생 회로에 의해 제어된다.

본 발명은 첨부된 도면을 참조하여 보다 상세히 설명된다.

본 도면에서 동일한 성분 또는 소자는 동일한 참조 부호를 갖게 된다. 트랜지스터는 실례로 제 1 주 전극, 제 2 주 전극 및 제어 전극 각각에 대응하는 드레인, 소스 및 게이트로서, 전계 효과 트랜지스터로 구성된다. 대안적으로, 트랜지스터는 바이폴라 트랜지스터가 될 수 있다. 표시된 전도성 형태 대신에, 트랜지스터는 대안적으로 반대의 전도성 형태가 주어질 수 있다. 바이폴라 트랜지스터와 전계 효과 트랜지스터의 조합이 또한 가능하다. 전압 발생 또는 전류 발생 수단의 극성은 요구에 따라 적합될 수 있다. 발진기는 이산 성분에 의해서는 물론 집적 회로에서 실현될 수 있다.

도 1은 본 발명에 따라 개시 회로 UP1을 갖는 발진기의 실시예를 도시한다. 발진기는, 제 1 및 제 2 공급 단자(1, 2), 출력 단자(3)에 드레인 DO 가 접속되고 제 1 공급 단자(1)에 소스 S0 가 접속되며 게이트 G0 가 입력 단자 K1 에 접속된 증폭 트랜지스터 T0 를 갖는 증폭기 AMP; 출력 단자(3)와 공통 단자 KG 사이에 접속된 공진기 Q; 입력 단자 K1 과 공통 단자 KG 사이에 접속된 WP 1 커패시터 C1; 출력 단자(3)와 제 1 공급 단자(1) 사이에 접속된 제 2 커패시터 C2; 및 공통 단자 KG 와 제 1 공급 단자(1) 사이에 접속된 제 3 커패시터를 구비한다. 공진기 Q 와 제 1 커패시터(1) 의 직렬 구성은 증폭기 AMP 와 함께 폐쇄 루프를 형성하는 피드백 경로를 형성한다. 공진기 Q 는 종종 수정 진동자로 구성된다. 제 2 및 제 3 커패시터 C2, C3 는 위상 시프트 소자로 작용하여, 발진기의 주파수가 공진기의 공진 주파수와 실질적으로 동일하게 된다. 공진기 Q 가 수정 진동자로 구성된다면, 수정 진동자의 저항 손실은 발진기의 개시 동안 높게 될 수 있어 피드백 루프는 충분히 효율적이지 못하다. 이러한 이유로 저항 소자 R 을 수정 진동자에 병렬로 접속할 필요가 있을 수 있다. 이러한 저항 소자 R 은 실례로 저항기 또는 다이오드로 구성될 수 있다. 또한, 출력 단자(3)와 입력 단자 K1 사이에 저항 소자 R 을 접속하는 것이 가능하다. 전류 발생 회로 또는 전류원 I1 은 또한 발진기를 개시하기 위해 증폭 트랜지스터 T0 의 게이트 G0 에 접속된다. 그럼에도 발진기는 개시하지 못하는 경우가 발생할 수 있다. 이러한 것은 다음과 같은 원인에 기인한다. 전류원 I1 은 증폭 트랜지스터 T0 의 게이트-소스 커패시턴스를 점진적으로 충전하여, 전압차의 증가가 소스 S0 및 게이트 G0 사이에 발생한다. 이러한 것은 증폭 트랜지스터 T0 를 점진적으로 전도 상태로 가져오게 하며, 동시에 증폭 트랜지스터 T0 의 트랜스컨덕턴스가 점진적으로 증가하게 된다. 소스 S0 와 드레인 D0 사이의 전압차가 동시에 점진적으로 증가한다. 주어진 순간에, 소스 S0 와 드레인 D0 사이의 전압차는 증폭 트랜지스터 T0 가 포화 상태를 벗어날 만큼 작게 되어, 증폭 트랜지스터 T0 의 트랜스컨덕턴스는 가파르게 하강한다. 만일 주어진 순간 이전에 발진기가 아직 개시되지 않았다면, 발진기는 증폭 트랜지스터 T0 의 불충분한 트랜스컨덕턴스로 인하여 개시될 수 없다.

발진기를 확실하게 개시하기 위하여, 본 발명에 따른 발진기에는 개시 회로(UP1)가 더 제공되며, 상기 개시 회로는, 입력 단자 K1 에 접속된 드레인 D1, 전류원(I1)에 접속된 소스 S1, 및 기준 단자 REF1 에 접속된 게이트 G1 을 갖는 제 1 트랜지스터 T1 과, 제 1 공급 단자(1)에 접속된 드레인 D2, 제 1 트랜지스터 T1 의 소스 S1 에 접속된 소스 S2, 및 공통 단자 KG 에 접속된 게이트 G2 를 갖는 제 2 트랜지스터 T2 로 구성된 차동쌍 T1, T2 를 구비한다. 전압 레벨 시프터 LEV1 은 추가로 제 1 트랜지스터 T1 의 드레인 D1 과 직렬로 접속될 수 있다.

개시 회로 UP1 은 다음과 같이 동작한다. 전압 발생 수단은 전위를 기준 단자 REF 1 에 공급한다. 이러한 전위는 적절하게 제 1 공급 단자(1) 전위의 절반과 동일하게 된다. 초기에 전류원 I1 에 의해 공급된 전류 IS1 의 일정 부분이 제 1 트랜지스터 T1을 통하여 흐른다. 차동쌍 UP1, 증폭기 AMP, 및 수정 진동자 Q와 저항성 소자 R의 병렬 구성의 조합은 네가티브 피드백 제어 루프를 형성하며, 그 결과로 제 2 트랜지스터 T2 게이트에서의 전위는 기준 단자 REF1 에서의 전위와 실질적으로 동일하게 된다. 결과적으로 전류 IS1 의 절반이 제 1 트랜지스터 T1을 통하여 흐르게 되고, 그에 따라 증폭 트랜지스터 T0 의 게이트-소스 커패시턴스는 점진적으로 충전되며, 증폭 트랜지스터 T0 는 점진적으로 더욱 전도된다. 제 1 트랜지스터 T1 의 드레인 D1 과 소스 S1 사이의 전압차는 제 1 트랜지스터 T1 이 더 이상 포화되지 않을 때까지 계속하여 감소된다. 이러한 결과로, 제 1 트랜지스터 T1을 통하여 흐르는 전류는 연속하여 감소된다. 따라서, 증폭 트랜지스터 T0 의 게이트-소스 커패시턴스는 더 이상 충전되지 않게된다. 전압 레벨 시프터 LEV 1 의 적합한 계측으로, 제 1 트랜지스터 T1 은 증폭 트랜지스터 T0 가 비포화상태로 되기 전에 포화 상태를 벗어난다. 그에 따라 발진기는 확실하게 개시된다.

발진기가 발진할 때, 전류 IS1 은 제 1 및 제 2 트랜지스터 T1, T2를 통해 번갈아 흐른다. 네가티브 피드백 제어 루프(UP1, AMP, Q, R)로 인하여, 출력 단자(3)와 공통 단자 KG 에서의 전위의 DC 전압 성분은 기준 단자 REF1 에서의 전위와 동일하다.

드레인 D0V 에 의해 출력 단자(3)에 접속되고, 소스 S0V 에 의해 제 2 공급 단자(2)에 접속되며, 게이트 G0V 에 의해 또다른 입력 단자 K2 에 접속되는, 또다른 증폭 트랜지스터 T0V 가 발진기에 구성된다면, 발진기는 발진기의 개시를 보증하기 위하여 또다른 개시 회로 UP2 및, 공통 단자 KG와 또다른 입력 단자 K2 사이에 접속된 제 4 커패시터 C4를 더 구비하여야 한다. 또다른 개시 회로 UP2는 개시 회로 UP1 에 일치하는 방법으로 구성될 수 있다.

도 2는 본 발명에 따라 발진기에 이용될 수 있는 진폭 제어기 AMPREG 의 실시예를 도시한다. 진폭 제어기 AMPREG 는, 소스 S3 이 출력 단자(3)에 접속되고 게이트 G3 이 진폭 기준 단자 AMPREF 에 접속되는 제 3 트랜지스터 T3; 드레인 D4 가 제 3 트랜지스터 T3 의 드레인 D3 에 접속되고 소스 S4 가 입력 단자 K1 에 접속되는 제 4 트랜지스터 T4; 출력 단자(3)와 제 4 트랜지스터 T4 의 게이트 G4 사이에 접속되는 바이어스 커패시터 C1; 및 제 1 공급 단자(1)와 제 4 트랜지스터 T4 의 게이트 G4 사이에 접속된 전압 리미터 VLIM를 구비한다. 증폭 제어기 AMPREG 의 동작은 다음과 같다. 실례로, 제 1 공급 단자(1)에서의 전위가 제 2 공급 단자(2)에서의 전위 보다 높고, 증폭 트랜지스터 T0 및 제 3 트랜지스터 T3 이 P-형 전계 효과 트랜지스터이며, 제 4 트랜지스터 T4 가 N-형 전계 효과 트랜지스터라고 가정한다. 진폭 기준 단자 AMPREF 로 전압을 공급하는 전압 발생 수단의 사용을 통하여 진폭 제어기 AMPREG 에 의해 출력 단자(3)에서의 발진기 신호의 절반의 포지티브 진폭을 제어하는 것이 가능하다. 출력 단자(3)에서의 전위가 제 3 트랜지스터 T3 의 임계 전압 VT3 이상 만큼 진폭 기준 단자 AMPREF 에서의 전위 보다 높을 때, 제 3 트랜지스터 T3 은 전도 상태가 되고, 전류는 출력 단자(3)로부터 제 3 및 제 4 트랜지스터 T3 및 T4를 통하여 입력 단자 K1 으로 흐르게 된다. 이러한 것은 입력 단자 K1 에서의 전위를 상승하게 하여, 증폭 트랜지스터 T0을 통하는 전류는 감소하게 된다. 이러한 것은, 출력 단자(3)와 진폭 기준 단자 AMPREF 사이의 전위차가 제 3 트랜지스터 T3 의 임계 전압 VT3 과 동일하게될 정도로 출력 단자(3)에서의 전위가 낮아지게 될 때까지, 출력 단자(3)에서의 전위를 감소시킨다. 출력 단자(3)에서의 출력 신호의 단지 포지티브 피크 동안에만 미소 전류가 제 3 및 제 4 트랜지스터 T3, T4를 통하여 흐르고, 따라서 진폭 제어기 UP1 은 출력 신호의 포지티브 피크 동안 그 제어를 수행한다. 제 4 트랜지스터 T4 는 출력 신호의 포지티브 피크 동안 전도되어야 하므로, 포지티브 피크 동안 게이트 G4 에서의 전위는 적어도 제 4 트랜지스터 T4 의 임계 전압 VT4 만큼 소스 S4 에서의 전위 보다 높아야될 필요가 있다. 이러한 것은 바이어스 커패시터 CI를 통하여 출력 단자(3)에 게이트 G4를 결합함으로써 달성된다. 출력 단자(3)에서의 신호가 공통 단자 KG 에서의 신호와 역위상 상태에 있으므로, 충분한 전위차가 출력 단자(3)에서의 신호의 포지티브 피크 동안 제 4 트랜지스터 T4 의 게이트 G4 와 소스 S4 사이에서 얻어지게 되어, 제 4 트랜지스터 T4 는 전도된다.

전압 리미터 VLIM 은 제 4 트랜지스터 T4 의 게이트 G4 에서의 신호 전압을 제한하여, 전류가 입력 단자 K1 으로부터 제 4 및 제 3 트랜지스터 T4 및 T3을 통하여 출력 단자(3)로 흐르는 것을 가능하게 하는, 제 4 트랜지스터 T4 의 소스 및 드레인 기능이 서로교환될 수 있는 것을 방지한다.

본 발명은 종래 단점을 해소하는 개시 회로를 갖는 발진기를 제공하는 것이다.

Claims (9)

1. 제 1 공급 단자(1) 및 제 2 공급 단자(2)와, 출력 단자(3)에 접속된 제 1 주 전극(D0), 제 1 공급 단자(1)에 접속된 제 2 주 전극(S0), 및 입력 단자(K1)에 접속된 제어 전극(GO)을 갖는 증폭 트랜지스터(T0)를 구비하는 증폭기(AMP); 공진기(Q); 및 개시 회로(UP1)를 구비하는 발진기에 있어서,

   상기 개시 회로(UP1)는 입력 단자(K1)에서의 전위 측정을 통하여 입력 단자(K1)에서의 전위를 제한하는 것을 특징으로 하는 발진기.
2. 제 1 항에 있어서, 상기 개시 회로(UP1)는, 입력 단자(K1)에 접속된 제 1 주 전극(D1), 전류 발생 수단(I1)에 접속된 제 2 주 전극(S1), 및 기준 단자(REF1)에 접속된 제어 단자(G1)를 갖는 제 1 트랜지스터(T1)와, 제 1 공급 단자(1)에 접속된 제 1 주 전극(D2), 제 1 트랜지스터(T1)의 제 2 주 전극(S1)에 접속된 제 2 주 전극(S2), 및 공통 단자(KG)에 접속된 제어 전극(G2)을 갖는 제 2 트랜지스터(T2)로 구성된 차동쌍(T1, T2)을 구비하는 것을 특징으로 하는 발진기.
3. 제 2 항에 있어서, 전압 레벨 시프터(LEV1)는 제 1 트랜지스터(T1)의 제 1 주 전극(D1)과 직렬로 접속되는 것을 특징으로 하는 발진기.
4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 발진기는 출력 단자(3)에서 발진기 신호의 진폭을 제어하기 위한 진폭 제어기(AMPREG)를 더 구비하는 것을 특징으로 하는 발진기.
5. 제 4 항에 있어서, 진폭 제어기(AMPREG)는, 제 1 주 전극(D3), 출력 단자(3)에 접속된 제 2 주 전극(S3), 및 진폭 기준 단자(AMPREF)에 접속된 제어 전극(G3)를 갖는 제 3 트랜지스터(T3); 제 3 트랜지스터(T3)의 제 1 주 전극(D3)에 접속된 제 1 주 전극(D4), 입력 단자(K1)에 접속된 제 2 주 전극(S4), 및 제어 전극(G4)을 갖는 제 4 트랜지스터(T4); 및 출력 단자(3)와 제 4 트랜지스터(T4)의 제어 전극(G4) 사이에 접속된 바이어스 커패시터(CI)를 구비하는 것을 특징으로 하는 발진기.
6. 제 5 항에 있어서, 상기 진폭 제어기(AMPREG)는 제 4 트랜지스터(T4)의 제어 전극(G4)에서의 전위를 제한하는 전압 리미터(VLIM)를 더 구비하는 것을 특징으로 하는 발진기.
7. 제 5 항 또는 제 6 항에 있어서, 증폭 트랜지스터(T0) 및 제 3 트랜지스터(T3)은 제 4 트랜지스터(T4)의 전도성 형태와 반대인 동일 전도성 형태인 것을 특징으로 하는 반진기.
8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서, 공진기(Q)는 압전 소자를 구비하는 것을 특징으로 하는 발진기.
9. 제 1 항 내지 제 7 항중 어느 한 항에 있어서, 공진기(Q)는 커패시터 및 코일의 조합 회로를 구비하는 것을 특징으로 하는 발진기.