JP4509146B2

JP4509146B2 - 信号処理装置

Info

Publication number: JP4509146B2
Application number: JP2007169626A
Authority: JP
Inventors: バルカンドラバァトバーベシュ; ジョンフェデルニコラ; アーサーリートマイアーグレン
Original assignee: Thomson Multimedia SA
Current assignee: Technicolor SA
Priority date: 1995-05-19
Filing date: 2007-06-27
Publication date: 2010-07-21
Anticipated expiration: 2016-05-20
Also published as: DE69623851T2; US5530484A; AU698646B2; JP2007282280A; CN1140950A; SG79921A1; EP0743791B1; CN1100440C; KR960043873A; EP0743791A3; EP0743791A2; JP4118967B2; KR100426890B1; TW392414B; DE69623851D1; AU5233396A; JPH08322022A; MY112644A

Description

本発明はディジタル画像信号処理の分野に関する。より詳しくは、本発明は米国で使用することが提案されている高品位テレビジョン・システム等の高品位画像信号処理で使用するのに好適なライン・スキャン・コンバータ・システム(line scan converter system)に関する。

ビデオ信号処理分野での最近の開発により、ディジタル高品位テレビジョン（high definition television：ＨＤＴＶ）信号処理および送信システムが作成された。グランド・アライアンス(Grand Alliance)ＨＤＴＶシステムとして米国で最近提案されたＨＤＴＶ地上波放送システムは、パケット化したデータストリームを送信するために残留側波帯（vestigial sideband：ＶＳＢ）送信フォーマットを使用する。グランド・アライアンスＨＤＴＶシステムは米国において連邦通信委員会(Federal Communications Commission：ＦＣＣ）で次世代テレビジョン・サービス諮問委員会(Advisory Committee of Advanced Television Service：ＡＣＡＴＳ）により検討中の送信標準案である（例えば、非特許文献１を参照）。

グランド・アライアンスＨＤＴＶシステムは２種類のラスタ線走査フォーマット(raster line scanning formats)で画像情報をサポートしている。フォーマットの１つはフレーム・レート(frame rate)３０Ｈｚの２：１走査線インタレース・フォーマットである。もう１つのフォーマットはフレーム・レート６０Ｈｚの１：１ノンインタレース、または順次（走査線順次(line sequential) ）フォーマットである。インタレース画像表示は次の特性を示す：

２２００画素×１１２５画像走査線（全体）
１９２０画素×１０８０画像走査線（アクティブ(active)）
順次画像表示は次の特性を示す：
１６００画素×７８７．５画像走査線（全体）
１２８０画素×７２０画像走査線（アクティブ(active)）

テレビジョン受像機(receiver)へ送信しようとするソース・マテリアル(source material) はいずれかのフォーマットを呈することができる。たとえば、１つのソース(source)からの放送テレビジョン・プログラムは順次方式とし他のソースからの１つまたはそれ以上のコマーシャルまたはその他の介入マテリアル(intervening material)はインタレース方式とすることができる。

「ＡＣＡＴＳ技術分科会に１９９４年２月２２日に提出されたグランド・アライアンスＨＤＴＶシステムの説明（試案文書）」、１９９４年３月２０日〜２４日に開催の第４８回放送技術会議年次総会議事録(Annual Broadcast Ergineering Conference Proceedings) 、米国放送協会１９９４年議事録(the 1994 Proceedings of the National Association of Broadcasters)に収録

出力チャネルを経由しての符号化と送信にどのフォーマットが望ましいかの機能として、トランスミッタ(transmitter) において適応型走査フォーマット・コンバータ(adaptive scan format converter)を提供することが望ましい。同様に、レシーバ(receiver)において、受信した走査フォーマットを付属の画像表示デバイスで表示するために望ましいフォーマットへ自動的に変換することが望ましい。

本発明では、第１の画像線走査フォーマットまたはこれに変わる異なる第２の画像線走査フォーマットのいずれかを呈しているビデオ信号を処理するシステムにおける信号処理装置において、出力パスへ送出する第１の信号を受信し、前記第１の信号が前記第１のフォーマットを呈する入力と、前記第２のフォーマットで前記出力パスへ送出する第２の信号を受信する入力と、前記出力パスへ出力信号を提供する、前記出力信号は前記出力パスの要求と互換性のある前記第１および第２のフォーマットの所定の一方を呈する出力プロセッサと、前記第１と第２の信号に応じて、前記出力プロセッサへ前記所定の互換性のあるフォーマットで前記第１および第２の信号のアクティブな方を自動的に提供する自動走査フォーマット・コンバータであって、前記コンバータは（ａ）アクティブな信号が前記所定のフォーマットを呈していない場合には、前記アクティブな信号のフォーマットを前記所定のフォーマットに自動変換し、（ｂ）前記アクティブな信号が前記所定のフォーマットを呈する場合には、フォーマット変換なしに前記アクティブな信号を前記出力プロセッサへ渡し、前記コンバータは、入力ネットワークおよび出力ネットワークの間で順次フォーマット信号をインタレース・フォーマット信号へ変換する第１の変換パスと、前記入力ネットワークおよび前記出力ネットワークの間でインタレース・フォーマット信号を順次フォーマット信号に変換する第２の変換パスと、前記入力および出力ネットワークの間で変換なしに信号を送出するバイパス・パスとを備えることを特徴とする。

たとえば受信したインタレース信号は、順次走査表示デバイスとの互換性を取る必要があれば自動的に順次方式に変換され、受信した順次信号はフォーマット変換せずに表示デバイスへ渡される。

本発明の特徴によれば、自動走査変換は継目がないように(seamlessly)実行され、たとえば順次主プログラム・マテリアルとインタレース・コマーシャル・マテリアルの間の、またはその逆の変換が、アーチファクト(artifact)なしに作成され観察者には基本的に不可視であるようにする。

以下に説明するように、本発明では、出力チャネルを経由しての符号化と送信にどのフォーマットが望ましいかの機能としてトランスミッタ(transmitter) において適応型走査フォーマット・コンバータ(adaptive scan format converter)を提供することができる。同様に、レシーバ(receiver)において、受信した走査フォーマットを付属の画像表示デバイスで表示するために望ましいフォーマットへ自動的に変換することができる。

また、受信したインタレース信号は、順次走査表示デバイスとの互換性を取る必要があれば自動的に順次方式に変換され、受信した順次信号はフォーマット変換せずに表示デバイスへ渡すことができる。

さらに、自動走査変換は継目がないように(seamlessly)実行され、たとえば順次主プログラム・マテリアルとインタレース・コマーシャル・マテリアルの間の、またはその逆の変換が、アーチファクト(artifact)なしに作成され観察者には基本的に不可視であるようにできる

図１において、放送テレビジョン・エンコーダ／トランスミッタのインタレース・ビデオ信号「Ｉ」のソース１０と順次ビデオ信号「Ｐ」のソース１２は、本発明の原理にしたがって動作する自動走査フォーマット・コンバータ１４のそれぞれの入力に出力ビデオ信号を提供する。走査コンバータ１４は図２に関連してさらに詳細に図示説明する。この例では、テレビジョン・システムは前述のように米国においてグランド・アライアンスが提案している型のＨＤＴＶシステムである。

ビデオ・ソース１０，１２は相互に同期している（「ゲンロック(genlock) 」している）。この例ではこれらのソースのうちの１つだけが一度にアクティブ(active)になるが、ある種のシステムでは双方がアクティブになることがある。一度に信号源のうちの１つだけがアクティブになるような場合には、コンバータはアクティブなビデオ信号のある入力ポートを自動的に選択する。アクティブなビデオ信号の走査フォーマットが送信ビデオ信号に所望するフォーマットと同一であれば、入力ビデオ信号の走査フォーマットはコンバータ１４により変更されない。入力フォーマットが異なる場合、コンバータ１４は入力ビデオ信号のフォーマットを自動的に変換して、所望の出力信号フォーマットと互換性が取れるようにする。

走査コンバータ１４からの出力信号は、トランスポート・プロセッサ１８に適用される前に、公知のＭＰＥＧエンコーダ１６でデータ圧縮される。プロセッサ１８はエンコーダ１６からの圧縮データをデータ・パケット(data packets)にフォーマットし、データ・パケットにそれぞれのパケット内容を識別するヘッダ情報を付け、たとえば同期およびその他の情報を付加する。トランスポート・プロセッサ１８からのデータ・パケットは、送信プロセッサ２０により送信チャネル２５経由で送信のために処理される。プロセッサ２０は、チャネル２５経由での送信のためにビデオ信号を調整(conditioning)するための、データ・フォーマッティング、エラー・コーディング、バッファリング、ディジタル−アナログ・コンバータ、ＲＦ（ラジオ周波数）変調ネットワークを含む。

レシーバ／デコーダでは、チャネル２５からの信号は、たとえばＲＦ同調およびフィルタリング(filtering) ・ネットワーク、ＩＦ（中間周波数）ネットワーク、復調／エラー処理ネットワーク、およびアナログ−ディジタル・コンバータを含むユニット３０で第一に処理する。ユニット３０からの出力信号は、トランスミッタのユニット１８の動作の逆を実行するユニット３２で処理する。さらに詳しくは、ユニット３２は構成データ・パケット要素を識別するためのヘッダ情報を評価して、これらの要素（たとえば、ビデオ、オーディオ、および同期情報）を分離してそれぞれの回路で処理する。デコーダ３２からのデータ要素は公知のＭＰＥＧデコーダ３４で伸張する。

ＭＰＥＧデコーダ３４は、送信した１０８０走査線インタレース・ビデオ信号が現れるインタレース・ビデオ信号出力ポートと、送信した７２０走査線順次ビデオ信号が現れる順次ビデオ信号出力ポートとを含む。ＭＰＥＧデコーダ３４は、受信したデータ・ストリームから、受信したビデオ信号がインタレース方式または順次方式を表わす符号化情報を導出するための用意も含む。テレビジョン受像機は、インタレース走査方式または順次走査方式でも可能な付属の表示デバイスを含む。これらの可能性はインタレース表示デバイス３８と順次表示デバイス３９を用いて図示してある。現実の受像機はこのような表示デバイスの両方ではなく一方を有している。

レシーバ・表示デバイスはフォーマット・コンバータ３６から表示すべき信号を受信する（図面を簡略化するために図示していないが信号の適切な調整および表示駆動回路(display driver circuits) で処理した後）。フォーマット・コンバータ３６は付属のディスプレイの型すなわちインタレースまたは順次を表わす情報（たとえばレシーバ・メーカによりまたは局部生成の(locally generated)制御信号を通して）プログラムしてあるが、この例では付属の表示デバイスが１つの走査フォーマットだけのビデオ情報を表示できると仮定しているためである。したがって、フォーマット・コンバータ３６は、２種類のビデオ信号フォーマットのどちらを受信し復号したかとは無関係に、表示デバイスと互換性のあるフォーマットで出力信号を自動的に提供するように構成する。ディスプレイがユニット３８等のインタレース・デバイスであれば、コンバータ３６はユニット３４から受信したインタレース・ビデオ信号をコンバータ３６の出力へバイパスし、走査フォーマットの変更を行なわない。受信したビデオ信号が順次方式であれば、コンバータ３６はＭＰＥＧデコーダ３４の順次出力ポートがアクティブになっていることを検出することによってこれを自動検出し、該信号をインタレース方式に変換し、該信号をインタレース信号出力で提供する。したがって送信ビデオ信号の走査フォーマットに関係なく、インタレース・ビデオ信号がインタレース・ディスプレイに必ず提供される。同様のことがデバイス３９等のような関連する順次ディスプレイを有するレシーバについても言える。

図２は図１のユニット１４および３６等の走査フォーマット・コンバータをさらに詳細に示す。以下の議論の目的で、図２のコンバータは図１のレシーバにおけるユニット３６に相当するものと仮定する。入力ネットワーク４２と入力ネットワーク４４はＭＰＥＧデコーダ３４からのディジタル・インタレース（Ｉ）とディジタル順次（Ｐ）出力信号をそれぞれ受信する。入力ネットワークのそれぞれはビデオ要素と同期要素を分離するための回路を含む。同期要素は水平同期要素（Ｈ）、垂直同期要素（Ｖ）、フレーム基準パルス(frame reference pulse：ＦＲＰ）、画素クロック(pixel clock) ＣＬＫを含む。画素クロックの周波数は画素の総数と、走査線の総数と、毎秒あたりのフィールド数の積から導き出す。フレーム基準パルスＦＲＰは、ＭＰＥＧデコーダ３４が発生する基準信号である。垂直帰線消去期間(vertical blanking intervel)の所定部分にこれが出現し、後続の回路がインタレース・フィールドまたは順次フレームの第１の画素へのクロックを計数する基準点を提供する。

コンバータ３６は、アナログＲＧＢ（またはＹＵＶ）カラービデオ要素と付属する水平同期および垂直同期要素、Ｈ、Ｖを受信するためのアナログ入力も含む。これらの要素はたとえばビデオ・カセット・レコーダ（ＶＣＲ）またはビデオ・カメラで生成でき、アナログ−ディジタル・コンバータ４８でディジタル形式に変換する。ユニット４２，４４，４８からのビデオ出力は、入力マルチプレクサ（ＭＵＸ）４６のそれぞれの信号入力に印加する。

同期およびモード制御ユニット７０は、インタレースと順次ソース信号の両方についてディジタル同期要素ＨとＶ、フレーム基準パルスＦＲＰ、およびクロックＣＬＫに応答し、ならびにコンバータ４８でディジタル形式に変換後のアナログ信号ソースでＨとＶの同期要素（Ｈ、ＶＲＧＢ）に応答する。ネットワーク７０の制御入力はインタレースまたは順次フォーマットのどちらが出力ビデオ信号に所望されるかの関数としてフォーマット・コンバータの動作特性を決定するための出力フォーマット制御信号を受信する。この信号はローカル・スイッチの設定で作成でき、出力ビデオ信号がインタレースまたは順次のどちらかを決定する。この決定はトランスミッタで放送オペレータが、またはレシーバ・メーカが行なうことができる。ネットワーク７０が作成する出力信号はインタレース信号でのフレーム基準パルスＦＲＰ（Ｉ）、順次信号でのフレーム基準パルスＦＲＰ（Ｐ）、ピクチャ要素（画素）クロックｆｓ、１／２レート画素クロック１／２ｆｓ、および制御信号を含む。制御信号は出力マルチプレクサ６０に印加して、後述するようにインタレースまたは順次ビデオ信号のどちらかを出力へ送出する。ネットワーク７０はＦＲＰ信号を用いて固定された(locked)位相同期ループ(phase locked loop：ＰＬＬ）・ネットワーク・フレームとフィールドを含むことがある。

インタレース・ビデオ信号での画素クロックｆｓは７４．２５ＭＨｚ信号（２２００画素×全走査線１１２５本×フィールド・レート３０Ｈｚ）である。順次ビデオ信号での画素クロックｆｓは７５．６ＭＨｚ信号（１６００画素×全走査線７８７．５本×フレーム・レート６０Ｈｚ）である。これらの画素クロック周波数は５５／５６の便宜的な分割比で関連しており（たとえば７５．６×５５／５６＝７４．２５）、そのため容易に再現できる。ビデオ情報はＡ／Ｄユニット４８と入力ＭＵＸ４６を通してコンバータ・システムへ、またコンバータ・システムからＤ／Ａユニット６２を通して、全画素レートｆｓにおいて転送される。フォーマット・コンバータ内部のサブ・システムは１／２ｆｓクロックに応答して動作する。

順次からインタレースへのフォーマット変換（７２０走査線から５４０走査線へ）は、入力ＭＵＸ４６、４：３デシメーション(decimation)を実行する水平および垂直プレフィルタ５４、出力ＭＵＸ６０、ディジタル−アナログ・コンバータ６２を含むＰ−Ｉ変換パスにより達成される。インタレースから順次へのフォーマット変換はＭＵＸ４６、走査線倍増デ・インタレーサ(line doubling de-interlacer) ５０、３：２デシメーションを実行する水平および垂直のポスト・フィルタ・ネットワーク５２、出力ＭＵＸ６０、およびコンバータ６２を含むＩ−Ｐ変換パスにより達成される。補間(interpolation) およびデシメーションを実行する技術は公知である。入力信号の走査フォーマットが出力において変更されないバイパス・モード(bypass mode) では、ビデオ信号は入力ＭＵＸ４６、出力ＭＵＸ６０、およびディジタル−アナログ・コンバータ６２を含むバイパス・パスを通して伝送される。

出力において、フレーム基準パルスＦＲＰとビデオ情報はそれぞれ、コンバータ６２を用いてアナログ同期要素Ｈ、Ｖ、とアナログ・カラー・ビデオ要素ＲＧＢに変換する。これらの要素は同期およびビデオ信号処理と公知の表示駆動回路に送出する。出力ポート６４はトランスミッタ／エンコーダのフォーマット・エンコーダ、たとえば図１のユニット１４だけで使用してディジタル情報をＭＰＥＧコーダ(coder) １６に送出する。Ｄ／Ａコンバータ６２は、出力ＨおよびＶ同期要素を生成するための計数回路つきの（公知の）プログラマブル論理ネットワーク(Programmable Logic Network)を含む。この目的でＦＲＰを計数回路のリセット入力に印加して、プログラマブル論理ネットワークがクロックｆｓと出力フォーマット選択信号（制御信号から導出する）に応じて動作しアナログの形式に変換後ＨおよびＶ出力同期要素を作成する。

Ｉ−Ｐ変換パスを通したインタレースから順次へのビデオ変換の場合、入力ＭＵＸ４６はディジタル・ビデオ信号を、たとえばユニット４２または４８から画素クロック・レートで受信する。そのあとＭＵＸ４６は入力データ・レートの半分で出力信号を生成する。さらに詳しくは、時間的シーケンスＡ，Ｂ，Ｃ，Ｄ，…で到着する画素データを２画素並列のたとえばＡ，ＢつぎにＣ，Ｄといったデータストリームに変換する。このデータストリームはデ・インタレーシング(de-interlacing)・ユニット５０の入力に提供され、デ・インタレーシング・ユニットはユニット４６からのＦＲＰ同期要素も受信する。デ・インタレーシング・ユニット５０は奇数フィールド走査線１，３，５，…と偶数フィールド走査線２，４，６，…をストアすることにより公知のように動作する。ビデオ・フレームは全てのフィールドで追加の走査線を生成する結果、ユニット５０からの出力信号が走査線１，２，３，４，５，６，…等で構成される順次ビデオ・フレームを表わすようになる。このデ・インタレーシング動作は、走査線の反復程度に単純であり、またはＲＧＢカラー信号要素のそれぞれについて各フィールドでの動きを予測して，導き出した動きベクトル(motion vector) を用いてさまざまな方向で係数を調整し公知のように追加の画素を作成するのと同程度に緻密にすることができる。後者の場合、ユニット５０は３つのＲＧＢカラー要素の中から最大の動きベクトルを検出する。このベクトルを補間ネットワークで使用して、導き出した走査線に対する新規の画素値を生成する。したがってユニット５０は入力信号の走査線の２倍の走査線、すなわち各フィールドで５４０本の走査線から導き出した１０８０本の走査線を有する出力信号を生成する。

水平および垂直ポストフィルタ５２は、ユニット５０からの出力ビデオ信号を水平方向に３：２デシメーションして１９２０入力画素から１２８０出力画素を生成する。垂直方向には、フィルタ５２がユニット５０からの出力信号を３：２にデシメーションして１０８０入力走査線から７２０出力走査線を生成する。この順次信号は、ＭＵＸ６０とＤＡＣ６２を経由して後続の信号処理および表示回路へ転送する。

Ｐ−Ｉ変換パスを通る順次からインタレースへの変換の場合、ＭＵＸ４６からの出力信号とＦＲＰ要素が水平および垂直プレ・フィルタ５４に印加される。フィルタ５４はビデオ信号に対して水平方向に２：３補間を行なって、１２８０入力画素から１９２０出力画素を生成する。垂直方向には、フィルタ５４はビデオ信号に２：３デシメーションを行なって、７２０入力走査線から１０８０出力走査線を生成する。ユニット５４からのインタレース出力信号は、ＭＵＸ６０とＤＡＣ６２を経由して後続の信号処理および表示回路へ転送する。Ｐ−ＩおよびＩ−Ｐパス処理の両方の場合で、ユニット５２，５４出力におけるＦＲＰタイミングは固定のままである。

フォーマット・コンバータ・ネットワークは、入力信号フォーマットに関わらず選択したフォーマットでビデオ情報を連続出力する。出力ＭＵＸ６０はフレーム・メモリ（遅延）ネットワークをバイパス・パス(Bypass path) に含み、Ｐ−Ｉ変換パスおよびＩ−Ｐ変換パスに関連する信号処理遅延を補償する。このフレーム遅延は、異なるフォーマットのビデオ信号どうしの継目のないスイッチング(switching) も容易にする。スイッチングはフレーム境界で発生する。フレーム遅延により入力ビデオは２つのフォーマットの間でランダムにスイッチングを行ない、なおかつフレーム落ちなしに連続ストリームで所望するフォーマットの出力信号を提供することができる。フォーマット・コンバータが順次走査出力を提供するように構成されている場合、入力信号フォーマットは信号データ・フローを妨げたりまたはフォーマット・コンバータの出力信号中のビデオ情報を逸失することなく、順次とインタレース・フォーマットの間で変更できる。この特徴により、たとえば、テレビジョンのコマーシャルを順次走査フォーマットとしながら、テレビジョンの主プログラム・マテリアルはインタレース走査フォーマットとすることができる。フォーマット・コンバータの継目なしスイッチングの特徴を用いて類似の走査フォーマットにマージ(merge) した場合、両方の種類のビデオ情報を１つの連続したビデオ情報のストリームのようにリアルタイムで送受信することができる。この特徴については図３，図４および図５を参照して図示説明する。

出力ビデオ信号フォーマットがインタレースとなるように選択し、入力ビデオ信号が始めに順次フォーマットを呈している場合を考えてみる。したがって、最初にフォーマット・コンバータは、到着する順次フォーマットを所望の出力インタレース・フォーマットに変換するように動作する。図２のプレ・フィルタ５４は順次からインタレース・フォーマットへ変換するため１フレームの持続時間(duration)よりわずかに長い処理遅延を示す。この遅延の大きさは重要ではないが、既知の、一定した遅延であるべきである。変換したインタレース信号が出力ＭＵＸ６０へ転送されている間に、入力信号のフォーマットが順次からインタレース（所望の出力フォーマット）に変化したと仮定する。この変化はモード制御ネットワーク７０で検出する。これは先行する回路たとえば図２のデコーダ３４からのモード制御信号を検出することによって、またはアナログ信号ポートのアクティビィティ(activity)（たとえば図２のフォーマット・コンバータ１４の場合に）を検出することによって達成される。ネットワーク７０から出力ＭＵＸ６０へ提供される制御信号は、このフォーマット変化が発生したことを表わし、出力ＭＵＸ６０に対して、バイパス・パスで入力ＭＵＸ４６の出力から出力ＭＵＸ６０へ直接送出する、新規のインタレース入力ビデオ信号のストアを開始させる。ＭＵＸ６０は、フレーム・バッファ・メモリ内にこのインタレース信号をストアする。フレーム・バッファ遅延によって出力ＭＵＸ６０は、処理済み順次ビデオ信号全体をフィルタ５４から表示のための出力ＤＡＣユニット６２へ転送し、続けてバイパスしたインタレースビデオをフレーム・バッファから転送できる。

前述の継目のないスイッチング処理は、インタレース・ビデオ出力信号を提供する場合について図３の波形で図示してある。波形（Ａ）は、アクティブ・ビデオ線走査区間(line scanning interval)の前の垂直帰線消去期間の間のフレーム基準パルスＦＲＰの位置を表わしている。それぞれのＦＲＰの間の間隔はこの例では１画像フレームである。波形（Ｂ）では、ｐｉｎ−０とｐｉｎ−１が入力順次ビデオ・フレームを表わす。これらのフレームは、プレ・フィルタ５４（図２）の出力で波形（Ｃ）のデータｈｖｐｒｅ−０とｈｖｐｒｅ−１として遅延されて現われる。インタレース・フォーマットへの変換後、これらのフレームは波形（Ｅ）に図示した出力インタレース・ビデオｉｏｕｔ−０およびｉｏｕｔ−１としてそれぞれ現われる。この例では、出力ビデオ情報ｉｏｕｔ−０が入力フレームｐｉｎ−０に対応する。出力ビデオ情報ｉｏｕｔ−１は入力順次ビデオｐｉｎ−１に対応しており、入力信号がインタレース・フォーマットに変わる前に出現する順次からインタレースに変換された最後のフレームである。図３の（１）では、図５に関連して説明するように、出力ＭＵＸ６０がＨＶＰＲＥフィルタを通したデータを走査線数本分遅延する。図３の（２）では、これも図５に関連して説明するように、出力ＭＵＸがバイパス・パスのビデオ情報を２フレーム分遅延する。

時刻Ｔ０で入力ビデオ信号がインタレース・フォーマットに変化する。この新規のインタレース・フォーマットは、波形Ｄにおいてｉｉｎ−０およびｉｉｎ−１とラベルづけしてある。インタレース・ビデオは、前述のように出力ＭＵＸ６０に関連する２フレームの遅延が行なわれ、波形Ｅで図示したようにそれぞれｉｏｕｔ−２となる。したがってバイパスしたインタレース・ビデオは時刻Ｔ１およびそれ以降に出力に現れる。波形（Ｅ）として図示したインタレース・ビデオ出力では、時刻Ｔ１の直後にフレーム境界に現われるインタレース・データｉｏｕｔ−２は、新規のインタレース・入力ビデオ信号からの最初の出力データである。時刻Ｔ１以降、すなわち次の画像フレームの最初の走査線から、ビデオ走査線は中断なしに継目なく連続する。所望のインタレース出力信号（波形Ｅ）では、インタレース・フォーマットがデータｉｏｕｔ−０からデータｉｏｕｔ−２へなど、ビデオ入力が順次からインタレース・フォーマットへ変化するにつれ、継目なく作成される。順次フォーマット（波形Ｂ）からインタレース・フォーマット（波形Ｄ）への切り換えは、視認できるアーチファクトを発生せず、観察者には気づかれることがない。フォーマットの遷移(transition)は、ＦＲＰの出現後所定の一定量の時間（遅延）を発生させて、継目のない遷移を容易にし表示画像の不連続を回避する。

図４は、順次ビデオ出力信号フォーマットを提供する場合の継目なし切り換え処理を示す。これは図３に関してインタレース出力信号フォーマットについて説明したのと同様の方法で達成する。図４の場合、図２のデ・インタレーサ５０の出力に関連する波形Ｃと、図２のシステムのＩ−ＰパスのＨＶポスト・フィルタ５２の出力に関連する波形Ｄが含まれる。図４の波形Ｄは図３の波形Ｃと類似する。

図３の場合と同様に、走査線数本分の遅延が図４の（１）で示してあり、（２）はバイパス・パスからの順次ビデオが出力ＭＵＸ６０で２フレーム分遅延されることを示している。同様に、変換した順次データは区間Ｔ０〜Ｔ１に現われ、一方新規の順次データが時刻Ｔ１で始まる。

図５は出力ＭＵＸ６０の詳細を示す。マルチプレクサ８０は、第１のＦＩＦＯバッファ８２からのインタレース・ビデオ入力信号、第２のＦＩＦＯバッファ８６からの順次ビデオ入力信号、およびフレーム・バッファ８４からのインタレースまたは順次いずれかのビデオ信号を受信する。インタレース・ビデオ信号は、Ｐ−Ｉ変換パス内のプレフィルタ５４（図２）からバッファ８２に提供され、入力ビデオ信号は、入力ＭＵＸ４６（図２）からフレーム・バッファ８４へ直接提供され、順次ビデオ入力信号は、Ｉ−Ｐ変換パス内のポスト・フィルタ５２（図２）からバッファ８６へ提供される。バッファ８２，８６のサイズは重要ではなく、たとえばビデオ走査線数本分である。バッファ８２，８６は３つの別々の入力ソースに関連する別々の信号遅延を補償するために使用する。

フレームバッファ８４は、図２の入力ＭＵＸ６０から直接データを受信する。バッファ８４はこの例では２フレーム分の遅延を示す。しかし他のシステムの要求にしたがって１フレーム分の遅延を用いても良い。ＭＵＸ８０からの出力信号は、ラッチ９０を通してＤ／Ａコンバータ６２（図２）へ転送される。

現実には、図２の出力ＭＵＸ６０は、フィルタ５２，５４のそれぞれから１つずつ、また入力ＭＵＸ４６から別のと、３つのフレーム基準パルス（ＦＲＰ）を受信する。これらのパルスは画像走査線数本分だけ互いに同期しない(misaligned)ことがある。クロックからデータへのタイミングも３つのソースの間で同期しないことがある。したがって、図５のＭＵＸ８０に関連する継目のないスイッチング動作の前に、全ての遅延とタイミングが同期しないことを「クリーン・アップ」ためＦＩＦＯバッファを使用する。この目的でバッファ８２と８４は画像走査線数本分のわずかな遅延を行なってフレーム境界付近に処理済みデータをおき継目なしのスイッチングを容易にする。

ＭＵＸ８０による継目のないフォーマット・スイッチングは、バッファ８２，８４，８６の読み込み／書き込みクロッキングとＦＲＰパルスを基準にすることによって容易になる。たとえば、走査コンバータが順次からインタレースへの変換モードにある時、バッファ８２のデータ書き込みクロック（FIFO 1 WR CLK ）は、直前のフィルタ５４の１／２ｆｓクロックと同期している。フレーム・バッファ８４の書き込みクロック（FB WR CLK ）は、入力ＭＵＸ４６の１／２ｆｓクロックと同期している。バッファ８２，８４のデータ読み込みクロックは同一である（RD CLK）。出力ＭＵＸからのＦＲＰパルスは、入力ＭＵＸからのＦＲＰパルスから参照される。バッファ８２とフレーム・バッファ８４からの出力データは、同一のクロックのエッジを参照する。コンバータがインタレースから順次への変換モードにある場合のバッファ８４，８６にも同じことが当てはまる。

状態(state) マシン（たとえばプログラムド・マイクロプロセッサ）と論理ネットワークを含むユニット９５は、インタレースと順次のフレーム基準パルスI,P FRP 、インタレースと順次の画素クロックI,P 1/2fs 、および図２の制御ネットワーク７０からの制御信号に応じて、読み込みクロック（RD CLK）とバッファ８２，８６，８４の書き込みクロック（それぞれFIFO 1 WR CLK, FIFO 2 WR CLKおよびFB WR CLK ）を発生する。ユニット９５は、ＭＵＸ８０の制御入力へ印加するMUXSEL信号も出力する。この信号に応答して、ＭＵＸ８０は入力として（ａ）バッファ８２からの出力またはフレーム・バッファ８４の出力、または（ｂ）バッファ８６の出力またはフレーム・バッファ８４の出力、のどれかを選択する。ＭＵＸ８０は、図２のネットワーク７０からの制御信号に応じて順に発生する状態マシン９５からのMUXSEL制御信号に応じて、（ａ）で２つの選択肢の間、また（ｂ）で２つの選択肢の間で選択を行なう。これらの制御信号はＰ−ＩまたはＩ−Ｐ変換のどちらが存在するか、または変換を行なわないＩ−ＩまたはＰ−Ｐバイパス条件のどちらが存在するかを表わしている。ユニット９５からの出力ＦＲＰは図２のＤ／Ａコンバータ６２に印加する。

入力ディジタル信号の場合、インタレースと順次フレーム基準パルスＦＲＰ（Ｉ）とＦＲＰ（Ｐ）は直前の回路、たとえばレシーバの場合には図１のデコーダ３４、から提供される。アナログ入力信号ＲＧＢとＨ、Ｖの場合、図２のネットワーク７０はたとえば関連する入力と出力のクロックを発生するために入力アナログＨ同期要素に応じる位相同期ループ（ＰＬＬ）を含むことができる。出力クロックは計数回路に印加され、これのリセット入力ではＶ同期要素を受信する。計数回路はＨおよびＶ同期信号ならびにＦＲＰ（Ｉ）とＦＲＰ（Ｐ）信号を、図２のシステムの要素が使用するのに好適な所定の時刻に出力する。

本発明を高品位テレビジョン・システムのコンテクスト(context) において説明したが、本発明の原理は標準品位テレビジョン・システムのようなその他のビデオ信号処理システムにも適用することができる。

本発明で使用するトランスミッタおよびレシーバ・テレビジョン・システムのブロック図である。本発明の原理による走査フォーマット・コンバータ・システムの詳細図である。図２に図示したシステムの動作を理解する上で有用な信号波形を示す図である。図２に図示したシステムの動作を理解する上で有用な信号波形を示す図である。図２のシステムの一部のさらなる詳細を示すブロック図である。

符号の説明

１０Ｉ・ソース
１２Ｐ・ソース
１４，３６フォーマット・コンバータ
１６ＭＰＥＧエンコーダ
１８トランスポート・プロセッサ
２０送信プロセッサ
２５送信チャネル
３０レシーバ入力プロセッサ
３２逆トランスポート・プロセッサ（デコーダ）
３４ＭＰＥＧデコーダ
３８インタレース・ディスプレイ・デバイス
３９順次ディスプレイ・デバイス
４２，４４力ネットワーク
４６入力マルチプレクサ
４８Ａ／Ｄコンバータ
５０デインタレース
５２Ｈ、Ｖポスト・フィルタ（３：２）
５４Ｈ、Ｖプレフィルタ（４：３）
６０出力マルチプレクサ
６２Ｄ／Ａコンバータ
６４出力ポート
７０同期およびモード制御ネットワーク
８０マルチプレクサ
８２ＦＩＦＯ＃１
８４フレーム・バッファ（遅延）
８６ＦＩＦＯ＃２
９０ラッチ
９５論理および状態マシン

Claims

第１の画像線走査フォーマットまたはこれに変わる異なる第２の画像線走査フォーマットのいずれかを呈しているビデオ信号を処理するシステムにおける信号処理装置において、
出力パスへ送出する、順次フォーマットを呈する第１の信号を受信する入力ネットワークと、
インタレース・フォーマットで前記出力パスへ送出する、前記第１の信号とは同じタイミングでアクティブにならない第２の信号を受信する入力ネットワークと、
前記出力パスへ出力信号を提供する、前記出力信号は前記出力パスの要求と互換性のある前記順次およびインタレース・フォーマットの所定の一方を呈する出力プロセッサと、
前記入力ネットワークにより受信した第１および第２の信号に応じて、前記出力プロセッサへ前記所定の互換性のあるフォーマットで前記第１および第２の信号のアクティブな方を自動的に提供する自動走査フォーマット・コンバータであって、前記コンバータは（ａ）アクティブな信号が前記所定のフォーマットを呈していない場合には、前記アクティブな信号のフォーマットを前記所定のフォーマットに自動変換し、（ｂ）前記アクティブな信号が前記所定のフォーマットを呈する場合には、フォーマット変換なしに前記アクティブな信号を前記出力プロセッサへ渡す自動走査フォーマット・コンバータと
を備え、
前記自動走査フォーマット・コンバータは、
前記入力ネットワークおよび出力パスの間で順次フォーマット信号をインタレース・フォーマット信号へ変換する第１の変換パスと、
前記入力ネットワークおよび前記出力パスの間でインタレース・フォーマット信号を順次フォーマット信号に変換する第２の変換パスと、
前記入力ネットワークおよび出力パスの間で変換なしに信号を送出するバイパス・パスと
を含むことを特徴とする信号処理装置。