JP4501121B2 - ４ｔｃｍｏｓイメージャピクセルにおける暗電流およびブルーミングの抑制のための方法および装置 - Google Patents

Description

この発明は一般に半導体装置に関し、特にイメージャ（または撮像装置：ｉｍａｇｅｒ）のピクセルにおいて暗電流とブルーミングの抑止に関する。

ＣＭＯＳ画像センサは比較的低コストの画像装置としての使用が増加している。ＣＭＯＳ画像センサ回路はピクセルセルの焦点面アレイを含み、セルの各１つは光ゲート、光導電体、光ダイオードのような、光で発生された電荷を蓄積するための基板内での関連する電荷の蓄積領域を有する光変換装置を含む。各ピクセルセルは電荷を電荷蓄積領域から検出ノードへと転送するトランジスタおよび電荷の転送の前に検知ノードを所定の電荷レベルへリセットするトランジスタを有する。ピクセルセルは検知ノードからの電荷を受信し増幅するソースフォロワートランジスタおよびソースフォロワートランジスタからのそのセル内容の読み出しを制御するアクセストランジスタもまた含む。

ＣＭＯＳイメージセンサにおいて、ピクセルセルの活性素子は以下の必要な機能を行う。（１）光子から電荷への変換（２）画像電荷の蓄積（３）電荷の検出ノードへの転送（４）検出ノードの知られた状態へのリセット（５）読み出しのためのピクセルの選択（６）検知ノードからピクセル電荷を表わす信号の出力と増幅。

上述した型のＣＭＯＳ画像センサは一般に以下のものに述べられている。例えばニクソン（Ｎｉｘｏｎ）等の“２５６×２５６ＣＭＯＳ活性ピクセルセンサによるワンチップ上のカメラ”固体回路のＩＥＥＥジャーナル第３１巻（１２）の２０４６頁から２０５０頁、及びメンディス（Ｍｅｎｄｉｓ）等による電子装置におけるＩＥＥＥトランズアクション第４１（３）巻の４５２ないし４５３頁（１９９４）。また米国特許番号６，１４０，６３０、 ６，１７７，３３３、 ６，２０４，５２４、 ６，３１０，３６６、 ６，３２６，６５２、 ６，３３３，２０５これらはマイクロン テクノロジー，インクに譲渡されている。そしてこれらのものの内容はこの出願の中に組み込まれる。

典型的な４トランジスタ（４Ｔ）ＣＭＯＳイメージャピクセル（１５０）が図１Ａに示される。ピクセル１５０は光変換装置１００を含み、これはピンダイオード、転送トランジスタ１１０、浮遊拡散領域ＦＤ、リセットトランジスタ１２０、ソースフォロワートトランジスタ１３０および行選択トランジスタ１８０として実装されても良い。光変換装置１００は、転送トランジスタ１１０が転送ゲート制御信号ＴＸによって活性化される時に転送トランジスタ１１０によって浮遊拡散領域ＦＤに接続される。

リセットトランジスタ１２０は浮遊拡散領域ＦＤとピクセル電源電圧Ｖｐｉｘの間に接続される。リセット制御信号ＲＳＴはリセットトランジスタ１２０を活性化するために使われ、これは浮遊拡散領域ＦＤを従来知られているようにピクセル電源電圧にリセットする。

ソースフォロワートランジスタ１３０はこのゲートを浮遊拡散領域ＦＤに接続し、アレイ電源電圧Ｖａａと行選択トランジスタ１８０の間に接続される。ソースフォロワートランジスタ１３０は浮遊拡散領域ＦＤに格納された電荷を電気出力電圧信号ＰＩＸ ＯＵＴに変換する。行選択トランジスタはソースフォロワートランジスタ１３０とその出力電圧信号ＰＩＸ ＯＵＴをピクセルアレイの列線１９０に接続される。

図１Ｂは、図１Ａに図示されたピクセル１５０に対する読み出しと光‐電荷集積動作に対する単純化されたタイミング図を示す。図１Ｂは以前に記憶された光‐電荷がピクセル１５０から読み出される第一の読み出し期間１８１を図示する。この第一の読み出し期間１８１の間に、リセット制御信号ＲＳＴはリセットトランジスタ１２０を活性化するようにパルス化され、これによって浮遊拡散領域ＦＤをピクセル電源電圧Ｖｐｉｘレベルへとリセットする。ＳＥＬ信号は高の時、サンプルホールドリセット信号ＳＨＲは、リセット信号Ｖｒｓｔを）サンプルホールド回路（図１Ａまたは１Ｂに不図示）のサンプルホールドキャパシタ上に（リセット浮遊拡散領域ＦＤに対応して）記憶するようにパルス化される。転送制御信号ＴＸはそれから光変換装置１００からの光‐電荷が浮遊拡散領域ＦＤへ転送されるように活性化される。ＳＥＬ信号は高のままなのでサンプルホールドピクセル信号ＳＨＳはピクセル１５０からのピクセル信号Ｖｓｉｇをサンプルホールド回路の他のサンプルホールドキャパシタに記憶するようにパルス化される。

集積期間１９１の間に、リセット制御信号ＲＳＴ、転送制御信号ＴＸおよびサンプルホールド信号ＳＨＲ、ＳＨＳは接地電位ＧＲＮＤへ設定される。光変換装置が光変換装置上に入射する光に基づいて光‐電荷を蓄積するのは集積（または蓄積または積分：ｉｎｔｅｇｒａｔｉｏｎ）期間１９１の間である。集積期間１９１の後には、第二の読み出し期間１７１が始まる。第二の読み出し期間１７１の間には集積期間１９１の間に蓄積された光‐電荷はピクセル１５０から（期間１８１について上述されたように）読み出される。

ピクセル１５０のような従来のイメージャピクセルセルと関連した一つの共通の問題は暗電流すなわち光が存在していない時の光変換装置信号として生成される電流である。図１Ｃの電位図に示されるように、暗電流１６１は多くの異なった原因によって生じ、これらの原因は光センサの接合漏洩、分離端部に沿っての漏洩、トランジスタの副閾値漏洩、ドレインまたは電流によって誘起されたバリア低下漏洩、ゲートによって誘起されたドレイン漏洩、トラップに補助されるトンネル、およびピクセルの製造欠陥を含む。この欠陥の一例は電荷キャリアディプレッション領域におけるインタースティシャル ベイケンシィ（割り込み空格子点：ｉｎｔｅｒｓｔｉｔｉａｌ ｖａｃａｎｃｙ）状態である。この欠陥によって電子／正孔対の熱的な発生が増加し、これらは、光‐変換装置１００（図１Ａ）によって集められ全体的な画像品質をかなり低下する。

したがって負のブルーミング効果をなくして減少した暗電流を有するピクセルが望ましい。かかるピクセルの製造と動作の簡単な方法が必要とされている。

この発明は、暗電流およびイメージャに暗電流を生ずる原因が減少するようにイメージャピクセルを動作する方法を提供する。この発明は、ピクセル容量を減少せずかつブルーミングを生じずに暗電流の減少を可能とする。

上述および他の特徴と効果が、電荷集積期間に転送トランジスタのゲートに比較的小さな第一の電圧と複数のパルスの第二の電圧とを印加する動作を含むイメージャピクセルの動作方法によって、この発明の例示的実施例において達成される。第一の電圧は小さな負電圧であり第二の電圧は小さな正電圧である。小負電圧が転送ゲートに印加される時に暗電流問題を通常は生ずる電子がその代わりに正孔と再結合しこれによって暗電流を実質的に減少する。小正電圧パルスが供給される時にディプレッション領域は転送トランジスタゲートの下に生成されて、これがピクセル浮遊拡散領域へ暗電流電子が転送される路を生成する。

以下の詳細な説明において添付図面が参照され、これらはその一部を形成し、この発明が実現される特定の実施例を図示する。この図面において同様の参照番号は実質的に同様の構成要件をいくつかの図面を通して説明する。これらの実施例はこの発明を当業者が実施すために十分に詳細に述べられており、他の実施例を利用してもよく、そして構造的、論理的、電気的変更は、この発明の精神と範囲を逸脱することなしになされるということが理解されるであろう。

用語“ウェハー”および“基板”はシリコン、シリコンオン絶縁物（ＳＯＩ）、シリコンオンサファイヤ（ＳＯＳ）及びシリコンオンナッシング（ＳＯＮ）の技術を、ドープされまたはドープされていない半導体、基準となる半導体の構造によって支持されているシリコンのエピタクシャル層および他の半導体構造を含むものと理解されるべきである。さらに以下の説明において“ウェハー”または“基板”として参照される時は、基本となる半導体構成または構造において領域または接合を形成するために、公知の処理ステップが利用されてきた。これに加えてその半導体はシリコンを基準とするものでなくてもよいがしかしシリコンゲルマニウム、ゲルマニウムあるいはガリウム砒素に基づいていることも可能である。

用語“ピクセル”または用語“ピクセルセル”は光変換装置及び、電磁放射を電気信号に変換するためのトランジスタのような活性化装置を含む画像素子ユニットセルを参照する。図示のために代表的ピクセルセルの一部が図面中およびここの説明の中に示され、画像センサにおける全てのピクセルセルの典型的な製造は同時的におよび同じ態様で進んでいく。

暗電流生成を転送トランジスタのゲートスタックの下で減少するための一つの可能性のある解決方法は転送トランジスタのゲート上に負の電圧を供給することである。負の電圧はその表面に電子正孔対を引き付けこれによってそこにディプレッション領域を減少しインタースティシャル ベイケンシィ（割り込み空格子点）状態を有効的に補う。したがって負電圧が転送トランジスタのゲートに印加されると熱的に発生された電子正孔対は光変換装置がそれらを集める前に再結合される可能性がある。しかしながらこの解決方法にはブルーミングと呼ばれる他の問題を悪化させる傾向がある。ブルーミングは、光変換装置の格納容量がいっぱいでありその光変換デバイスがいっぱいであるにも拘わらず尚電子が発生し続けている時に生ずる。この余分な電子はいくつかの場所へとブルーミングする。余分な電子が分離バリアを横切って隣接するピクセルへと跳び込んでいくことによって拡散しようとしその信号を劣化させる。他の例として、電子は基板を走行しそしてそのピクセルの他の領域または周辺回路装置において集められる。浮遊拡散領域は余分な電子が集められるための意図されかつ最も望ましい場所である。浮遊拡散領域はイメージャの動作中にこれらのストレイ（浮遊：ｓｔｒａｙ）電子を格納するための相当な容量をもっており、浮遊拡散領域上の信号はそのピクセルピクセル信号が実際に読み出される前に消去されるかあるいはリセットされる。

転送トランジスタゲートを正にバイアスすることによって余分の電子は転送トランジスタを介して浮遊拡散領域へとより一層ブルーミングする。しかしながら負のバイアスを転送トランジスタゲートに加えることによって、これは暗電流の貫通を避けるために望ましいことなのであるが、これによって余分の電子が浮遊拡散領域へとブルーミングすることをより難しくし、したがってブルーミングがピクセルまたは隣接ピクセルの他の望ましくない領域へと行われる。更に上記に示されたように正にバイアスされた転送トランジスタゲートによって転送トランジスタゲート下においてより大きなディプレッション領域を生ずる結果として暗電流を増加する。

この発明者は、転送トランジスタの下で発生される暗電流からの暗電荷の蓄積は、実質的には比較的小負電圧を集積期間の間に転送トランジスタのゲートに印加し、続いて同じ集積期間の間に転送トランジスタのゲートへ正の電圧パルスを印加することによって実質的に減少することを見いだした。

図２はこの発明の例示的実施例に従う図１Ａのピクセル回路を動作するためのタイミング図である。図２は二つの読み出し期間２２０、２２１および集積期間３２０を図示する。二つの読み出し期間は図１Ｂについて述べられた従来の読み出し期間と同じ期間である。すなわち例えばこの第一の読み出し期間２２０の間にリセット制御信号ＲＳＴはリセットトランジスタを活性化するためにパルス化されて、これによって浮遊拡散領域ＦＤをピクセル電源電圧Ｖｐｉｘレベルへリセットする。ＳＥＬ信号が高である間に、サンプルおよびホールドリセット信号ＳＨＲはリセット信号Ｖｒｓｔを（図７のサンプルホールド回路７６１のような）サンプルホールド回路のサンプルホールドキャパシタで（リセット浮遊拡散領域ＦＤに対応して）リセット信号Ｖｒｓｔを格納するようにパルス化される。転送制御信号ＴＸは活性化されて光‐変換装置１００からの光‐電荷が浮遊拡散領域ＦＤへ転送されるように活性化される。ＳＥＬ信号がなお高である間に、サンプルおよびホールドピクセル信号ＳＨＳはサンプルホールド回路における他のホールドキャパシタにピクセルからのピクセル信号Ｖｓｉｇを記憶するためにパルス化される。

図２、図３Ａおよび図３Ｂを参照すると、暗電子はピン型の光ダイオード光センサ１００の近くの領域３５０において転送トランジスタ１１０のゲートに下に生成される。発明者は集積期間３２０に比較的小さな負電圧を転送トランジスタ１１０のゲートへと印加することによって転送トランジスタゲートの下の領域における正孔３６０の集中が（図３Ａに示すように）増加することを突き止めた。これが起こる時に、転送トランジスタ１１０のゲートの下で表面状態からおよびまたはピクセルのバルク基板から生ずる暗電子は素早く再結合し、これにより電子が光変換装置によって捕獲されるという比較的小さな可能性を残すだけとなる。かくして暗電流とその暗電流を生ずるための原因とは実質的に減少される。

小負電圧の値は転送トランジスタの閾値電圧によるが、しかしその電圧の所望の範囲は０Ｖよりやや小さいところから転送トランジスタの閾値電圧の絶対値より高い絶対値を持った負電圧までである。通常のＣＭＯＳイメージャプロセスにとって、閾値電圧の絶対値およびその電圧範囲の下限は約（−０．８）Ｖに対応する。実際のＣＭＯＳイメージャ設計における最小負電圧は電気静的放電（ＥＳＤ）回路によって制限され得るかもしれない。このおよび全ての他の例において転送トランジスタ１１０のゲート上の電圧（図３Ａ）は基板電圧を基準とする。図３Ｂはいかに異なった電圧ＶＴＸが転送トランジスタゲートの下のディプレッション領域に影響するかを図示する。すなわち電圧ＶＴＸが０にセットされる時、転送トランジスタの下の領域は従来のピクセル動作に対する図１Ｃにおいて述べられた領域と同様である。電圧ＶＴＸが−０．３Ｖにセットされる時、転送トランジスタの下部に第一のスロープを有するディプレッション領域３３０がある。電圧ＶＴＸは−０．５Ｖに設定されるとき、転送トランジスタの下に第二のスロープを有するディプレッション領域３９０が存在する。異なった正の転送ゲート電圧ＶＴＸが暗電流の減少に影響する態様が図４Ｂを参照して以下に説明される。

この発明者はまた実質的に集積期間３２０の間に複数の正電圧パルスを転送トランジスタ１１０のゲートに印加することによって暗電荷３００の蓄積も実質的に減少されるということを突き止めた。このトランジスタで転送トランジスタ１１０のゲート上に正の電圧パルスを印加することにより転送トランジスタＴＸゲートの下にディプレッション領域３３０を生成する。ディプレッション領域３３０が図３Ａに示すように浮遊拡散領域ＦＤに到達するための路として動作する。光ダイオード光‐変換装置と浮遊拡散領域ＦＤとの間の電位差によって、暗キャリア３００は浮遊拡散領域ＦＤに流れ込んで光‐変換装置１００によって捕えられる代わりにその続きに起こるリセット動作の間に引き出されてしまう。

正の電圧パルスの値は転送トランジスタ１１０の閾値電圧によっているが、しかしその電圧の所望の範囲は０Ｖよりやや大きいところから転送トランジスタ１１０の閾値電圧より大きい電圧までである。通常のＣＭＯＳイメージャプロセスにとって電圧範囲の閾値電圧およびその上限は約０．８Ｖに対応する。最大正電圧は実際のＣＭＯＳイメージャ設計におけるＥＳＤ回路によって制限される。図４Ｂは、転送トランジスタ１１０のゲートの下のディプレッション領域に異なった電圧ＶＴＸがいかに影響するかを図示したものである。すなわち電圧ＶＴＸが０に設定されると、転送トランジスタの下方の領域は従来のピクセル動作のための図１Ｃにおいて述べられた領域に類似する。電圧ＶＴＸが０．３Ｖにセットされる時、転送トランジスタ１１０の下の第一のスロープを有するディプレッション領域３３０が存在する。電圧ＶＴＸが０．５Ｖである時に、転送トランジスタ１１０の下に第二のスロープを有するディプレッション領域３３０が存在する。

図４Ａないし４Ｂは実験においてこの発明がいかに暗電流を減少したかということを示すヒストグラムである。図４Ａは、無電圧か小負電圧が転送トランジスタのゲートに加えられる時のテストピクセルアレイに流れる暗電流を示すヒストグラムである。曲線４１０は電圧が転送トランジスタゲートに加えられない時の暗電流を表わす。直線４２０、４３０、４４０および４５０は−０．１、−０．２、−０．３、−０．５Ｖがそれぞれ転送トランジスタゲートに与えられる時の暗電流を表わす。

図４Ｂは無電圧及び小正電圧が転送トランジスタゲートに与えられる時にテストピクセルアレイを流れる暗電流を示すヒストグラムである。極性４４５は転送トランジスタゲートに電圧が加えられない時の暗電流を表わす。曲線４５５、４６５、４７５、４８５および４９５は０．１、０．２、０．３、０．４、０．５Ｖがそれぞれ転送トランジスタのゲートに加えられる時の暗電流を表わす。

図５はこの発明の実施例を利用する例示的イメージャ７００を示す。イメージャ７００は図１Ａに関して上述したようにまたは他のピクセルアーキテキチャを用いて構成されたピクセルからなるピクセルアレイ７０５を有する。行線は行アドレスデコーダ７２０に応答して行ドライバ７１０によって選択的に活性化される。列ドライバ７６０と列アドレスデコーダ７７０もまたイメージャ７００に含まれる。イメージャ７００はアドレスデコーダ７２０、７７０を制御するタイミングおよび制御回路７５０によって動作される。制御回路７５０は負の極性電圧と複数の正の極性電圧パルスをその集積（または積分）期間に制御ゲートに印加する。制御回路７５０はまたこの発明の実施例（すなわち図２）にしたがって行および列ドライバ回路７１０、７６０をもまた制御する。

列ドライバ７６０と関連したサンプルホールド回路７６１は選択されたピクセルのためのピクセルリセット信号Ｖｒｓｔおよびピクセル画像信号Ｖｓｉｇを読み取る。差分信号（Ｖｒｓｔ−Ｖｓｉｇ）は各ピクセルのための差分増幅器７６２によって増幅され、アナログデジタル変換器７７５（ＡＤＣ）によってデジタル化される。アナログデジタル変換器７７５はデジタル化されたピクセル信号を、デジタル画像を形成する画像プロセッサ７８０に加える。

図６はシステム１００を示し、本発明の画像装置１００８（例えば図７に示した画像装置７００）を含むように変形された典型的なプロセッサシステムであるシステム１００を示す。プロセッサシステム１０００は画像センサを含み得るデジタル回路を有するシステムの例示である。以下に限定されるものではないが、かかるシステムはコンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車のナビゲーション、ビデオフォン、監視装置、自動焦点システム、星追跡システム、動き検出システム、画像安定化システムおよびデータ圧縮システム、およびイメージャを使う他のシステムを含み得る。

システム１０００は一般的にマイクロプロセッサのような中央処理装置（ＣＰＵ）からなる例えばカメラシステムであり、これはバス１０２０を介して入力／出力（Ｉ／Ｏ）装置１００６と通信する。画像装置１００８はまたバス１０２０を介してＣＰＵ１００２と通信する。プロセッサに基づいたシステム１０００はまたランダムアクセスメモリ（ＲＡＭ）１００４を含みそしてフラッシュメモリのような取り外し可能なメモリ１０１４を含むが、またこれはバス１０２０を介してＣＰＵ１００２と通信する。画像装置１００８はＣＰＵ、デジタルシグナルプロセッサ、またはマイクロプロセッサのようなプロセッサであって単一集積回路上にメモリを持つものあるいは持たないものあるいはそのプロセッサであって単一集積回路上あるいはそのプロセッサと異なるチップ上にメモリを持つものあるいは持たないものがあるようなプロセッサと結合される。

この発明は光変換装置に関して説明されてきたことが注意されるべきであって、この発明は、光ゲート、光導電体、光ダイオードおよびピン光ダイオードあるいは各種の構成の光ダイオード及びピン光ダイオードのようなしかしこれらに限定されるものではない、画像ピクセル回路において使われるいかなるタイプの光センサと共にも利用されることが理解されるべきである。

小電圧は全体の集積期間の間に供給される必要はないということも理解されるべきである。すなわち小電圧は電荷集積期間の一部の間においてのみ加えられてもよい。さらに複数の電圧パルスが全集積期間の間に必要とされるわけではないということが理解されるべきである。すなわち複数の電圧パルスは電荷集積期間の一部の間にのみ加えられてもよいのである。この発明のイメージャは、この発明の全ての実施例を含むように設計できるが、どの実施例がイメージャの動作の間に実行されるかを決定するためのユーザーの選択可能なまたはアプリケーションの特有の選択可能なオプションを有するということが理解されるべきである。

上述された方法とおよび装置は、使用されまたは生産される多くの望ましい方法や典型的装置を図示する。上述の説明および図面は実施例を図示し、これはこの発明の目的、特徴および効果を達成するものである。しかしながらこの発明は上に述べられ図示される実施例に厳密に限定されるとは意図されていない。現在では予測できないけれども以下の請求項の精神と範囲の中に入るこの発明のいかなる変形例もこの発明の一部であると考えられるべきである。

この発明の前述のおよび他の効果および特徴は添付図面を参照した以下に述べられた例示的実施例の詳細な説明からより明らかになるであろう。
従来の４つのトランジスタ（４Ｔ）ピクセルセル回路である。 従来の態様で図１Ａのピクセル回路を動作するタイミング図を示す。 図１Ｂのタイミング図に従って動作する時の図１Ａのピクセル回路に対する電圧電位図を図示する。 この発明の例示的実施例に従った図１Ａのピクセル回路を動作するためのタイミング図を示す。 図２のタイミング図に従って動作する時の図１Ａのピクセルセルの断面図を示す。 図２のタイミング図に従って動作する時の図１Ａのピクセル回路のための電圧電位図を示す。 負電圧および正電圧がそれぞれ実験的なピクセルにおける暗電流をいかに減少するかを比較するためのヒストグラムである。 この発明の一実施例に従って構成されたイメージャを示す。 この発明の一実施例に従って構成された少なくとも一つのイメージャを組み込んだプロセッサシステムを示す。

Claims (33)

1. 光センサと
   格納領域と
   前記光センサから前記格納領域へ光‐電荷を転送するトランジスタと
   前記光センサの集積期間に前記トランジスタの制御ゲートへ第一の極性の電圧を加え、前記集積期間に複数のパルスからなる第二の極性の電圧を前記制御ゲートに加える制御回路
   からなるピクセルセル。
2. 第一の極性の電圧は負電圧であり第二の極性の電圧は正電圧である請求項１記載のピクセルセル。
3. 前記ピクセルセルは４ＴのＣＭＯＳイメージャピクセルセルである請求項１記載のピクセルセル。
4. 前記格納領域は前記転送トランジスタのソース／ドレイン領域である請求項１記載のピクセルセル。
5. 前記格納領域は浮遊拡散領域である請求項１記載のピクセルセル。
6. 前記光センサは光ダイオードである請求項１記載のピクセルセル。
7. 前記光センサは光ゲートである請求項１記載のピクセルセル。
8. 第二の極性の電圧は約０．０Ｖよりも大きいがしかし前記トランジスタのほぼ閾値電圧よりも大きくない請求項１記載のピクセルセル。
9. 第二の極性の電圧は０．８Ｖ以下である請求項１記載のピクセルセル。
10. 前記第一の極性の電圧は約０．０Ｖ以下であるが、前記トランジスタの前記閾値電圧よりは大きくない絶対値を持つ請求項１記載のピクセルセル。
11. 第一の極性電圧は約０Ｖよりも小さくかつ約−０．６Ｖよりも大きい請求項１０記載のピクセルセル。
12. 基板に形成されたピクセルセンサセルのアレイであって各ピクセルセンサセルは
    光で発生した電荷を蓄積するための前記基板に形成された蓄積層と
    前記蓄積層の電荷集積期間に続いて前記蓄積された電荷を浮遊拡散領域へ転送
    する転送トランジスタであって、前記転送トランジスタのゲート電極は前記集
    積期間の間、負の電圧およびそれから複数の正電圧パルスによって制御される
    ことからなるピクセルセル。
13. 基板に形成されたピクセルセンサセルのアレイであって各ピクセルセンサセルは
    光センサと
    格納領域と
    前記ピクセルセルの前記光センサから光‐電荷を前記格納領域へ転送するためのゲートを有するトランジスタと
    前記アレイに接続されて、第一の極性電圧を電荷蓄積期間の間に前記ゲートに印加し、複数のパルスからなる第二の極性電圧を前記蓄積期間の間に前記ゲートに印加する制御回路
    とからなるイメージャ回路。
14. 前記第一の極性の電圧は負電圧であって前記第二の極性の電圧は正電圧である請求項１３記載のイメージャ回路。
15. 前記第二の極性電圧はほぼ０．０Ｖよりも大きいがしかし前記トランジスタの略閾値電圧より大きくない請求項１３記載のイメージャ回路。
16. 前記第二の極性の電圧はほぼ０．８Ｖ以下である請求項１３記載のイメージャ回路。
17. 第一の極性の電圧はほぼ０．０Ｖ以下であるがしかし前記トランジスタの前記閾値電圧よりも大きくない絶対値を有する請求項１３記載のイメージャ回路。
18. 第一の極性の電圧は０Ｖよりも小さいがしかし−０．６Ｖよりもより大きい請求項１７記載のイメージャ回路。
19. 前記格納領域は浮遊拡散領域である請求項１３記載のイメージャ回路。
20. 前記光センサは光ダイオードである請求項１３記載のイメージャ回路。
21. プロセッサと、
    前記プロセッサに接続された画像装置であって前記画像装置は複数のピクセルセンサセルからなるアレイを含み各セルは
    加えられた光に応答して光に基づいて発生する電荷を発生しおよび蓄積するた
    めの光感応素子と、
    浮遊拡散領域と、
    前記蓄積された電荷を前記浮遊拡散領域へ転送するためのゲートを有する転送
    レジスタと、
    前記アレイに接続された制御回路であって、第一の極性の電圧を集積期間に前
    記トランジスタの制御ゲートへ最初印加し、前記蓄積期間の間に複数のパルス
    からなる第二の極性電圧を前記ゲートに印加する制御回路からなる
    プロセッシングシステム。
22. 第一の極性電圧は負の電圧であり第二の極性電圧は正の電圧である請求項２１記載のプロセッシングシステム。
23. 第二の極性電圧はほぼ０．０Ｖよりも大きいがしかし前記トランジスタのほぼ閾値電圧以上ではない請求項２１記載の処理装置。
24. 前記第二の極性電圧は０．８Ｖ以下である請求項２１記載の処理装置。
25. 第一の極性の電圧はほぼ０．０Ｖ以下であるがしかし前記トランジスタの閾値電圧よりもより大きくはない絶対値を有する請求項２１記載のプロッセッシングシステム。
26. 第一の極性電圧はほぼ０Ｖよりも小さく、ほぼ−０．６Ｖよりも大きい請求項２５記載のプロセッシングシステム。
27. ピクセルセルを動作する方法であって
    電荷集積期間に光センサを光に露光し、
    前記電荷蓄積期間に前記光センサと電荷蓄積領域との間に設けられた転送トランジスタのゲート電極へ第一の極性電圧を印加することと、
    前記電荷蓄積期間に複数のパルスの第二の極性電圧を前記ゲート電極へ印加することと、
    からなる方法。
28. 第二の極性の電圧は約０．０Ｖよりも大きいがしかし前記トランジスタのほぼ閾値電圧よりも大きくない請求項２７記載のプロセッシングシステム。
29. 第二の極性の電圧は０．８Ｖ以下である請求項２７記載のプロセッシングシステム。
30. 前記第一の極性の電圧は約０．０Ｖ以下であるが、前記トランジスタの前記閾値電圧よりは大きくない絶対値を持つ請求項２７記載のプロセッシングシステム。
31. 第一の極性電圧は約０Ｖよりも小さくかつ約−０．６Ｖよりも大きい請求項３０記載のプロセッシングシステム。
32. ピクセルセルを動作する方法であって
    第一の極性の電圧を基板における光センサの近傍に設けられた転送トランジスタに印加し、これは電荷集積期間に前記基板の上表面から前記光センサと関連したディプレッション領域を低めるようにし、
    複数のパルスの第二の極性電圧を、前記電荷集積期間に前記電子の浮遊拡散領域への動きを促進するために前記転送トランジスタへ印加することと、
    からなる方法。
33. 請求項３２記載の方法であって、前記第一の極性電圧を印加する動作は負電圧を印加することからなり前記第二の極性電圧を印加する動作は正電圧を印加することからなる請求項３２記載の方法。

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