JP4482306B2 - ブースト電圧制御回路 - Google Patents
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Description
前記第1及び第2クロック制御信号を発生する比較手段とを備えてなるブースト電圧制御回路を提供する。
200 クロック生成器
300、310 ポンプ手段
110 ブースト電圧分割部
120 比較部
130 基準電圧生成部
140 クロック制御信号出力部
150 パケージ電圧生成部
152 トリムビット入力部
154 電圧レベル変換部
155 パッケージ電圧出力部
210、220、230、240、250 クロック発生部
Claims (6)
- ポンプ手段によってブーストされた電圧のレベルを維持するために、
読出しイネーブル信号及びクロック信号に応答してブースト電圧を生成して出力端子に出力するための第1ポンプと、
待機の時及び読出しの時前記クロック信号に応答してブースト電圧を生成して前記出力端子に出力するための第2ポンプと、
前記出力端子の電圧によって第1及び第2クロック制御信号を生成するレギュレーションブロックと、
前記第1及び第2クロック制御信号によって前記クロック信号を生成するクロック生成器とを備えてなり、
前記レギュレーションブロックは、
前記ブースト電圧を降下するためのブースト電圧分割手段と、
外部から入力されるトリムビットに応じて異なる電圧レベルのパッケージ電圧信号を生成するパッケージ電圧生成手段と、
前記パッケージ電圧生成手段の前記パッケージ電圧信号に応じて電圧レベルが可変的に設定される基準電圧と制御電圧を生成する比較基準電圧生成手段と、
前記制御電圧によって動作し、前記電圧降下されたブースト電圧と前記基準電圧とを比較し、比較結果信号を出力する比較手段と、
前記比較手段の比較結果信号を用いて第1及び第2クロック制御信号を出力する出力手段とを含んでなる
ことを特徴とするブースト電圧制御回路。 - 請求項1に記載のブースト電圧制御回路において、
前記パッケージ電圧生成手段は、
第1〜第3トリムビット信号を入力として第1〜第4電圧レベル制御信号と第1及び第2経路制御信号を生成するトリムビット入力部と、
前記第1〜第4電圧レベル制御信号と第1及び第2経路制御信号によって、第1〜第7電圧レベルを有するパッケージ電圧信号を生成する電圧レベル変換部と、
前記パッケージ電圧信号を前記比較基準電圧生成手段へ出力するパッケージ電圧出力部とを含んでなる
ことを特徴とするブースト電圧制御回路。 - 請求項2に記載のブースト電圧制御回路において、
前記トリムビット入力部は、
第1トリムビット入力端に接続され、第1トリムビット信号を反転する第1インバータと、
第2トリムビット入力端に接続され、第2トリムビット信号を反転する第2インバータと、
前記第1及び第2インバータに接続され、前記反転された第1及び第2トリムビット信号の論理組合せによって第1電圧レベル制御信号を生成する第1NANDゲートと、
前記第2インバータ及び第1トリムビット入力端に接続され、前記反転された第2トリムビット信号及び第1トリムビット信号の論理組合せによって第2電圧レベル制御信号を生成する第2NANDゲートと、
前記第1インバータ及び第2トリムビット入力端に接続され、前記反転された第1トリムビット信号及び前記第2トリムビット信号の論理組合せによって第3電圧レベル制御信号を生成する第3NANDゲートと、
前記第1及び第2トリムビット入力端に接続され、前記第1及び第2トリムビット信号の論理組合せによって第4電圧レベル制御信号を生成する第4NANDゲートと、
第3トリムビット入力端に接続され、前記第3トリムビット信号を反転して前記第1経路制御信号を生成する第3インバータと、
前記第3インバータに接続され、前記第1経路制御信号を反転して前記第2経路制御信号を生成する第4インバータとを含んでなる
ことを特徴とするブースト電圧制御回路。 - 請求項2に記載のブースト電圧制御回路において、
前記電圧レベル変換部は、
電源電圧と第1ノードとの間に接続され、前記第2経路制御信号によって駆動される第1PMOSトランジスタと、
電源電圧と第2ノードとの間に接続され、前記第1経路制御信号によって駆動される第2PMOSトランジスタと、
前記第2ノードと第3ノードとの間に接続され、前記第3電圧レベル制御信号によって駆動される第3PMOSトランジスタと、
前記第2ノードと第4ノードとの間に接続され、前記第2電圧レベル制御信号によって駆動される第4PMOSトランジスタと、
前記第2ノードと第5ノードとの間に接続され、前記第1電圧レベル制御信号によって駆動される第5PMOSトランジスタと、
前記第2ノードと前記第3ノードとの間に接続され、第6ノードによって駆動される第6PMOSトランジスタと、
前記第3ノードと前記第4ノードとの間に接続され、前記第6ノードによって駆動される第7PMOSトランジスタと、
前記第4ノードと前記第5ノードとの間に接続され、前記第6ノードによって駆動される第8PMOSトランジスタと、
前記第5ノードと前記第6ノードとの間に接続され、前記第6ノードによって駆動される第9PMOSトランジスタと、
前記第1ノードと前記第6ノードとの間に直列接続され、前記第1電圧レベル制御信号によって駆動される第10PMOSトランジスタと、前記第6ノードによって駆動される第11及び第12PMOSトランジスタと、
前記第1ノードと第7ノードとの間に直列接続され、前記第2電圧レベル制御信号によって駆動される第13PMOSトランジスタと、
前記第6ノードと第7ノードとの間に直列接続され、前記第6ノードによって駆動される第14及び第15PMOSトランジスタと、
前記第6ノードと第7ノードとの間に直列接続され、前記第6ノードによって駆動される第16及び第17PMOSトランジスタと、
前記第1ノードと第8ノードとの間に接続され、前記第3電圧レベル制御信号によって駆動される第18PMOSトランジスタと、
前記第6ノードと前記第8ノードとの間に直列接続され、前記第6ノードによって駆動される第19及び第20PMOSトランジスタと、
前記第6ノードと前記第8ノードとの間に直列接続され、前記第6ノードによって駆動される第21及び第22PMOSトランジスタと、
前記第6ノードと前記第8ノードとの間に直列接続され、前記第6ノードによって駆動される第23及び第24PMOSトランジスタと、
前記第1ノードと第9ノードとの間に接続され、前記第4電圧レベル制御信号によって駆動される第25PMOSトランジスタと、
前記第6ノードと前記第9ノードとの間に接続され、前記第6ノードによって駆動される第26及び第27PMOSトランジスタと、
前記第6ノードと前記第9ノードとの間に接続され、前記第6ノードによって駆動される第28及び第29PMOSトランジスタと、
前記第6ノードと前記第9ノードとの間に接続され、前記第6ノードによって駆動される第30及び第31PMOSトランジスタと、
前記第6ノードと前記9ノードとの間に接続され、前記第6ノードによって駆動される第32及び第33PMOSトランジスタと、
前記第1ノードと第6ノードとの間に接続され、前記第6ノードによって駆動される第34PMOSトランジスタとを含んでなる
ことを特徴とするブースト電圧制御回路。 - 請求項1に記載のブースト電圧制御回路において、
前記ブースト電圧分割手段は、
前記ブースト電圧の入力端と接地電源との間に直列接続され、それぞれソース端子とゲート端子が接続されている第1〜第6PMOSトランジスタを含んでなる
ことを特徴とするブースト電圧制御回路。 - 請求項1に記載のブースト電圧制御回路において、
前記比較基準電圧生成部は、
電源電圧と第1ノードとの間に接続され、前記パッケージ電圧信号によって駆動されるPMOSトランジスタと、
前記第1ノードと第2ノードとの間に接続され、前記第1ノードによって駆動される第1NMOSトランジスタと、
前記第2ノードと接地電源との間に接続され、前記第2ノードによって駆動される第2NMOSトランジスタとを含んでなる
ことを特徴とするブースト電圧制御回路。
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