JP4481609B2 - Ｃｍｏｓイメージセンサの製造方法 - Google Patents

Description

本発明はＣＭＯＳイメージセンサ及びその製造方法に関するものであり、より詳しくは暗電流を減少させたＣＭＯＳイメージセンサ及びその製造方法に関するものである。

ＣＭＯＳイメージセンサは製造技術を用いて光学的映像を電気的信号に変換させる素子であって、ＭＯＳトランジスタを用いて順次に信号を出力するスイッチング方式を採用している。ＣＭＯＳイメージセンサはＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサに比べて駆動方式が簡便であり、ＣＭＯＳ技術を使用するため製造コストを低減することができ、電力消耗が低いという長所を持っている。ＣＣＤの場合工程がＣＭＯＳに比べて相対的に難しく、ＣＭＯＳの場合ランダムアクセス（ｒａｎｄｏｍ ａｃｃｅｓｓ）が可能であるが、ＣＣＤは不可能な点等がある。１９９０年代後半及び最近にはＣＭＯＳ工程技術の発達及び信号処理アルゴリズム（ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ａｌｇｏｒｉｔｈｍ）の改善にＣＭＯＳイメージセンサが有していた短所が克服され、選択的にＣＣＤ工程をＣＭＯＳイメージセンサに適用することにより製品の質を改善している趨勢である。

図１は典型的なＣＭＯＳイメージセンサを説明するための等価回路図である。

図１を参照すると、典型的なＣＭＯＳイメージセンサはフォトダイオード、トランスファトランジスタＴｘ、リセットトランジスタＲｘ、選択トランジスタＳｘ及びアクセストランジスタＡｘを含む。フォトダイオードにトランスファトランジスタＴｘとリセットトランジスタＲｘが直列に接続される。リセットトランジスタＲｘのドレーンに印加電圧Ｖｄｄが接続される。トランスファトランジスタＴｘのドレーン（リセットトランジスタのソース）は浮遊拡散層（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）Ｆ／Ｄに該当し、浮遊拡散層Ｆ／Ｄは選択トランジスタＳｘのゲートに接続される。選択トランジスタＳｘ及びアクセストランジスタＡｘは直列に接続され、選択トランジスタＳｘのドレーンに印加電圧Ｖｄｄが接続される。

ＣＭＯＳイメージセンサの動作方式は次の通りである。

先ず、リセットトランジスタＲｘがターンオンされると、浮遊拡散層Ｆ／Ｄの電位が印加電圧Ｖｄｄになる。外部からフォトダイオードに光が入射されると電子ホール対ＥＨＰ（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）が生成されて信号電荷がトランスファトランジスタＴｘのソースに蓄積される。トランスファトランジスタＴｘがターンオンされると、蓄積された信号電荷は浮遊拡散層Ｆ／Ｄに伝達されて浮遊拡散層Ｆ／Ｄの電位が変化されると同時に選択トランジスタＳｘのゲート電位が変化される。この際、選択信号ＲｏｗによりアクセストランジスタＡｘがターンオンされると、データが出力端Ｏｕｔに出力される。リセットトランジスタＲｘがターンオンされると、浮遊拡散層Ｆ／Ｄの電位が印加電圧Ｖｄｄになり、こうした過程を反復して映像信号を出力する。

図２は典型的なＣＭＯＳイメージセンサを示した平面図である。

図２を参照すると、ＣＭＯＳイメージセンサは基板に形成されてダイオード領域４０及び活性領域４２を限定する素子分離パターン５６を含む。通常的にダイオード領域４０は光効率を高めるために広く形成され、活性領域４２はダイオード領域４０の一側で延びて形成される。活性領域４２上にトランスファゲート６４，２４、リセットゲート６６，２６及び選択ゲート６８，２８が順次的に所定間隔離隔されて形成される。図示しなかったが、活性領域４２に選択ゲート６８，２８と所定間隔離隔されてアクセスゲートが形成される。トランスファゲートＴｘはダイオード領域４０に隣接して活性領域４２に形成される。トランスファゲート６４，２４及びリセットゲート６６，２６の間の活性領域４２内に浮遊拡散層７０，３８が形成される。図示しなかったが、浮遊拡散層７０，３８及び選択ゲート６８，２８は配線により電気的に接続される。

図３及び図４は図２のＡ−Ａに沿って取られた従来のＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。

図３を参照すると、半導体基板内に深いＰウェル１２を形成する。深いＰウェル１２は示されたように、Ｐ型エピタキシャル層１０ａが形成されたシリコン基板１０のＰ型エピタキシャル層１０ａとシリコン基板１０との間に形成することができる。Ｐ型エピタキシャル層１０ａ内に不純物を注入してＰウェル１４を形成する。Ｐウェル１４は後続工程で定義されるダイオード領域（図２の４０）周辺に形成される。半導体基板上に素子分離パターン（図２の１６）を形成して活性領域（図２の４２）及びダイオード領域（図２の４０）を限定する。ダイオード領域（図２の４０）に隣接した活性領域（図２の４２）内にＮ型チャンネル拡散層２２を形成し、活性領域（図２の４２）上に順次的に所定間隔離隔されたトランスファゲート２４、リセットゲート２６及び選択ゲート２８を形成する。トランスファゲート２４はＮ型チャンネル拡散層２２上に形成される。次いで、ダイオード領域（図２の４０）内に不純物を注入してＮ型フォトダイオード１８を形成し、Ｎ型フォトダイオード１８の上部にＰ型ダイオード領域２０を形成する。Ｎ型フォトダイオード１８及びＰ型フォトダイオード２０はゲートを形成する前に形成することもできる。

続けて、活性領域（図２の４２）内に不純物を注入してトランスファゲート２４、リセットゲート２６及び選択ゲート２８の側壁に整列された低濃度拡散層３０，３２を形成する。

図４を参照すると、低濃度拡散層３０，３２が形成された基板の全面に絶縁膜を形成し、ダイオード領域（図２の４０）を覆い、活性領域（図２の４２）を露出させるフォトレジストを形成する。次いで、フォトレジストをエッチングマスクとして使用して絶縁膜を異方性エッチングしてダイオード領域（図２の４０）を覆うブロッキング層３４ａ及びトランスファゲート２４、リセットゲート２６及び選択ゲート２８の側壁に側壁スペーサ３４ｂを形成する。続けて、フォトレジストを除去する。従来のＣＭＯＳイメージセンサで、ブロッキング層３４ａはダイオード領域（図２の４０）を覆い、横に拡張されてトランスファゲート２４の上部面の一部及び一側壁をコンフォーマルに覆う。ブロッキング層３４ａ、ゲート２４，２６，２８及び側壁スペーサ３４ｂをエッチングマスクとして使用して半導体基板内に不純物を注入して低濃度拡散層３０，３２内に側壁スペーサ３４ｂの外壁に整列された高濃度拡散層３６を形成する。その結果、示されたように活性領域（図２の４２）内にＤＤＤ構造の拡散層が形成される。これとは違って、活性領域（図２の４２）にＬＤＤ構造の拡散層を形成することもできる。トランスファゲート２４及びリセットゲート２６の間の活性領域内の低濃度拡散層３０及び高濃度拡散層３６はＣＭＯＳイメージセンサの浮遊拡散層３８を形成する。

前述したように従来技術によると、ダイオード領域（図２の４０）の上部を覆い、絶縁膜を異方性エッチングすることによりＰ型フォトダイオード２０の表面が損傷されることを防ぐことにより、Ｐ型フォトダイオード２０の表面から発生する暗電流を顕著に減らすことができる。しかし、側壁スペーサ３４ｂを形成する間、浮遊拡散層３８が形成される活性領域の表面がエッチング損傷を受けることができ、高濃度拡散層３６を形成する間イオンの高いエネルギーにより活性領域の格子損傷が発生することができる。これにより、浮遊拡散層３８に漏洩電流の経路が形成されてイメージセンサの動作時浮遊拡散層３８の電位を十分に高めることができずに、結果的にイメージセンサの暗電流が増加し、出力信号のレベルを落とすか、或いは信号が出力されない問題を誘発する。又、ＬＤＤ構造の拡散層を形成する場合、高濃度拡散層３６とＰウェル１４との高い電界により浮遊拡散層８の漏洩電流が発生する確率がさらに高くなる。

韓国出願番号２００１−００４１０５ 日本特開平８−３３５６８８

本発明の目的は浮遊拡散層の漏洩電流を減少させ得る構造を有するＣＭＯＳイメージセンサ及びその製造方法を提供することである。

本発明の目的は浮遊拡散層の暗電流を減少させ得る構造を有するＣＭＯＳイメージセンサ及びその製造方法を提供することである。

本発明のさらに他の目的は浮遊拡散層の漏洩電流及び暗電流を減少させることにより優れた品質の信号を出力することができるＣＭＯＳイメージセンサ及びその製造方法を提供することである。

前述した目的を達成するために本発明はＣＭＯＳイメージセンサを提供する。このイメージセンサは、半導体基板に形成されてダイオード領域及び活性領域を限定する素子分離パターンを含む。フォトダイオード領域内にフォトダイオードが形成され、フォトダイオードに隣接して活性領域上にトランスファゲートが形成される。トランスファゲートと所定間隔離隔されて活性領域上にリセットゲート及び選択ゲートが互いに離隔されて順次に形成される。トランスファゲート及びリセットゲートの間の活性領域に浮遊拡散層が形成される。ダイオード領域上にフォトダイオードを保護するブロッキング層が形成される。本発明で、ブロッキング層は活性領域まで拡張されてトランスファゲート及び浮遊拡散層上に覆われる。その結果、ブロッキング層は浮遊拡散層が損傷されることを防がせて浮遊拡散層から漏洩される電荷量を顕著に減らすことができ、浮遊拡散層で暗電流が発生することを防ぐことができる。

前述した目的を達成するために本発明はＣＭＯＳイメージセンサの製造方法を提供する。この方法は、半導体基板にダイオード領域及び活性領域を限定する素子分離パターンを形成し、ダイオード領域内にフォトダイオードを形成することを含む。活性領域上にトランスファゲート、リセットゲート及び選択ゲートを順次的に所定間隔離隔させて形成する。この際、トランスファゲートはダイオード領域に隣接した活性領域上に形成する。トランスファゲート及びリセットゲートの間の活性領域内に浮遊拡散層を形成する。これと同時に、リセットゲート及び選択ゲートの間の活性領域内と選択ゲートに隣接した活性領域内に低濃度拡散層を形成する。選択ゲートに対向するリセットゲートの側壁及び選択ゲートの側壁上に側壁スペーサを形成する。この際、ダイオード領域の上部を覆い、活性領域まで拡張されてトランスファゲート及び浮遊拡散層を覆うブロッキング層が形成する。最後に、活性領域内に不純物を注入して低濃度拡散層内に側壁スペーサの外壁に整列された高濃度拡散層を形成する。本発明で、浮遊拡散層は側壁スペーサを形成する間エッチング損傷を負わずに、高濃度拡散層を形成するイオン注入による損傷を受けない。

前述したように本発明によると、ダイオード領域上に覆われるブロッキング層を側方に拡張させて浮遊拡散層まで覆うことにより浮遊拡散層の漏洩電流及び暗電流を減少させることができ、ＣＭＯＳイメージセンサの出力信号の品質を高めることができる。

以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明しようとする。しかし、本発明はここで説明される実施形態に限定されず他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底し、完全になることができるように、そして当業者に本発明の思想が十分に伝達されることができるようにするため提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。又、層が他の層又は基板“上”にあると言及される場合にそれは他の層又は基板上に直接形成されることができるか、又はそれらの間に第３の層が介在されることもできる。明細書全体にかけて同一な参照番号で表示された部分は同一な構成要素を示す。

図５は図２のＡ−Ａに沿って取られた本発明の望ましい実施形態によるＣＭＯＳイメージセンサを示した平面図である。

図５を参照すると、本発明のＣＭＯＳイメージセンサは従来技術と同様に、半導体基板に形成されたダイオード領域（図２の４０）及び活性領域（図２の４２）を限定する素子分離パターン５６と、半導体基板内に形成された深いＰ型ウェル５２と、ダイオード領域（図２の４０）の周辺の半導体基板内に形成されたＰ型ウェル５４を含む。活性領域（図２の４２）上にトランスファゲート６４、リセットゲート６６及び選択ゲート６８が所定間隔離隔されて順次的に配置される。トランスファゲート６４の下部の半導体基板内にＮ型チャンネル領域６２が形成され、トランスファゲート６４及びリセットゲート６６の間の活性領域内に浮遊拡散層７０が形成される。本発明のＣＭＯＳイメージセンサはダイオード領域（図２の４０）、トランスファゲート６４及び浮遊拡散層７０上にコンフォーマルに覆われたブロッキング層７４ａを含む。ブロッキング層７４ａは側方に拡張されてリセットゲート６６の一側壁及び上部の一部上に付加的に覆われることができる。リセットゲート６６の他の側壁と、選択ゲート６８の両側壁に各々側壁スペーサ７４ｂが形成される。互いに対向するリセットゲート６６の一側壁及び選択ゲート６８の一側壁の間の活性領域と、選択ゲート６８の他の側壁に隣接した活性領域内に低濃度拡散層７２が形成される。低濃度拡散層７２はリセットゲート６６及び選択ゲート６８の側壁に整列されて形成される。各低濃度拡散層７２内に側壁スペーサ７４ａの外側壁に整列された高濃度拡散層７６が形成される。低濃度拡散層７２及び高濃度拡散層７６の対はトランジスタのジョンション領域に該当し、ジョンション領域はＤＤＤ構造又はＬＤＤ構造で形成されることができる。示されたように、本発明のＣＭＯＳイメージセンサの浮遊拡散層７０は単一構造を有し、その上部はブロッキング層７４ａに覆っている。従って、製造工程が実施される間エッチング及びイオン注入による損傷を防ぐことができるので漏洩電流を起こす欠陥を減らすことができ、浮遊拡散層７０から発生する暗電流やはり顕著に減らすことができる。

これに加えて、ブロッキング層７４ａの上部及び各側壁スペーサ７４ｂの上部に各々保護層７８が付加的に形成されることができ、保護層７８の外側壁に整列されて高濃度拡散層７６内にサリサイド（ｓａｌｉｃｉｄｅ）層８０が付加的に形成されることができる。

図６乃至図８は本発明の望ましい実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。

図６を参照すると、半導体基板内に不純物を注入して深いＰウェル５２を形成する。通常的に、半導体基板はシリコン基板５０上にＰ型エピタキシャル層５０ａを積層して形成することができ、深いＰウェル５２はＰ型エピタキシャル層５０ａ内に不純物を注入することによりシリコン基板５０とＰ型エピタキシャル層５０ａ境界領域（ｂｏｕｎｄａｒｙ ｒｅｇｉｏｎ）に形成されることができる。深いＰウェル５２はＰ型エピタキシャル層５０ａより高濃度にドーピングされる。

半導体基板に素子分離パターン５６を形成してダイオード領域（図２の４０）及び活性領域（図２の４２）を限定する。ダイオード領域（図２の４０）周辺のＰ型エピタキシャル層５０ａ内にＰウェル５４を形成し、ダイオード領域（図２の４０）に隣接して活性領域（図２の４２）内にＮ型チャンネル拡散層６２を形成する。Ｐウェル５４はＰ型エピタキシャル層５０ａより高濃度にドーピングされる。次いで、ダイオード領域（図２の４０）内にＮ型フォトダイオード５８を形成し、Ｎ型フォトダイオード５８の上部にＰ型フォトダイオード６０を形成する。Ｎ型フォトダイオード５８はＮ型チャンネル拡散層６２に接続され、Ｐ型フォトダイオード６０はＰウェル５４に接続されることが望ましい。

図７を参照すると、活性領域（図２の４２）上に所定間隔離隔されて順次に配置されたトランスファゲート６４、リセットゲート６６及び選択ゲート６８を形成する。前述したこととは違って、Ｐウェル５４は素子分離パターン５６を形成する前に形成することもでき、Ｎ型チャンネル拡散層６２、Ｎ型フォトダイオード５８、Ｐ型フォトダイオード６０及びゲート６４，６６，６８の形成順序を変えることもできる。即ち、Ｎ型フォトダイオード５８及びＰ型フォトダイオード６０はゲートを形成した後形成することもできる。以上の段階までは本発明の特徴が含まれずに、従来技術と同一に実施することができる。

続けて、トランスファゲート６４、リセットゲート６６及び選択ゲート６８の間の活性領域内に不純物を注入してトランスファゲート６４及びリセットゲート６６の間の活性領域内にＮ型浮遊拡散層７０を形成し、選択ゲート６８の両側の活性領域内にＮ型低濃度拡散層７２を形成する。浮遊拡散層７０及び低濃度拡散層７２が形成された半導体基板の全面に絶縁膜７４を形成し、絶縁膜７４上にＰ型フォトダイオード６０、トランスファゲート６４及び浮遊拡散層７０の上部を覆うフォトレジストパターン７５を形成する。フォトレジストパターン７５は側方に拡張されてリセットゲート６６の上部の一部を付加的に覆うことができる。

図８を参照すると、フォトレジストパターン７５をエッチングマスクとして使用して絶縁膜７４をエッチングしてＰ型フォトダイオード６０、トランスファゲート６４及び浮遊拡散層７０上に覆われたブロッキング層７４ａを形成し、互いに対向するリセットゲート６６の一側壁と選択ゲート６８の一側壁及び選択ゲート６８の他の側壁に各々側壁スペーサ７４ｂを形成する。続けて、活性領域内に不純物を注入して低濃度拡散層７２内にＮ型高濃度拡散層７６を形成する。Ｎ型高濃度拡散層７６は側壁スペーサ７４ｂの外側壁に整列されて形成される。高濃度拡散層７６及び低濃度拡散層７２は示されたようにＤＤＤ構造で形成されることもでき、ＬＤＤ構造で形成されることもできる。又、従来技術とは違って本発明で、浮遊拡散層７０は側壁スペーサ７４ｂを形成する間エッチング損傷を負わずに、高濃度拡散層７６を形成する間イオン注入による損傷を負わない。従って、漏洩電流及び暗電流を誘発することができる欠陥を減らすことができる。

続けて、通常的な技術を使用して活性領域にシリサイド層を形成するためブロッキング層７４ａの上部及び側壁スペーサ７４ｂ上に各々覆われた保護層（図５の７８）を形成し、活性領域内に保護層７８の外壁に整列されたシリサイド層（図５の８０）を形成することができる。

高画実の出力映像が求められる光学装備に適用することができる。

典型的なＣＭＯＳイメージセンサを示した等価回路図である。 典型的なＣＭＯＳイメージセンサを示した平面図である。 従来のＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 従来のＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の望ましい実施形態によるＣＭＯＳイメージセンサを示した平面図である。 本発明の望ましい実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の望ましい実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の望ましい実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。

符号の説明

５２ Ｐ型ウェル
５６ 素子分離パターン
６２ Ｎ型チャンネル領域
６４ トランスファゲート
６６ リセットゲート
６８ 選択ゲート
７０ 浮遊拡散層
７２ 低濃度拡散層
７４ａ ブロッキング層
７４ｂ 側壁スペーサ
７６ 高濃度拡散層
７８ 保護層
８０ サリサイド層

Claims (7)

1. 半導体基板にダイオード領域及び活性領域を限定する素子分離パターンを形成する段階と、
   前記ダイオード領域内にフォトダイオードを形成する段階と、
   前記活性領域上にトランスファゲート、リセットゲート及び選択ゲートを順次に所定間隔離隔させて形成し、前記トランスファゲートは前記ダイオード領域に隣接した活性領域上に形成する段階と、
   前記トランスファゲート及び前記リセットゲートの間の活性領域内に浮遊拡散層を形成し、前記選択ゲート両側の活性領域内に低濃度拡散層を形成する段階と、
   前記選択ゲートに対向する前記リセットゲートの側壁及び前記選択ゲートの側壁上に側壁スペーサを形成すると同時に、前記ダイオード領域の上部を覆い、前記活性領域まで拡張されて前記トランスファゲート及び前記浮遊拡散層を覆うブロッキング層を形成する段階と、
   前記活性領域内に不純物を注入して前記低濃度拡散層内に前記側壁スペーサの外壁に整列された高濃度拡散層を形成する段階とを含むＣＭＯＳイメージセンサの製造方法。
2. 前記フォトダイオードは前記トランスファゲート、前記リセットゲート及び前記選択ゲートを形成した後形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
3. 前記フォトダイオードを形成する段階は、
   前記ダイオード領域内に不純物を注入して前記ダイオード領域の所定深さにＮ型フォトダイオードを形成する段階と、
   前記ダイオード領域内に不純物を注入して前記Ｎ型フォトダイオード上の前記ダイオード領域の表面にＰ型フォトダイオードを形成する段階とを含むことを 特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
4. 前記フォトダイオードを形成する段階以前に、
   前記半導体基板内に深いＰウェルを形成する段階と、
   前記ダイオード領域周辺の前記半導体基板内にＰウェルを形成する段階とを付加的に含み、
   前記トランスファゲートを形成する前に前記トランスファゲートの下部の前記活性領域内にＮ型チャンネル拡散層を形成する段階を付加的に含み、
   前記Ｎ型フォトダイオードは前記深いＰウェルの上部の半導体基板内に形成されて前記Ｎ型チャンネル拡散層に接続されるように形成し、前記Ｐ型フォトダイオードは前記ダイオード領域周辺の前記Ｐウェルに接続されるように形成することを特徴とする請求項３に記載のＣＭＯＳイメージセンサの製造方法。
5. 前記側壁スペーサ及び前記ブロッキング層を形成する段階は、
   前記低濃度拡散層及び前記浮遊拡散層が形成された半導体基板の全面に絶縁膜を形成する段階と、
   前記ダイオード領域、前記トランスファゲート及び前記浮遊拡散層の上部を覆うフォトレジストパターンを形成する段階と、
   前記フォトレジストパターンをエッチングマスクとして使用して前記絶縁膜を異方性エッチングする段階と、
   前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
6. 前記低濃度拡散層、前記浮遊拡散層及び前記高濃度拡散層は前記活性領域内に不純物を注入して形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
7. 前記高濃度拡散層を形成した後、
   前記ブロッキング層上にマスク絶縁層を形成し、前記側壁スペーサ上にマスクスペーサを形成する段階と、
   前記半導体基板にシリサイド化工程を適用して前記高濃度拡散層内に前記マスクスペーサの外壁に整列されたシリサイド層を形成する段階とを付加的に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。

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