KR20070070429A - 씨모스이미지센서 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 P+ 영역과 N- 영역으로 이루어진 포토다이오드영역을 형성하면서도 포텐셜배리어 및 포켓을 방지할 수 있는 씨모스이미지센서 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서는 표면보다 낮은 소정 깊이의 리세스를 제공하는 기판; 상기 리세스의 표면 상에 형성된 게이트산화막; 상기 게이트산화막 상에서 상기 리세스에 일부가 매립된 형태의 트랜스퍼트랜지스터의 게이트; 상기 게이트의 일측면에 정렬되어 상기 기판내에 깊은 N형 영역과 얕은 P형 영역(상기 리세스보다 더 얕은 깊이)의 접합으로 이루어진 포토다이오드영역; 상기 게이트의 타측면에 정렬되어 상기 기판 내에 형성된 LDD 영역; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 스페이서에 정렬되어 상기 LDD 영역에 접하는 상기 기판 내의 플로팅확산영역을 포함하고, 상술한 본 발명은 포토다이오드영역에 집속된 캐리어가 얕은 P+ 영역을 거치지 않고 깊은 N- 영역에서 직접 채널로 전송되므로 포텐셜배리어 및 포켓을 발생하지 않아 전하공유 및 이미지래깅을 방지할 수 있는 효과가 있다.
씨모스이미지센서, 포토다이오드영역, 채널, 포텐셜배리어, 포켓

Description

씨모스이미지센서 및 그의 제조 방법{CMOS IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 씨모스이미지센서의 구조를 도시한 도면,
도 2a는 트랜스퍼트랜지스터의 폴리게이트의 에지에서 포텐셜배리어가 발생됨을 나타내고 있는 도면,
도 2b는 포켓 및 포텐셜배리어를 상세히 도시한 도면,
도 3은 본 발명의 실시예에 따른 씨모스이미지센서의 구조를 도시한 도면,
도 4a 내지 도 4g는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : P형 기판 32 : 필드산화막
33 : 실리콘산화막 34 : 실리콘질화막
35 : 버즈빅실리콘산화막 36 : 리세스
37 : 게이트산화막 38 : 폴리게이트
40 : N- 영역 41 : P+ 영역
43 : LDD 영역 44 : 스페이서
45 : 플로팅확산영역 46 : 채널
본 발명은 이미지센서에 관한 것으로, 특히 씨모스 이미지 센서 및 그의 제조 방법에 관한 것이다.
씨모스이미지센서(CMOS Image Sensor; CIS)의 단위픽셀(Unit Pixel)은 하나의 포토다이오드(PD)와 네 개의 NMOS(Tx,Rx,Sx,Dx)로 구성되며, 상기 네 개의 NMOS(Tx,Rx,Sx,Dx)는 상기 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅확산영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅디퓨젼영역(FD)을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx)로 구성된다. 여기서 상기 트랜스퍼트랜지스터(Tx) 및 리셋트랜지스터(Rx)는 네이티브트랜지스터(Native NMOS)를 이용하고 상기 드라이브트랜지스터(Dx) 및 셀렉트트랜지스터(Sx)는 일반적인 트랜지스터(Normal NMOS)를 이용하며, 리셋트랜지스터(Rx) 는 CDS(Correlated Double Sampling)를 위한 트랜지스터이다.
상기와 같은 씨모스이미지센서의 단위픽셀은 네이티브트랜지스터(Native Transistor)를 사용하여 포토다이오드영역(PD)에서 가시광선파장대역의 광을 감지한 후 감지된 광전하(Photogenerated charge)를 플로팅확산영역(FD)으로, 즉 드라이브트랜지스터(Dx)의 게이트로 전달한 양을 출력단(Vout)에서 전기적신호로 출력한다.
도 1은 종래기술에 따른 씨모스이미지센서의 구조를 도시한 도면이다.
도 1을 참조하면, P형 기판(11)의 소정영역에 소자분리를 위한 STI 구조의 필드산화막(12)이 형성되고, P형 기판(11) 상에 게이트산화막(13)과 폴리게이트(14)가 적층되고, 게이트산화막(13)과 폴리게이트(14)의 적층구조의 양측벽에 스페이서(15)가 형성되며, 폴리게이트(14)의 일측면에 정렬되어 LDD 영역(16)이 형성되며, LDD 영역(16)에 접하는 드레인영역(17)이 스페이서(15)에 정렬되어 P형 기판 (11) 내에 형성되며, 폴리게이트(14)의 타측면에 정렬되어 P형 기판(11) 내에 깊은 N- 영역(18)과 얕은 P+ 영역(19)으로 이루어진 포토다이오드 영역(PD)이 형성된다.
도 1에서, 폴리게이트(14)는 트랜스퍼트랜지스터(Tx)의 게이트이고, 드레인영역(17)은 플로팅확산영역(FD)이다.
도 1과 같은 씨모스이미지센서에서 포토다이오드영역(PD)에서 집속된 광신호는 트랜스퍼트랜지스터가 턴온되면 플로팅확산영역(FD)으로 전달되어 그곳의 캐패시터(접합, MIM, MOS 등)에 저장된다. 이 광신호는 리셋트랜지스터(Rx)의 턴온에 의해 생성된 리셋신호와 함게 드라이브트랜지스터(Dx) 전압버퍼를 거쳐서 출력신호로 나가게 되며, 뒤이어 CDS 회로에서 두 신호의 차이신호가 양자화(Quantization)되어 신호처리가 이루어지게 된다.
그러나, 종래기술은 포토다이오드영역(PD)에서 집속된 광신호가 트랜스퍼트랜지스터(Tx)를 거쳐서 플로팅확산영역(FD)으로 전송될 때, 포토다이오드영역(PD)의 구조상의 문제로 인해 캐리어포텐셜배리어(Carrier pontential barrier) 및 포켓(Pocket) 문제가 발생하게 된다(도 2a 및 도 2b 참조).
도 2a는 트랜스퍼트랜지스터의 폴리게이트의 에지에서 포텐셜배리어가 발생됨을 나타내고 있는 도면이고, 도 2b는 포켓 및 포텐셜배리어를 상세히 도시한 도면이다. 도 2b에서는 포켓 문제도 볼 수 있다.
위와 같은 포텐셜배리어 및 포켓 문제는 근본적으로 포토다이오드영역(PD)에 있는 깊은 N- 영역(18)이 표면으로부터 깊은 곳에 형성되고, 표면으로부터 얕은 P+ 영역(19)에 의해 분리(Isolation)되어 있기 때문이다. 즉, 트랜스퍼트랜지스터의 캐리어이동채널(Carrier flow channel)은 표면에 형성되는데(도 1의 '20'), 포토다이오드영역의 깊은 N- 영역(18)에서 생성된 캐리어가 표면채널(20)까지 가기 위해서는 P+ 영역(19)과 N- 영역(18)의 계면에 형성되는 배리어/포켓을 지나야 하기 때문이다(도 1의 도면부호 '21').
이러한 포텐셜배리어 및 포켓문제는 픽셀의 전하공유(Charge sharing), 이미지래깅(Image lagging) 등의 문제를 유발하게 된다.
위와 같은 P+ 영역(19)과 N- 영역(18)의 계면에서의 포텐셜배리어 및 포켓을 제거하기 위해 P+ 영역(19)을 생략하는 경우에는, 즉 LDD 영역(16)을 위한 스페이서(15) 형성전에 반드시 P+ 영역(19)을 형성시켜주는데, 이 P+ 영역이 없을 경우 폴리게이트(14) 식각시에 발생하는 플라즈마손실(Plasma damage)로 인한 데드존(Dead zone) 등의 악영향이 나타난다.
다른 방법으로 포텐셜배리어 및 포켓 문제를 해결하기 위해 종래기술은 매몰 포토다이오드(Buried PD)의 형성에 있어서 이온주입시 틸트각(Tilt angle)을 조절하는 방법이 제안되었으나, 이 방법또한 P+ 영역(19)과 N- 영역(18)의 계면에서의 포텐셜배리어 및 포켓을 제거하는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, P+ 영역과 N- 영역으로 이루어진 포토다이오드영역을 형성하면서도 포텐셜배리어 및 포켓을 방지할 수 있는 씨모스이미지센서 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서는 표면보다 낮은 소정 깊이의 리세스를 제공하는 기판; 상기 리세스의 표면 상에 형성된 게이트산화막; 상기 게이트산화막 상에서 상기 리세스에 일부가 매립된 형태의 트랜스퍼트랜지스터의 게이트; 상기 게이트의 일측면에 정렬되어 상기 기판내에 깊은 N형 영역과 얕은 P형 영역의 접합으로 이루어진 포토다이오드영역; 상기 게이트의 타측면에 정렬되어 상기 기판 내에 형성된 LDD 영역; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 스페이서에 정렬되어 상기 LDD 영역에 접하는 상기 기판 내의 플로팅확산영역을 포함하는 것을 특징으로 하며, 상기 얕은 P형 영역은 상기 리세스보다 깊이가 얕은 것을 특징으로 한다.
그리고, 씨모스 이미지 센서의 제조 방법은 표면보다 낮은 소정 깊이의 리세스를 제공하는 기판을 준비하는 단계; 상기 리세스의 표면 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 상기 리세스에 일부가 매립된 형태의 트랜스퍼트랜지스터의 게이트를 형성하는 단계; 상기 게이트의 일측면에 정렬되는 상기 기판 내에 깊은 N형 영역과 얕은 P형 영역의 접합으로 이루어진 포토다이오드영역을 형성하는 단계; 상기 게이트의 타측면에 정렬되는 상기 기판 내에 LDD 영역을 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 기판 내에 상기 스페이서에 정렬되어 상기 LDD 영역에 접하는 플로팅확산영역을 형성하는 단계를 포함하는 것을 특징으로 하며, 표면보다 낮은 소정 깊이의 리세스를 제공하는 기판을 준비하는 단계는 상기 기판 상에 실리콘산화막과 실리콘질화막을 적층하는 단계; 상기 실리콘질화막과 실리콘산화막을 선택적으로 패터닝하는 단계; 상기 선택적 패터닝을 통해 노출된 기판의 표면에 대해 열산화 공정을 진행하여 버즈빅을 갖는 실리콘산화막을 성장시키는 단계; 및 상기 실리콘질화막, 실리콘산화막을 선택적으로 제거하면서 동시에 상기 버즈빅을 갖는 실리콘산화막을 제거하여 상기 리세스를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 리세스는 상기 얕은 P형 영역보다 더 깊게 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는, 실리콘의 선택적 산화과정에서 생성되는 버즈빅(Bird's beak) 현상을 이용하여 트랜스퍼트랜지스터와 포토다이오드 영역 사이에 나타나는 포텐셜배리어 및 포켓을 방지한다. 이렇게 버즈빅을 이용하면, 포토다이오드영역의 P+ 영역이 트랜스퍼트랜지스터의 채널 형성에도 방해를 주지 않으며, 또한 트랜스퍼트랜지스터의 채널이 깊은 N- 영역과 바로 연결되므로써 캐리어 전송시에 포텐셜배리어 및 포켓의 발생을 억제할 수 있다.
도 3은 본 발명의 실시예에 따른 씨모스이미지센서의 구조를 도시한 도면이다.
도 3을 참조하면, P형 기판(31)의 소정영역에 소자간분리를 위한 필드산화막(32)이 형성되고, P형 기판(31)의 소정 표면에 일정 깊이의 리세스(36)가 제공되 고, 리세스(36)의 표면 상에 게이트산화막(37)이 형성되며, 게이트산화막(37) 상에 리세스(36)에 일부가 매립된 형태의 폴리게이트(38)가 형성된다. 여기서, 리세스(36)의 양끝단은 경사진 형태이며, 폴리게이트(38)의 양측면은 리세스(36)의 양끝단에 정렬된다.
그리고, 폴리게이트(38)의 양측벽에 스페이서(44)가 형성되며, 폴리게이트(38)의 일측면에 정렬되어 P형 기판(31) 내에 깊은 N- 영역(42)이 형성되고, 깊은 N- 영역(40) 위에 얕은 P+ 영역(41)이 형성된다. 상기 깊은 N- 영역(40)과 얕은 P+ 영역(41)의 접합은 포토다이오드영역이 된다.
그리고, 폴리게이트(38)의 타측면에 정렬되어 P형 기판(31) 내에 리세스(36)보다 더 깊은 LDD 영역(43)이 형성되고, 스페이서(44)에 정렬되어 LDD 영역(43)에 접하는 플로팅확산영역(45)이 P형 기판(31) 내에 형성된다.
도 3에서, 포토다이오드는 깊은 N- 영역(40)과 얕은 P+ 영역(41)으로 이루어지는데, P+ 영역(41)은 폴리게이트(38)가 일부 매립된 리세스(36)보다 얕은 위치에 형성된다. 이처럼 P+ 영역(41)을 리세스보다 얕은 위치에 형성하면, 포토다이오드영역을 지나 플로팅확산영역(45)으로 전송되는 캐리어 전송이 일어날 때, 캐리어가 깊은 N- 영역(40), 얕은 P+ 영역(41) 및 채널(46)의 경로로 전송되는 것이 아니라, 깊은 N- 영역(40)에서 직접 채널(46)로 전송된다(도면부호 '47' 참조). 따라서, 얕 은 P+ 영역(41)과 깊은 N- 영역(40)간 계면에서 발생하는 포텐셜배리어 및 포켓이 발생하지 않는다.
또한, 얕은 P+ 영역(41)은 채널(46) 보다 얕은 위치에 형성되므로 채널(46)의 형성에도 방해를 주지 않는다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, P형 기판(31)의 소정영역에 STI(Shallow Trench Isolation) 방법을 이용하여 필드산화막(32)을 형성한다. 이어서, 필드산화막(32)이 형성되는 트렌치 측벽에는 고농도의 P형 불순물의 이온주입(이를 'Side P+ 공정'이라고 함)을 이용한 필드스탑층(Field stop, 32a)이 형성될 수 있다.
이어서, P형 기판(31) 상에 실리콘산화막(SiO2, 33)과 실리콘질화막(Si3N4, 34)을 적층한다.
이어서, 실리콘질화막(34)과 실리콘산화막(33)을 선택적으로 패터닝하여 트랜스퍼트랜지스터가 형성될 영역, 바람직하게는 트랜스퍼트랜지스터의 폴리게이트가 형성될 영역을 확보한다. 이때, 트랜스퍼트랜지스터를 제외한 나머지 리셋트랜지스터, 드라이브트랜지스터 등은 오픈시키지 않는다.
이어서, 실리콘질화막(34)과 실리콘산화막(33)의 선택적 패터닝을 통해 노출된 P형 기판(31)의 표면에 대해 열산화(Thermal oxidation) 공정을 진행하여 버즈 빅 현상이 유도된 실리콘산화막(SiO2 with bird's beak, 35)(이하, '버즈빅 실리콘산화막'이라고 약칭함)을 성장시킨다. 여기서, 버즈빅이란 실리콘산화막(33)과 P형 기판(31)의 계면쪽으로 양측끝단이 확장되는 형태를 일컬으며, 소자분리공정시 사용되는 LOCOS의 원리와 동일하다.
그리고, 버즈빅실리콘산화막(35)은 P형 기판(31)의 표면 아래쪽으로 확장되면서 상부로도 확장하는 형태로 형성되어 일부분이 P형 기판(31)의 표면 아래에 매립되는 형태가 되는데, 그 두께는 후속 포토다이오드영역이 되는 P+ 영역과 N= 영역의 접합 경계두께의 2배 이상이 되도록 한다. 즉, 버즈빅실리콘산화막(35)의 아래쪽 두께는 적어도 P 영역의 깊이보다 더 깊게 한다.
도 4b에 도시된 바와 같이, 실리콘질화막(34)과 실리콘산화막(33)을 제거한다. 이때, 실리콘산화막(33) 제거는 불산(HF)을 이용한 습식식각으로 진행한는데, 실리콘산화막(33) 제거시에 버즈빅실리콘산화막(35)도 동시에 제거된다.
따라서, 버즈빅실리콘산화막(35) 제거후에 P형 기판(31)의 표면에는 일정 깊이의 리세스(36)가 형성된다. 여기서, 리세스(36)는 후속 트랜스퍼트랜지스터의 폴리게이트가 형성될 지역이며, 자시의 양끝단은 경사진(Slope) 형태이다.
도 4c에 도시된 바와 같이, P형 기판(31)의 표면 상에 게이트산화막(37)을 형성한다. 이때, 게이트산화막(37) 형성을 위한 산화 공정시 버즈빅실리콘산화막(35)에서 발생할 수 있는 경사면 부분에서의 결함(Stacking fault defect)은 제거된다.
이어서, 전면에 폴리실리콘을 증착한 후, 게이트산화막(37)까지 식각하는 게이트패터닝을 진행하여 폴리게이트(38)를 형성한다.
이때, 폴리게이트(38)의 아래쪽은 리세스(36)를 채우면, 폴리게이트(38)의 양측면은 리세스(36)의 양쪽 모서리까지 덮는 형태가 되면서, 양측면은 리세스(36)의 양끝단에 정렬된다.
한편, 트랜스퍼트랜지스터의 폴리게이트(38)를 제외한 나머지 트랜지스터들의 폴리게이트는 P형 기판(31)의 표면 상에 형성된다. 이로써, 트랜스퍼트랜지스터를 형성하는 위치는 나머지 트랜지스터의 형성 위치보다 낮은 곳에 위치한다.
상술한 폴리게이트(38)는 리세스(36)에 일부가 매립되는 형태가 되므로 3차원 구조가 되고, 이로써 유효게이트길이(Effective Gate length)를 길게 하여 보다 높은 펀치쓰루전압(Punch through voltage)을 구현할 수 잇다.
도 4d에 도시된 바와 같이, 폴리게이트(38)의 일측면에 매몰 포토다이오드영역(Buried PD)을 구성하는 깊은 N- 영역(40)과 얕은 P+ 영역(41)을 순차적으로 형성한다.
이를 위해 폴리게이트(38)를 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1감광막패턴(39)을 형성한다. 여기서, 제1감광막패턴(39)의 오프닝(Opening)을 살펴보면, 일측면은 폴리게이트(38)의 일측면에 정렬되고, 타측면은 필드산화막(32)의 일측면에 정렬된다.
위와 같은 오프닝을 갖는 제1감광막패턴(39)을 이온주입배리어로 사용하여 먼저 저농도 N형 불순물을 이온주입하여 깊은 N- 영역(40)을 형성하고, 연속해서 고농도 P형 불순물을 이온주입하여 얕은 P+ 영역(41)을 형성한다. 여기서, P+ 영역(41)은 후속 스페이서 형성시의 플라즈마손실로부터 포토다이오드영역의 표면을 보호하기 위한 것이다.
그리고, P+ 영역(41)의 깊이는 폴리게이트(38)의 하부가 매립된 리세스(36)의 깊이보다 얕게 한다. 이는, 깊은 N- 영역(40)과 얕은 P+ 영역(41)의 계면에 포텐셜배리어 및 포켓이 형성되는 것을 방지하여, 캐리어가 깊은 N- 영역(40)으로부터 직접 트랜스퍼트랜지스터의 표면채널로 전송되도록 하기 위함이다.
도 4e에 도시된 바와 같이, 제1감광막패턴(39)을 제거한 후에, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드영역 및 폴리게이트(38)의 상부를 덮고 나머지 P형 기판(플로팅확산영역이 형성될 영역)을 오픈시키는 제2감광막패턴(42)을 형성한다.
이어서, 제2감광막패턴(42)에 의해 노출된 P형 기판(31)에 저농도 N형 불순물을 이온주입하여 LDD 영역(Lightly Doped Drain, 43)을 형성한다. 이때, LDD 영역(43)은 리세스(36)보다 더 깊게 형성하여, 채널을 통해 전송되어 오는 캐리어를 플로팅확산영역으로 전송시킬 수 있도록 한다.
도 4f에 도시된 바와 같이, 제2감광막패턴(42)을 제거한 후에, 폴리게이트(38)의 양측벽에 접하는 스페이서(44)를 형성한다. 이때, 스페이서(44)는 전면에 질화막을 증착한 후 에치백을 진행하여 형성하며, 스페이서(44) 형성을 위한 에치백시에 포토다이오드영역은 P+ 영역(41)이 형성되어 있으므로 표면손상이 없다.
도 4g에 도시된 바와 같이, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드영역 및 폴리게이트(38)의 상부를 덮고 나머지 P형 기판(플로팅확산영역이 형성될 영역)을 오픈시키는 제3감광막패턴(도시 생략, 제2감광막패턴과 형태 동일)을 형성한다.
이어서, 제3감광막패턴에 의해 노출된 P형 기판(31)에 고농도 N형 불순물을 이온주입하여 스페이서(44)에 정렬되는 드레인영역, 즉 플로팅확산영역(FD, 45)을 형성한다.
상술한 실시예에 따르면, 트랜스퍼트랜지스터의 채널(46)을 포토다이오드영역의 얕은 P+ 영역(41)보다 아래에 형성하므로, 포토다이오드영역을 지나 플로팅확산영역(45)으로 전송되는 캐리어 전송이 일어날 때, 캐리어가 깊은 N- 영역(40), 얕은 P+ 영역(41) 및 채널(47)의 경로로 전송되는 것이 아니라, 깊은 N- 영역(40)에서 직접 채널(46)로 전송된다(도면부호 '47' 참조). 따라서, 얕은 P+ 영역(41)과 깊은 N- 영역(40)간 계면에서 발생하는 포텐셜배리어 및 포켓이 발생하지 않는다.
또한, 얕은 P+ 영역(41)은 채널(46) 보다 얕은 위치에 형성되므로 채널(46) 의 형성에도 방해를 주지 않는다.
한편 상술한 실시예에서는 포토다이오드영역이 깊은 N- 영역과 얕은 P+ 영역의 접합으로 이루어진 경우에 대해 설명하였으나, 본 발명은 포토다이오드영역이 깊은 N- 영역과 얕은 P- 또는 P0 영역의 접합으로 이루어진 경우에 적용하여도 동일한 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 포토다이오드영역에 집속된 캐리어가 얕은 P+ 영역을 거치지 않고 깊은 N- 영역에서 직접 채널로 전송되므로 포텐셜배리어 및 포켓을 발생하지 않아 전하공유 및 이미지래깅을 방지할 수 있는 효과가 있다.
또한, 본 발명은 P+ 영역을 형성하므로써 스페이서와 기판의 계면에서 발생하는 데드존을 완화시켜주어 트랜스퍼트랜지스터의 잡음 측면에서 유리하다.
또한, 본 발명은 버즈빅에 의한 리세스에 폴리게이트가 형성되므로 유효게이트길이가 증가하여 펀치쓰루전압을 증가시킬 수 있는 효과가 있다.

Claims (11)

  1. 표면보다 낮은 소정 깊이의 리세스를 제공하는 기판;
    상기 리세스의 표면 상에 형성된 게이트산화막;
    상기 게이트산화막 상에서 상기 리세스에 일부가 매립된 형태의 트랜스퍼트랜지스터의 게이트;
    상기 게이트의 일측면에 정렬되어 상기 기판내에 깊은 N형 영역과 얕은 P형 영역의 접합으로 이루어진 포토다이오드영역;
    상기 게이트의 타측면에 정렬되어 상기 기판 내에 형성된 LDD 영역;
    상기 게이트의 양측벽에 형성된 스페이서; 및
    상기 스페이서에 정렬되어 상기 LDD 영역에 접하는 상기 기판 내의 플로팅확산영역
    을 포함하는 씨모스이미지센서.
  2. 제1항에 있어서,
    상기 얕은 P형 영역은 상기 리세스보다 깊이가 얕은 것을 특징으로 하는 씨모스이미지센서.
  3. 제1항에 있어서,
    상기 리세스의 양끝단은 경사진 것을 특징으로 하는 씨모스 이미지 센서.
  4. 제1항에 있어서,
    상기 LDD 영역은 상기 리세스보다 더 깊은 것을 특징으로 하는 씨모스 이미지 센서.
  5. 제1항에 있어서,
    상기 기판의 소정 표면 상에 상기 트랜스퍼트랜지스터를 제외한 나머지 트랜지스터의 게이트가 형성된 것을 특징으로 하는 씨모스 이미지 센서.
  6. 표면보다 낮은 소정 깊이의 리세스를 제공하는 기판을 준비하는 단계;
    상기 리세스의 표면 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 상기 리세스에 일부가 매립된 형태의 트랜스퍼트랜지스터의 게이트를 형성하는 단계;
    상기 게이트의 일측면에 정렬되는 상기 기판 내에 깊은 N형 영역과 얕은 P형 영역의 접합으로 이루어진 포토다이오드영역을 형성하는 단계;
    상기 게이트의 타측면에 정렬되는 상기 기판 내에 LDD 영역을 형성하는 단계;
    상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및
    상기 기판 내에 상기 스페이서에 정렬되어 상기 LDD 영역에 접하는 플로팅확산영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  7. 제6항에 있어서,
    표면보다 낮은 소정 깊이의 리세스를 제공하는 기판을 준비하는 단계는,
    상기 기판 상에 실리콘산화막과 실리콘질화막을 적층하는 단계;
    상기 실리콘질화막과 실리콘산화막을 선택적으로 패터닝하는 단계;
    상기 선택적 패터닝을 통해 노출된 기판의 표면에 대해 열산화 공정을 진행하여 버즈빅을 갖는 실리콘산화막을 성장시키는 단계; 및
    상기 실리콘질화막, 실리콘산화막을 선택적으로 제거하면서 동시에 상기 버즈빅을 갖는 실리콘산화막을 제거하여 상기 리세스를 형성하는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  8. 제7항에 있어서,
    상기 리세스의 양끝단은 경사진 형태인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 리세스는 상기 얕은 P형 영역보다 더 깊게 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  10. 제6항에 있어서,
    상기 게이트의 양측면은 상기 리세스의 양끝단에 정렬시키는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  11. 제6항에 있어서,
    상기 LDD 영역은, 상기 리세스보다 더 깊이로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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