KR20060108017A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
씨모스 이미지 센서 및 그 제조방법이 제공된다. 이 씨모스 이미지 센서의 전달 게이트의 하부에는 계단형태의 채널이 형성된다. 그리고 상기 채널의 한쪽끝은 수광부의 신호전하가 형성되는 부분과 연결되며, 다른 한쪽끝은 부유확산층과 연결된다. 계단형태의 채널에 의하여 상기 수광부의 신호전하가 형성되는 부분과 채널 및 상기 부유확산층과 채널이 높이차 없이 연결될 수 있으므로 신호전하 전달이 원활하게 이루어진다.
Description
도 1은 일반적인 씨모스 이미지 센서의 대략적인 평면도;
도 2 및 도 3은 도 1의 Ⅰ-Ⅰ'를 따라 취해진 종래의 씨모스 이미지 센서의 단면도들;
도 4a 내지 도 4e는 본 발명에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서는 광학적 이미지를 전기적 신호로 변형시키는 소자이다. 이미지 센서는 크게 씨모스(CMOS, Complementary Metal-Oxide-Silicon) 이미지 센서와 씨씨디(CCD, Charge Coupled Device) 이미지 센서로 구분될 수 있다. 씨씨디 이미지 센서는 씨모스 이미지 센서에 비하여 광감도(Photo sensitivity) 및 노이즈(noise)에 대한 특성이 우수하나, 고집적화에 어려움이 있고, 전력 소모가 높다. 반면 씨 모스 이미지 센서는 씨씨디 이미지 센서에 비하여 공정들이 단순하고 고집적화에 적합하며 전력 소모가 낮아 다양한 분야에 널리 사용되고 있다.
도 1은 일반적인 씨모스 이미지 센서의 대략적인 평면도이다.
도 1을 참조하면, 씨모스 이미지 센서는 반도체 기판내에 수광 영역(10) 및 전하전송 영역(20)을 포함한다. 상기 수광 영역(10)에는 외부로부터 빛을 받아 신호전하를 생성하는 광다이오드가 형성된다. 그리고 상기 전하전송 영역(20)에는 전달 게이트(30), 리셋 게이트(40), 선택 게이트(50) 및 액세스 게이트(60)가 순차적으로 소정간격 이격되어 형성된다. 그리고 상기 전달 게이트(30)와 리셋 게이트(40) 사이에는 부유확산층(floating diffusion, 18)이 형성된다.
씨모스 이미지 센서는 외부로부터 빛을 받아 상기 수광 영역(10)에서 신호전하를 생성하며, 상기 생성된 신호전하는 상기 전달 게이트(30)에 의하여 채널을 통해 부유확산층(18)으로 전달된다. 이때 일반적으로 신호전달 특성을 높이기 위하여 상기 전달 게이트가 생성될 영역의 반도체 기판을 식각한 후 전달 게이트를 생성하는 방법을 이용하고 있다.
도 2 및 도 3은 위와 같이 반도체 기판을 식각한 후 전달 게이트를 생성한 씨모스 이미지 센서를 설명하기 위하여 도시한 단면도로, 도 1의 Ⅰ-Ⅰ'를 따라 취해진 것이다.
도 2 및 도 3을 참조하면 반도체 기판(5) 내에는 N형 불순물층(12)과 P층 불순물층(14)이 적층되어 형성된 광다이오드(10)와 N형 불순물층으로 형성된 부유확산층(18)이 형성된다. 그리고 상기 광다이오드(10)와 부유확산층(18) 사이에는 전 달 게이트(30)가 형성된다. 이때 상기 전달 게이트(30) 형성 이전에 상기 전달 게이트(30)가 형성될 부분의 반도체 기판(5)을 일부 식각한 후, 게이트 절연막(20)을 개재하고 상기 전달 게이트(30)를 형성한다. 그리고 상기 전달 게이트(30) 아래에는 채널(미도시)이 형성되어 광다이오드(10)의 N형 불순물층(12)과 상기 부유확산층(18) 사이에 신호전하 전송 통로가 된다.
하지만 도 2에 도시된 것처럼 전달 게이트(30) 형성을 위하여 식각되는 반도체 기판의 깊이가 깊어지면, 수광부의 신호전하가 형성되는 영역 즉, N형 불순물층(12)과 채널은 높이차 없이 연결되는 반면, 상기 부유확산층(18)과 채널 사이에는 높이차(A)가 생겨 이 부분이 신호전하 전달을 방해하는 기생 전위 장벽(barrier)으로 작용하게 된다. 또한 도 3에 도시된 것처럼 전달 게이트(30) 형성을 위하여 식각되는 반도체 기판의 깊이가 얕아지면, 부유확산층(18)과 채널은 높이차 없이 연결되는 반면, 신호전하가 형성되는 N형 불순물층(12)과 채널 사이에는 높이차(B)가 생겨 이 부분이 신호전하 전달을 방해하는 기생 전위 장벽으로 작용하게 된다. 그리고 이러한 기생 전위 장벽은 이미지 잔상의 형태로 나타나는 이미지 래그(lag)를 유발하여 이미지 센서의 특성을 악화시킬 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 신호전하의 전달특성을 향상시키고 이미지 래그를 억제할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 씨모스 이미지 센서는 전달 게이트의 하부에 계단형태의 채널을 가진다. 상기 계단형태의 채널은 반도체 기판 중 전달 게이트가 형성될 영역을 복수회 식각한후 이온 주입을 하는 공정을 통하여 얻어진다. 그리고 상기 채널의 한쪽끝은 수광부의 신호전하가 형성되는 영역과 연결되며 다른 한쪽끝은 부유확산층과 높이차 없이 연결되어 신호전하의 전달이 원활하게 이루어지도록 한다. 상기 수광부에는 N형 불순물층 상에 P형 불순물층이 형성된 광다이오드가 형성된다. 상기 계단형태의 채널 중 가장 낮은 부분은 신호전하가 형성되는 영역 즉, 상기 P형 불순물층의 하부보다 깊고 상기 N형 불순물층 하부보다 얕은 깊이에 위치한다. 그리고 상기 계단형태의 채널 중 가장 높은 부분은 부유확산층의 하부보다 얕거나 같은 깊이에 위치한다. 따라서 서로 다른 깊이를 가지는 신호전하가 형성되는 영역과 부유확산층 사이에 형성되는 채널이 계단형태이므로, 높이차 없이 상기 신호전하가 형성되는 영역 및 부유확산층과 연결될 수 있어 신호전하 전달 특성이 향상된다.
본 발명의 씨모스 이미지 센서 제조방법은 반도체 기판 중 전달 게이트가 형성될 영역을 식각하는 단계를 포함한다. 상기 식각하는 단계는 부유확산층의 하부 깊이보다 얕거나 같도록 식각하는 제 1 식각 단계와 수광부의 신호전하가 발생되는 영역와 깊이가 일치되도록 상기 제 1 식각된 부분 중 일부를 추가로 제 2 식각하는 단계를 포함한다. 이때 제 1 식각과 제 2 식각 사이에 복수회의 추가적인 식각이 더 이루어질 수도 있다. 이후 상기 제 1 식각 및 제 2 식각이 이루어진 영역 상에 채널형성을 위한 이온 주입 후 전달 게이트를 형성하고 광다이오드 및 부유확산층 을 형성한다. 상기 채널의 한쪽끝은 수광부의 신호전하가 형성되는 영역과 연결되며, 다른 한쪽끝은 부유확산층과 연결된다. 그러므로 상기 채널과 수광부의 신호전하가 형성되는 영역 및 채널과 부유확산층 사이에 높이차로 인한 기생 전위 장벽이 유발되지 않아 신호전하 전달 특성이 향상되며 이미지 래그를 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4a 내지 도 4e는 본 발명에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 실리콘 기판(100) 상에 P형 에피택시얼층(104)을 적층한 반도체 기판이 제공된다. 이후 상기 반도체 기판 내에 불순물을 주입하여 깊은 P웰(102)을 형성한다. 상기 깊은 P 웰(102)은 상기 P형 에피택시얼층(104) 내에 불순 물을 주입함으로서 상기 실리콘 기판(100)과 상기 P형 에피택시얼층(104)의 경계영역(boundary region)에 형성된다. 이때 깊은 P웰(102)은 상기 P형 에피택시얼층(104)보다 높은 농도로 도핑되는 것이 바람직하다.
이후 소자분리 패턴(106)에 의하여 활성 영역이 한정된다. 이때 상기 활성 영역은 외부로부터 빛을 받아 신호전하를 생성하는 수광 영역과 상기 신호전하를 전달하는 전하전송 영역을 포함한다. 상기 반도체 기판에 마스크(미도시)를 형성한 뒤, 전달 게이트가 형성될 영역에 제 1 트랜치(trench, 108)를 형성한다. 상기 제 1 트랜치가 식각되는 깊이는 이후 형성될 부유확산층(도 4d의 120)의 하부 깊이보다 얕거나 같도록 식각한다. 특히 부유확산층의 하부 깊이보다 약간 얕게 식각하여 채널이 높이차 없이 부유확산층과 연결되도록 식각하는 것이 바람직하다.
도 4b를 참조하면, 상기 제 1 트랜치(108) 하부 중 이후 광다이오드가 형성될 부분에 인접한 영역을 추가로 식각하여 제 2 트랜치(110)를 형성한다. 이때 제 2 트랜치(110)의 하부가 이후 형성될 광다이오드의 N형 불순물층과 접할 수 있도록 식각이 이루어지는 것이 바람직하다. 즉, 광다이오드는 N형 불순물층 상부에 P형 불순물층이 적층된 형태로 형성되므로, 상기 P형 불순물층 하부 깊이보다 깊고 상기 N형 불순물층 하부 깊이보다는 얕게 제 2 트랜치(110)의 식각이 이루어질 수 있다. 또한 도면상에는 상기 제 1 트랜치(108) 및 제 2 트랜치(110)의 하부가 평평한 구조로 도시되었으나, 약간의 기울기를 가진 형태가 될 수도 있다. 그리고 상기 제 1 트랜치(108) 및 제 2 트랜치(110) 사이에 추가의 트랜치 형성을 위한 복수회의 식각이 더 이루어질 수도 있다. 이때에는 제 1 트랜치 및 제 2 트랜치 사이에 도시 된 것보다 더 많은 계단형태가 나타나게 된다.
도 4c를 참조하면, 이후 형성될 전달 게이트와 반도체 기판 사이의 절연을 위한 게이트 절연막(112)을 적층한다. 이때 게이트 절연막(112)은 열산화막으로 형성될 수도 있다. 또한 게이트 절연막(112)은 패터닝을 통하여 상기 식각된 부분 내에만 존재하도록 할 수도 있으며, 도시된 바와 같이 반도체 기판 상의 전 영역에 형성된 채로 남겨둘 수도 있다. 그리고 도시되지는 않았지만 이후 공정에서 형성될 전달 게이트 하부에 채널 형성을 위한 이온 주입이 이루어진다. 이때에는 전달 게이트의 문턱전압을 고려하여 적절한 농도의 불순물이 주입된다.
도 4d를 참조하면, 제 2 트랜치(110)가 형성된 부분에 인접하는 영역에는 광다이오드(118)가 형성된다. 상기 광다이오드(118)는 N형 불순물을 주입하여 형성된 N형 불순물층(114) 상부에 P형 불순물층(116)을 형성하여 형성할 수 있다. 그리고 상기 제 1 트랜치(108)가 형성된 부분에 인접한 영역에는 N형 불순물을 주입하여 부유확산층(120)을 형성한다. 도면상에는 상기 광다이오드(118)와 부유확산층(120)이 함께 도시되어 있으나 각각 차례대로 불순물을 주입하여 순차적으로 형성된다.
도 4e를 참조하면, 도전물질을 증착한 후 패터닝하여 상기 제 1 트랜치(108) 및 제 2 트랜치(110)가 형성된 영역 상에 전달 게이트(122)를 형성한다. 도시하지는 않았지만 상기 전달 게이트의 측벽에는 절연을 위한 스페이서가 추가로 형성될 수 있다. 상기 전달 게이트(122)는 금속 또는 도핑된 폴리실리콘층 등을 이용하여 형성할 수 있다. 도 4d를 참조하여 설명한 광다이오드(118) 및 부유확산층(120)의 형성은 전달 게이트(122) 형성 후에 이루어질 수도 있다. 도시된 바와 같이 전달 게이트(122)의 하부는 제 1 트랜치(108) 및 제 2 트랜치(110)로 인하여 계단형태를 띄게 된다. 그리고 상기 전달 게이트(122) 아래 채널의 한쪽끝은 N형 불순물층(114)과 연결되고, 다른 한쪽끝은 부유확산층(120)과 연결된다. 이때 상기 채널과 N형 불순물층 사이 및 상기 채널과 부유확산층 사이의 연결은 높이차 없이 이루어질 수 있기 때문에 기생 전위 장벽이 유발될 우려가 없어 신호전하 전달이 원활하게 이루어질 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 수광부와 채널 및 부유확산층과 채널이 높이차 없이 연결되므로, 기생 전위 장벽이 유발될 우려가 없다. 따라서 신호전하의 전달이 원활하게 이루어질 수 있으며, 신호전하 전달 장애로 인해 발생되던 이미지 래그 현상도 억제될 수 있다.
Claims (7)
- 반도체 기판에 포함되어 형성된 수광부 및 부유확산층; 그리고상기 수광부로터 생성된 신호전하를 상기 부유확산층으로 전달하는 전달 게이트를 포함하되,상기 전달 게이트 하부의 반도체 기판에 형성된 채널은 상기 반도체 기판 상부로부터 제 1 깊이 및 상기 제 1 깊이보다 얕은 제 2 깊이로 이루어진 계단형태로 형성되는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 수광부는 N형 불순물층 상부에 P형 불순물층이 형성된 광다이오드이며,상기 제 1 깊이는 상기 P형 불순물층의 하부 깊이보다 깊고 상기 N형 불순물층 하부 깊이보다는 얕은 씨모스 이미지 센서.
- 제 1항에 있어서,상기 제 2 깊이는 상기 부유확산층의 하부 깊이보다 얕거나 같은 씨모스 이미지 센서.
- 수광부 및 상기 수광부에서 생성된 신호전하를 부유확산층으로 전달하는 전달 게이트를 포함하는 씨모스 이미지 센서 제조방법에 있어서,반도체 기판 중 상기 전달 게이트가 형성될 영역을 제 1 식각하는 단계;상기 제 1 식각된 영역 중 일부를 제 2 식각하는 단계;상기 제 1 식각만 이루어진 영역에 인접하게 부유확산층을 형성하며, 상기 제 2 식각이 이루어진 영역에 인접하게 수광부를 형성하는 단계; 그리고상기 제 1 식각 및 제 2 식각된 영역상에 전달 게이트를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법.
- 제 4항에 있어서,상기 제 1 식각된 영역 중 일부를 제 2 식각하는 단계 이후에는채널 영역 형성을 위한 이온 주입이 이루어지는 씨모스 이미지 센서 제조방법.
- 제 4항에 있어서,상기 제 1 식각은 상기 부유확산층이 형성되는 하부 깊이보다 얕거나 같게 이루어지는 씨모스 이미지 센서 제조방법.
- 제 4항에 있어서,상기 수광부는 N형 불순물층 상부에 P형 불순물층이 적층된 광다이오드이며,상기 제 2 식각은 상기 P형 불순물층 하부 깊이 보다 깊고 상기 N형 불순물층 하부 깊이 보다 얕게 이루어지는 씨모스 이미지 센서 제조방법.
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2005
- 2005-04-11 KR KR1020050029988A patent/KR20060108017A/ko not_active Application Discontinuation
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