JP4480571B2 - パイプラインメモリのための効率的な読出し、書込み方法 - Google Patents
パイプラインメモリのための効率的な読出し、書込み方法 Download PDFInfo
- Publication number
- JP4480571B2 JP4480571B2 JP2004508350A JP2004508350A JP4480571B2 JP 4480571 B2 JP4480571 B2 JP 4480571B2 JP 2004508350 A JP2004508350 A JP 2004508350A JP 2004508350 A JP2004508350 A JP 2004508350A JP 4480571 B2 JP4480571 B2 JP 4480571B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- buffer
- memory
- latch
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 115
- 239000000872 buffer Substances 0.000 claims description 91
- 230000008569 process Effects 0.000 claims description 79
- 238000012545 processing Methods 0.000 claims description 16
- 238000013500 data storage Methods 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 4
- 230000010267 cellular communication Effects 0.000 claims description 2
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 23
- 230000005055 memory storage Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 230000003139 buffering effect Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Description
本発明は、一般に大容量デジタルデータ記憶システムに関する。特に、本発明は、多状態格納システムと関連するオーバヘッドを減らすシステムおよび方法に関するものである。
このような記憶システムのコンパクトな物理的サイズと、再プログラムの反復が可能な不揮発性メモリの能力とに起因して、フラッシュメモリ記憶システムなどの不揮発性メモリシステムの利用が増加している。フラッシュメモリ記憶システムのコンパクトな物理的サイズは、ますます優勢になりつつあるデバイス内でのこのような記憶システムの利用を容易にしている。フラッシュメモリ記憶システムを用いるデバイスには、デジタルカメラ、デジタルカムコーダー、デジタル音楽プレイヤ、ハンドヘルドパーソナルコンピュータ並びに地球的規模の測位用デバイスが含まれる(但しこれらに限定されるわけではない)。フラッシュメモリ記憶システムに含まれる不揮発性メモリを反復して再プログラムする能力によって、フラッシュメモリ記憶システムの利用並びに再利用が可能となる。
本発明は、効率的にメモリセルへデータを書き込み、効率的にメモリセルからデータを読み出すシステムおよび方法に関する。本発明の1つの態様によれば、メモリシステムは、第1の記憶素子、データソース、第1のエレメント、第2のエレメントおよびリップルクロックを含む。データソースは第1の記憶素子に格納される複数のビットを出力し、さらに、データソースから第1のビットを受信し、さらに、第1のビットの計時も行って、第2のエレメントの中へ入れる。次いで、上記第1のエレメントは、第1のビットが第1のエレメントの中へ格納されているのとほぼ同じ間、複数のビットからなる第2のビットをデータソースから受け取る。上記リップルクロックにより、第1のエレメントと第2のエレメントへのアクセスが可能となり、それによって第1のビットと第2のビットのパイプライン化が可能となる。
ビットの読出しと、ビットの書込みに必要なトランジスタの個数を減らすなどの、多状態記憶素子からのビットの読出しと、多状態記憶素子内へのビットの書込みとに関連するオーバヘッドの軽減によって、メモリセルを備えた記憶システム全体のパフォーマンスの改善が可能となる。読出し処理と書込み処理(特に書込み処理)は一般に時間のかかる処理であるため、読出し処理と書込み処理とに関連する時間の短縮により、多状態処理と関連するオーバヘッドコストを大幅に減らすことができる。
Claims (36)
- メモリシステムであって、
前記メモリシステムは、データの格納に適しており、
前記メモリシステムは、
複数の記憶素子であって、第1の記憶素子を含む複数の記憶素子と、
データソースであって、前記第1の記憶素子に格納すべき複数のビットを提供するように構成されるデータソースと、
第1のエレメントであって、前記複数のビットに含まれる第1のビットを前記データソースから受け取るように構成される第1のエレメントと、
第2のエレメントであって、前記第2のエレメントは、前記第1のエレメントから前記第1のビットを受け取るように構成され、前記第2のエレメントは、前記第1のビットを前記第1の記憶素子の中へ格納するようにさらに構成される、第2のエレメントと、
リップルクロックであって、前記第1のエレメントが前記第1のビットとは異なる第2のビットを前記データソースから受け取ることと、前記第2のエレメントが前記第1のビットを前記第1の記憶素子に格納することとを同時に可能にするように構成されるリップルクロックと
を備える、メモリシステム。 - 前記リップルクロックは、前記第1の記憶素子が前記第1のビットを受け取ることと、前記複数の記憶素子に含まれる少なくとも第2の記憶素子がさらなるビットを受け取ることとを同時に可能にするようにさらに構成される、請求項1に記載のメモリシステム。
- 前記第1のエレメントは、第1のラッチであり、前記第2のエレメントは、第2のラッチである、請求項1に記載のメモリシステム。
- 前記第2のエレメントは、前記第1のエレメントから前記第2のビットを受け取るように構成され、前記第2のエレメントは、前記複数のビットに含まれる第3のビットが前記第1のエレメントによって前記データソースから受け取られるのと同時に、前記複数の記憶素子に含まれる第2の記憶素子の中へ前記第2のビットを格納するようにさらに構成される、請求項1に記載のメモリシステム。
- 前記第1のエレメントは、前記第1のビットが前記第1の記憶素子の中へ格納された後に、前記複数のビットに含まれる第2のビットを前記データソースから受け取るように構成される、請求項1に記載のメモリシステム。
- 前記第1のエレメントは、双方向性であり、前記メモリシステムは、データ受信装置をさらに備え、前記第1のエレメントは、前記第2のエレメントから第3のビットを受け取るようにさらに構成され、前記第2のエレメントは、前記第1の記憶素子から前記第3のビットを受け取り、前記第1のエレメントは、前記第3のビットを前記データ受信装置へ提供するようにさらに構成される、請求項1に記載のメモリシステム。
- 前記複数の記憶素子は、第2の記憶素子を含み、前記第2のエレメントは、前記第3のビットが前記データ受信装置に提供された後に、前記第2の記憶素子から第4のビットを受け取るようにさらに構成される、請求項6に記載のメモリシステム。
- 前記メモリシステムは、不揮発性メモリシステムである、請求項1に記載のメモリシステム。
- 前記不揮発性メモリシステムは、メモリカードである、請求項8に記載のメモリシステム。
- 前記メモリカードは、PCカード、コンパクトフラッシュ(登録商標)カード、マルチメディアカード、セキュリティ保護デジタルカード、スマートメディアカード、およびメモリスティックカードのうちの1つである、請求項9に記載のメモリシステム。
- 前記第1の記憶素子は、不揮発性記憶素子である、請求項8に記載のメモリシステム。
- コンピューティングシステムであって、
前記コンピューティングシステムは、
ホストであって、第1のビットと第2のビットとを含む複数のビットを提供するように構成されるホストと、
記憶デバイスであって、前記ホストと通信状態にある記憶デバイスと
を備え、
前記記憶デバイスは、
記憶素子のアレイであって、少なくとも1つの記憶素子を含む記憶素子のアレイと、
第1のバッファ用エレメントであって、前記第1のビットを前記ホストから受け取るように構成される第1のバッファ用エレメントと、
第2のバッファ用エレメントであって、前記第2のバッファ用エレメントは、前記第1のバッファ用エレメントから前記第1のビットを受け取るように構成され、前記第2のバッファ用エレメントは、前記第1のビットを前記アレイの中へ格納するようにさらに構成される、第2のバッファ用エレメントと、
リップルクロックであって、前記第1のバッファ用エレメントが前記第1のビットとは異なる第2のビットを前記データソースから受け取ることと、前記第2のバッファ用エレメントが前記第1のビットを前記アレイに格納することとを同時に可能にするように構成されるリップルクロックと
を含む、コンピューティングシステム。 - 前記リップルクロックは、1つのビットまたは複数のビットを、前記少なくとも1つの記憶素子と、前記アレイに含まれる少なくとも第2の記憶素子とに同時に書き込むことを可能にするようにさらに構成される、請求項12に記載のコンピューティングシステム。
- 前記第1のバッファ用エレメントは、第1のラッチであり、前記第2のバッファ用エレメントは、第2のラッチである、請求項12に記載のコンピューティングシステム。
- 前記第1のバッファ用エレメントは、前記第2のビットが前記アレイ内へ格納されるのと同時に、前記複数のビットに含まれる第3のビットを前記ホストから受け取るように構成される、請求項12に記載のコンピューティングシステム。
- 前記第2のバッファ用エレメントは、双方向性であり、前記第2のバッファ用エレメントは、前記アレイから第3のビットを受け取り、前記第3のビットを前記ホストへ提供するようにさらに構成される、請求項12に記載のコンピューティングシステム。
- 前記第2のバッファ用エレメントは、アレイから第3のビットを受け取り、前記第1のバッファ用エレメントへ前記第3のビットを提供するようにさらに構成され、前記第1のバッファ用エレメントは、前記第3のビットを前記ホストへ提供するように構成される、請求項12に記載のコンピューティングシステム。
- 前記記憶デバイスは、不揮発性メモリシステムであり、前記少なくとも1つの記憶素子は、不揮発性記憶素子である、請求項12に記載のコンピューティングシステム。
- 前記記憶デバイスは、PCカード、コンパクトフラッシュ(登録商標)カード、マルチメディアカード、セキュリティ保護デジタルカード、スマートメディアカード、およびメモリスティックカードのうちの1つである、請求項18に記載のコンピューティングシステム。
- 前記ホストシステムは、情報を取得するように構成され、前記情報は、前記複数のビットを含み、前記情報は、静止画像情報、オーディオ情報、ビデオ情報、および無線で取得される情報のうちの1つである、請求項12に記載のコンピューティングシステム。
- 前記ホストシステムは、デジタルカメラ、ビデオカメラ、セルラ通信装置、オーディオプレイヤ、およびビデオプレイヤのうちの1つである、請求項20に記載のコンピューティングシステム。
- 前記記憶デバイスは、前記ホストシステムに関して取り外し可能である、請求項12に記載のコンピューティングシステム。
- メモリシステムの中に複数のビットを格納する方法であって、
前記メモリシステムは、少なくとも1つの記憶素子を含むアレイと、第1のバッファ用エレメントと、第2のバッファ用エレメントとを含み、
前記方法は、
データソースによって、複数のビットに含まれる第1のビットを前記第1のバッファ用エレメントへ提供することと、
前記アレイの中へ前記第1のビットを書き込む書込み処理を開始することであって、前記データソースによって前記第2のバッファ用エレメントへ前記第1のビットを提供することを含むことと、
前記データソースによって、前記複数のビットに含まれる第2のビットを前記第1のバッファ用エレメントへ提供することであって、前記第2のビットは、前記記憶素子の中へ前記第1のビットを書き込む前記書込み処理が開始された後に、前記第1のバッファ用エレメントへ提供される、ことと、
前記データソースによって前記第2のビットが前記第1のバッファ用エレメントへ提供された後に、前記アレイの中へ前記第1のビットを書き込む前記書込み処理を終了することと
を含む、方法。 - 前記アレイの中へ前記第2のビットを書き込む書込み処理を開始することであって、前記データソースによって前記第2のバッファ用エレメントへ前記第2のビットを提供することを含むことと、
前記アレイの中へ前記第2のビットを書き込む前記書込み処理が開始された後に、前記データソースによって、前記複数のビットに含まれる第3のビットを前記第1のバッファ用エレメントへ提供することと、
前記データソースによって前記第3のビットが前記第1のバッファ用エレメントへ提供された後に、前記アレイの中へ前記第2のビットを書き込む前記書込み処理を終了することと
をさらに含む、請求項23に記載の方法。 - メモリシステムから複数のビットを読み出す方法であって、
前記メモリシステムは、少なくとも1つの記憶素子を含む記憶素子アレイと、第1のバッファ用エレメントと、第2のバッファ用エレメントと、第3のバッファ用エレメントとを含み、
前記方法は、
前記複数のビットに含まれる第1のビットを前記第1のバッファ用エレメントへ提供することであって、前記第1のビットは、前記記憶素子アレイから提供される、ことと、
前記第1のバッファ用エレメントから第2のバッファ用エレメントへ前記第1のビットを提供することと、
前記第2のバッファ用エレメントから前記第1のビットを取得することと、
前記第1のビットが前記第2のバッファ用エレメントへ提供された後に、前記複数のビットに含まれる第2のビットを前記第1のバッファ用エレメントへ提供することと、
前記第1のバッファ用エレメントから前記第3のバッファ用エレメントへ前記第2のビットを提供することと、
前記第1のビットが前記第2のバッファ用エレメントから取得されるのと同時に、前記第3のバッファ用エレメントから前記第2のビットを取得することと
を含む、方法。 - メモリシステムから複数のビットを読み出す方法であって、
前記メモリシステムは、少なくとも1つの記憶素子を含む記憶素子アレイと、第1のバッファ用エレメントと、第2のバッファ用エレメントとを含み、
前記方法は、
前記複数のビットに含まれる第1のビットを前記第1のバッファ用エレメントへ提供することであって、前記第1のビットは、前記記憶素子アレイから提供される、ことと、
前記第1のバッファ用エレメントから第2のバッファ用エレメントへ前記第1のビットを提供することと、
前記第2のバッファ用エレメントから前記第1のビットを取得することと、
前記第1のビットが前記第2のバッファ用エレメントへ提供された後に、前記複数のビットに含まれる第2のビットを前記第1のバッファ用エレメントへ提供することと、
前記第1のビットが前記第2のバッファ用エレメントから取得されるのと同時に、前記第1のバッファ用エレメントから前記第2のビットを取得することと
を含む、方法。 - 前記メモリシステムは、データ受信装置をさらに含み、前記第1のバッファ用エレメントは、前記記憶素子アレイから第3のビットを受け取り、前記第3のビットを前記データ受信装置へ提供するようにさらに構成される、請求項26に記載の方法。
- メモリシステムであって、
前記メモリシステムは、データの格納に適しており、
前記メモリシステムは、
第1の記憶素子と、
第2の記憶素子であって、第1のビットと第2のビットとを提供するように構成される第2の記憶素子と、
第1のバッファ用エレメントであって、前記第1のバッファ用エレメントは、前記第2の記憶素子から前記第1のビットを取得するように構成され、前記第1のバッファ用エレメントは、前記第1の記憶素子へ前記第1のビットを提供するようにさらに構成される、第1のバッファ用エレメントと、
第2のバッファ用エレメントであって、前記第2のバッファ用エレメントは、前記第1のビットが前記第1のバッファ用エレメントによって前記第1の記憶素子へ提供されるのと同時に、前記第2の記憶素子から前記第2のビットを取得するように構成され、前記第2のバッファ用エレメントは、前記第1のビットが前記第1のバッファ用エレメントによって前記第1の記憶素子へ提供された後、前記第1の記憶素子へ前記第2のビットを提供するようにさらに構成される、第2のバッファ用エレメントと
を含む、メモリシステム。 - 前記第1のバッファ用エレメントは、第1のラッチであり、前記第2のバッファ用エレメントは、第2のラッチである、請求項28に記載のメモリシステム。
- 前記メモリシステムは、不揮発性メモリシステムである、請求項28に記載のメモリシステム。
- 前記不揮発性メモリシステムは、メモリカードである、請求項30に記載のメモリシステム。
- 第3の記憶素子をさらに備え、
前記第2のバッファ用エレメントは、前記第3の記憶素子へ前記第2のビットを提供するようにさらに構成される、請求項28に記載のメモリシステム。 - システムにおいてビットをパイプライン化する方法であって、
前記システムは、第1の記憶素子と、第1のラッチ用エレメントと、第2のラッチ用エレメントと、リップルクロックとを含み、
前記方法は、
前記第1のラッチ用エレメントの中へ第1のビットをロードすることと、
前記第1の記憶素子へ前記第1のビットを提供するプロセスを開始することであって、前記第1の記憶素子は、前記第1のビットを少なくとも一時的に保持するように構成される、ことと、
前記第2のラッチ用エレメントの中へ第2のビットをロードすることであって、前記リップルクロックは、前記第1の記憶素子の中へ前記第1のビットを提供する前記プロセスが開始されるのと同時に、前記第2のラッチ用エレメントの中へ前記第2のビットをロードすることを可能にする、ことと
を含む、方法。 - 前記第2のビットが前記第2のラッチ用エレメントへ提供された後に、前記第1の記憶素子へ前記第1のビットを提供する前記プロセスを終了することをさらに含む、請求項33に記載の方法。
- 前記プロセスは、書込み処理であり、前記書込み処理は、前記第1の記憶素子の中へ前記第1のビットを書き込むように構成される、請求項34に記載の方法。
- 前記システムは、第2の記憶素子を含み、
前記方法は、
前記第2の記憶素子から前記第1のビットを読み出すことであって、前記第2の記憶素子から前記第1のビットを読み出すことが、前記第1のラッチ用エレメントの中へ前記第1のビットをロードする、ことと、
前記第2の記憶素子から前記第2のビットを読み出すことであって、前記第2の記憶素子から前記第2のビットを読み出すことは、前記第2のラッチ用エレメントの中へ前記第2のビットをロードし、それによって、前記リップルクロックは、前記第1の記憶素子へ提供するプロセスが開始されるのと同時に、前記第2の記憶素子から前記第2のビットを読み出すことを可能にする、ことと
をさらに含む、請求項35に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/152,536 US6751129B1 (en) | 2002-05-21 | 2002-05-21 | Efficient read, write methods for multi-state memory |
PCT/US2003/005214 WO2003100787A1 (en) | 2002-05-21 | 2003-02-20 | Efficient read, write method for pipeline memory |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009120417A Division JP2009259253A (ja) | 2002-05-21 | 2009-05-18 | パイプラインメモリのための効率的な読出し、書込み方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005527055A JP2005527055A (ja) | 2005-09-08 |
JP4480571B2 true JP4480571B2 (ja) | 2010-06-16 |
Family
ID=29582065
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004508350A Expired - Fee Related JP4480571B2 (ja) | 2002-05-21 | 2003-02-20 | パイプラインメモリのための効率的な読出し、書込み方法 |
JP2009120417A Pending JP2009259253A (ja) | 2002-05-21 | 2009-05-18 | パイプラインメモリのための効率的な読出し、書込み方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009120417A Pending JP2009259253A (ja) | 2002-05-21 | 2009-05-18 | パイプラインメモリのための効率的な読出し、書込み方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6751129B1 (ja) |
JP (2) | JP4480571B2 (ja) |
KR (1) | KR100990541B1 (ja) |
CN (1) | CN100444279C (ja) |
AU (1) | AU2003213169A1 (ja) |
DE (1) | DE10392692T5 (ja) |
GB (1) | GB2406196B (ja) |
WO (1) | WO2003100787A1 (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7523482B2 (en) * | 2002-08-13 | 2009-04-21 | Microsoft Corporation | Seamless digital channel changing |
US8397269B2 (en) | 2002-08-13 | 2013-03-12 | Microsoft Corporation | Fast digital channel changing |
US7327619B2 (en) * | 2002-09-24 | 2008-02-05 | Sandisk Corporation | Reference sense amplifier for non-volatile memory |
EP1543529B1 (en) * | 2002-09-24 | 2009-11-04 | SanDisk Corporation | Non-volatile memory and its sensing method |
US7443757B2 (en) * | 2002-09-24 | 2008-10-28 | Sandisk Corporation | Non-volatile memory and method with reduced bit line crosstalk errors |
US7046568B2 (en) * | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
US7196931B2 (en) * | 2002-09-24 | 2007-03-27 | Sandisk Corporation | Non-volatile memory and method with reduced source line bias errors |
US7324393B2 (en) | 2002-09-24 | 2008-01-29 | Sandisk Corporation | Method for compensated sensing in non-volatile memory |
US6987693B2 (en) | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
US7603689B2 (en) * | 2003-06-13 | 2009-10-13 | Microsoft Corporation | Fast start-up for digital video streams |
US7064980B2 (en) * | 2003-09-17 | 2006-06-20 | Sandisk Corporation | Non-volatile memory and method with bit line coupled compensation |
US6956770B2 (en) * | 2003-09-17 | 2005-10-18 | Sandisk Corporation | Non-volatile memory and method with bit line compensation dependent on neighboring operating modes |
US7444419B2 (en) * | 2003-10-10 | 2008-10-28 | Microsoft Corporation | Media stream scheduling for hiccup-free fast-channel-change in the presence of network chokepoints |
US7562375B2 (en) | 2003-10-10 | 2009-07-14 | Microsoft Corporation | Fast channel change |
US7430222B2 (en) * | 2004-02-27 | 2008-09-30 | Microsoft Corporation | Media stream splicer |
US7640352B2 (en) * | 2004-09-24 | 2009-12-29 | Microsoft Corporation | Methods and systems for presentation of media obtained from a media stream |
DE102004055013A1 (de) * | 2004-11-15 | 2006-05-24 | Infineon Technologies Ag | Computereinrichtung |
US7477653B2 (en) * | 2004-12-10 | 2009-01-13 | Microsoft Corporation | Accelerated channel change in rate-limited environments |
US7656710B1 (en) | 2005-07-14 | 2010-02-02 | Sau Ching Wong | Adaptive operations for nonvolatile memories |
US20070110503A1 (en) * | 2005-10-31 | 2007-05-17 | Glover J S | Dispensing brush with replaceable cartridge/handle part |
US8135040B2 (en) * | 2005-11-30 | 2012-03-13 | Microsoft Corporation | Accelerated channel change |
US7489549B2 (en) * | 2006-06-22 | 2009-02-10 | Sandisk Corporation | System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages |
US7486561B2 (en) * | 2006-06-22 | 2009-02-03 | Sandisk Corporation | Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages |
KR20090102789A (ko) | 2006-12-06 | 2009-09-30 | 퓨전 멀티시스템즈, 인크.(디비에이 퓨전-아이오) | 프로그레시브 raid를 이용한 데이터 저장 장치, 시스템 및 방법 |
TWI348617B (en) * | 2007-08-09 | 2011-09-11 | Skymedi Corp | Non-volatile memory system and method for reading data therefrom |
CN101364444B (zh) | 2008-02-05 | 2011-05-11 | 威盛电子股份有限公司 | 控制方法及运用该控制方法的存储器及处理系统 |
JP5345679B2 (ja) * | 2008-05-13 | 2013-11-20 | ラムバス・インコーポレーテッド | メモリデバイス用の部分プログラムコマンド |
JP5086972B2 (ja) * | 2008-11-06 | 2012-11-28 | 力晶科技股▲ふん▼有限公司 | 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法 |
US8645617B2 (en) * | 2008-12-09 | 2014-02-04 | Rambus Inc. | Memory device for concurrent and pipelined memory operations |
US9223514B2 (en) | 2009-09-09 | 2015-12-29 | SanDisk Technologies, Inc. | Erase suspend/resume for memory |
US8289801B2 (en) | 2009-09-09 | 2012-10-16 | Fusion-Io, Inc. | Apparatus, system, and method for power reduction management in a storage device |
KR101829208B1 (ko) * | 2009-12-31 | 2018-02-20 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 동작 방법 |
US8984216B2 (en) | 2010-09-09 | 2015-03-17 | Fusion-Io, Llc | Apparatus, system, and method for managing lifetime of a storage device |
WO2012050935A2 (en) * | 2010-09-28 | 2012-04-19 | Fusion-Io, Inc. | Apparatus, system, and method for data transformations within a data storage device |
US9251058B2 (en) | 2010-09-28 | 2016-02-02 | SanDisk Technologies, Inc. | Servicing non-block storage requests |
WO2012082792A2 (en) | 2010-12-13 | 2012-06-21 | Fusion-Io, Inc. | Apparatus, system, and method for auto-commit memory |
US9047178B2 (en) | 2010-12-13 | 2015-06-02 | SanDisk Technologies, Inc. | Auto-commit memory synchronization |
US9218278B2 (en) | 2010-12-13 | 2015-12-22 | SanDisk Technologies, Inc. | Auto-commit memory |
US10817502B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent memory management |
US9208071B2 (en) | 2010-12-13 | 2015-12-08 | SanDisk Technologies, Inc. | Apparatus, system, and method for accessing memory |
US10817421B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent data structures |
KR102460281B1 (ko) * | 2017-11-24 | 2022-10-31 | 프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베. | 다중 입력 파이프 라인을 가진 데이터 버스 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2798485B2 (ja) * | 1990-07-26 | 1998-09-17 | 日本電気アイシーマイコンシステム株式会社 | 書き込み可能不揮発性メモリ |
US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US5592435A (en) | 1994-06-03 | 1997-01-07 | Intel Corporation | Pipelined read architecture for memory |
JP3013714B2 (ja) * | 1994-09-28 | 2000-02-28 | 日本電気株式会社 | 半導体記憶装置 |
US5655105A (en) | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
US5950219A (en) | 1996-05-02 | 1999-09-07 | Cirrus Logic, Inc. | Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same |
JPH1064257A (ja) * | 1996-08-20 | 1998-03-06 | Sony Corp | 半導体記憶装置 |
US5890192A (en) * | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
US5903496A (en) * | 1997-06-25 | 1999-05-11 | Intel Corporation | Synchronous page-mode non-volatile memory with burst order circuitry |
KR100255152B1 (ko) * | 1997-06-30 | 2000-05-01 | 김영환 | 플래쉬 메모리 장치 |
JPH1126095A (ja) * | 1997-06-30 | 1999-01-29 | Amp Japan Ltd | 電子制御スイッチ付コネクタ装置 |
JPH11162183A (ja) * | 1997-11-28 | 1999-06-18 | New Core Technology Kk | 不揮発性半導体多値メモリ装置 |
US6105106A (en) | 1997-12-31 | 2000-08-15 | Micron Technology, Inc. | Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times |
KR100351889B1 (ko) * | 1998-11-13 | 2002-11-18 | 주식회사 하이닉스반도체 | 카스(cas)레이턴시(latency) 제어 회로 |
KR100287542B1 (ko) | 1998-11-26 | 2001-04-16 | 윤종용 | 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법 |
JP3905990B2 (ja) | 1998-12-25 | 2007-04-18 | 株式会社東芝 | 記憶装置とその記憶方法 |
US6282556B1 (en) | 1999-10-08 | 2001-08-28 | Sony Corporation Of Japan | High performance pipelined data path for a media processor |
KR100391147B1 (ko) | 2000-10-24 | 2003-07-16 | 삼성전자주식회사 | 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법 |
-
2002
- 2002-05-21 US US10/152,536 patent/US6751129B1/en not_active Expired - Lifetime
-
2003
- 2003-02-20 WO PCT/US2003/005214 patent/WO2003100787A1/en active Application Filing
- 2003-02-20 JP JP2004508350A patent/JP4480571B2/ja not_active Expired - Fee Related
- 2003-02-20 CN CNB038145316A patent/CN100444279C/zh not_active Expired - Fee Related
- 2003-02-20 KR KR1020047018791A patent/KR100990541B1/ko not_active IP Right Cessation
- 2003-02-20 GB GB0425543A patent/GB2406196B/en not_active Expired - Fee Related
- 2003-02-20 AU AU2003213169A patent/AU2003213169A1/en not_active Abandoned
- 2003-02-20 DE DE10392692T patent/DE10392692T5/de not_active Ceased
-
2009
- 2009-05-18 JP JP2009120417A patent/JP2009259253A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE10392692T5 (de) | 2005-06-30 |
GB0425543D0 (en) | 2004-12-22 |
WO2003100787A1 (en) | 2003-12-04 |
AU2003213169A1 (en) | 2003-12-12 |
JP2009259253A (ja) | 2009-11-05 |
KR20050024278A (ko) | 2005-03-10 |
GB2406196A (en) | 2005-03-23 |
KR100990541B1 (ko) | 2010-10-29 |
US6751129B1 (en) | 2004-06-15 |
CN1662993A (zh) | 2005-08-31 |
JP2005527055A (ja) | 2005-09-08 |
CN100444279C (zh) | 2008-12-17 |
GB2406196B (en) | 2006-05-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4480571B2 (ja) | パイプラインメモリのための効率的な読出し、書込み方法 | |
US7334080B2 (en) | Nonvolatile memory with independent access capability to associated buffer | |
US7502258B2 (en) | Semiconductor memory device | |
KR101084820B1 (ko) | 메모리 디바이스 아키텍처 및 동작 | |
US8743610B2 (en) | Method and system for accessing a flash memory device | |
US7170780B2 (en) | Semiconductor memory device and electric device with the same | |
US7643339B2 (en) | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards | |
US7356646B2 (en) | Memory card using NAND flash memory and its operating method | |
US20030163629A1 (en) | Pipelined parallel programming operation in a non-volatile memory system | |
US7203791B2 (en) | Flash memory device with partial copy-back mode | |
JP2009158015A (ja) | 不揮発性半導体記憶装置 | |
JP2005216434A (ja) | 不揮発性半導体記憶装置 | |
JP4156985B2 (ja) | 半導体記憶装置 | |
JP5016888B2 (ja) | 不揮発性半導体記憶装置 | |
JP2009003569A (ja) | 半導体記憶装置 | |
US7876613B2 (en) | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards | |
KR100852923B1 (ko) | 반도체 메모리 | |
JP2009003995A (ja) | 半導体記憶装置 | |
JP2009003994A (ja) | 半導体記憶装置 | |
US20110302355A1 (en) | Mapping and writting method in memory device with multiple memory chips | |
JP2009003571A (ja) | 半導体記憶装置 | |
WO2007148778A1 (ja) | メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム及びメモリ制御方法 | |
WO2003105155A1 (en) | Method and apparatus for improving the read access time in a non-volatile memory system | |
JP2009163652A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090217 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090518 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100316 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140326 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |