JP4466651B2 - マスキング方法 - Google Patents
マスキング方法 Download PDFInfo
- Publication number
- JP4466651B2 JP4466651B2 JP2006523958A JP2006523958A JP4466651B2 JP 4466651 B2 JP4466651 B2 JP 4466651B2 JP 2006523958 A JP2006523958 A JP 2006523958A JP 2006523958 A JP2006523958 A JP 2006523958A JP 4466651 B2 JP4466651 B2 JP 4466651B2
- Authority
- JP
- Japan
- Prior art keywords
- boron
- substrate
- amorphous carbon
- masking material
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 110
- 230000000873 masking effect Effects 0.000 title claims description 77
- 239000000758 substrate Substances 0.000 claims description 114
- 239000000463 material Substances 0.000 claims description 91
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 87
- 229910052796 boron Inorganic materials 0.000 claims description 86
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 71
- 125000006850 spacer group Chemical group 0.000 claims description 67
- 238000005530 etching Methods 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 25
- 238000005229 chemical vapour deposition Methods 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 26
- 235000012431 wafers Nutrition 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 16
- 239000012634 fragment Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000007789 gas Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 239000002194 amorphous carbon material Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002648 laminated material Substances 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/952—Utilizing antireflective layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Description
この発明は、集積回路の加工において半導体基板をマスキングする方法に関する。
背景技術
集積回路は、典型的には、シリコンウェーハまたは他の半導性材料のような半導体基板の上に形成される。一般に、半導性、導電性または絶縁性のいずれかである各種材料の層が集積回路を形成するために利用される。例としてであるが、それら各種材料は、色々な方法を用いてドーピングされ、イオン注入され、堆積され、エッチングされ、成長処理等々がなされる。半導体加工の継続的目標は、個々の電子部品の大きさを小さくし、それによってより小さく、より密な集積回路設計を可能にする努力を続けることである。
本発明はマスキング方法を包含する。1つの実施において、ホウ素ドープアモルファスカーボンを含むマスキング材料が、半導体基板上に形成されているフィーチャー(feature)を覆って形成される。マスキング材料によって覆われたフィーチャーは、ホウ素のドープされていないアモルファスカーボンを含む。マスキング材料は少なくとも約0.5原子パーセントのホウ素を含む。マスキング材料は実質的に異方性エッチングされて、フィーチャーのサイドウォール上に、ホウ素ドープアモルファスカーボンを含む異方性エッチングされたサイドウォールスペーサが形成される。次に、スペーサに近接する基板が、ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして使用しながら加工される。スペーサに近接する基板を加工した後、ホウ素ドープアモルファスカーボンを含むスペーサが基板からエッチングされる。
以下においては本発明の好ましい態様が次の添付図面を参照して説明される。
好ましい態様の詳細な説明
初めに、本発明による典型的なマスキング方法が図1−8を参照して説明される。初めに図1を参照すると、半導体基板の断片が参照数字10で一般的に示される。この明細書の文脈において、用語「半導体(semiconductor)基板」または「半導性(semiconductive)基板」は、限定されるものではないが(単独または上に他の材料を含む集成材のいずれかでの)半導性ウェーハのようなバルク半導性材料、および(単独または他の材料を含む集成材のいずれかでの)半導性材料層を含めて半導性材料を含むいかなる構造体(construction)をも意味すると定義される。用語「基板」は、限定されるものではないが上記の半導性基板を含めていかなる支持構造物(structure)をも指す。また、この明細書の文脈において、用語「層」は、特に指摘されなければ、単独または複数の層の両者を包含する。
例としてだけであるが、もう1つ別の典型的な加工が図13−15を参照して説明されている。図13は半導性基板材料72を含む基板断片70を描く。材料72を覆って層74、例えば二酸化ケイ素層が形成される。もう1つの層76、例えばホウ素でドープされていないアモルファスカーボンが材料74の上に受け入れられる。壁78を有する開口77が層76を貫通して形成される。壁78は、開口77の少なくともある部分を画成する層76の隣接するフィーチャーの一部と考えることができる。考えられる1つの典型的な面では、フィーチャー78は、ある最小開口寸法、例えば開口77を画成する最も近い壁の間の分離距離に相当する寸法“C”を有するマスクを使用してフォトリソグラフィー加工することによって形成してもよいだろう。前記の寸法“A”に関してと同様に、寸法“C”は、例えばフォトリソグラフィー加工のアスペクトおよび/または収差に依存するが、図13に示される構造物間に得られる寸法“C”よりもマスク/レチクルが僅かに小さくてもよいし、或いは僅かに大きくてもよいだろう。考えられる1つの実施において、そのような最小開口寸法(例えば、寸法“C”)は、理想的には、マスキング方法および本明細書で説明されている諸方法の前後に半導体基板のどんなそして全てのフォトリソグラフィー加工で利用される最も小さい開口寸法である。例えば、フォトリソグラフィー加工によってフィーチャー78間に達成される間隔は、基板を加工する時点で製造可能なプロセスにおいて技術的に達成できる最も小さい寸法であってもよい。
図15を参照すると、ホウ素ドープアモルファスカーボンを含むスペーサ82は、例えば上記の加工を用いて基板からエッチングされた。
本発明は以下の態様を含む。
[1] マスキング方法であって:
ホウ素ドープアモルファスカーボンを含むマスキング材料を半導体基板上に形成されたフィーチャーを覆って形成し、ここで上記マスキング材料は少なくとも約0.5原子パーセントのホウ素を含み;
上記マスキング材料を実質的に異方的にエッチングし、ここでそのエッチングは上記ホウ素ドープアモルファスカーボンを含む異方的にエッチングされたサイドウォールスペーサを上記フィーチャーのサイドウォール上に形成するのに有効であり;
上記のホウ素ドープアモルファスカーボンを含むスペーサを上記スペーサに最も近い基板を加工している間マスクとして使用し;そして
基板の該加工後に、上記のホウ素ドープアモルファスカーボンを含むスペーサをその基板からエッチングする
工程を含む上記の方法。
[2] 上にマスキング材料が形成されているフィーチャーが、ホウ素でドープされていないアモルファスカーボンを含む、[1]に記載の方法。
[3] マスキング材料がホウ素でドープされていないアモルファスカーボン上に形成される、[2]に記載の方法。
[4] マスキング材料が一対の隣接するフィーチャーを覆って形成され、ここで実質的に異方的にエッチングする工程が一対の離間した隣接する異方的にエッチングされたサイドウォールスペーサを形成するのに有効である、[1]に記載の方法。
[5] 隣接するフィーチャーが最小開口寸法を有するマスクを使用してフォトリソグラフィー加工することによって形成され;ここで該最小開口寸法は該マスキング方法の前後に半導体基板のどんなおよび全てのフォトリソグラフィー加工において利用される最も小さい開口寸法であり;そして
隣接する異方的にエッチングされたサイドウォールスペーサは、上記の最も小さい開口寸法よりも小さい最短距離によって分離されている、
[4]に記載の方法。
[6] マスキング材料がホウ素ドープアモルファスカーボンより本質的に成る、[1]に記載の方法。
[7] マスキング材料がホウ素ドープアモルファスカーボンより成る[1]に記載の方法。
[8] マスキング材料の形成工程がCVDを含む、[1]に記載の方法。
[9] CVDがプラズマ増速される、[8]に記載の方法。
[10] CVDがプラズマ増速されない、[8]に記載の方法。
[11] ホウ素ドーピングがCVD中に起こる、[8]に記載の方法。
[12] ホウ素ドーピングがCVD後に起こる、[8]に記載の方法。
[13] マスキング材料の形成工程がC2H6、C2H4、C2H2、C3H6およびC3H8の少なくとも1種を用い;かつB2H6、B4H10およびBH3COの少なくとも1種を用いるCVDを含む、[1]に記載の方法。
[14] CVDがプラズマ増速される、[13]に記載の方法。
[15] CVDがプラズマ増速されない、[13]に記載の方法。
[16] フィーチャーのサイドウォールが基板に対して実質的に垂直である、[1]に記載の方法。
[17] マスキング材料が1.0〜5.0原子パーセントのホウ素を含む、[1]に記載の方法。
[18] マスキング材料が5.0原子パーセント超から10.0原子パーセントまでのホウ素を含む、[1]に記載の方法。
[19] マスキング材料が10.0原子パーセント超から15.0原子パーセントまでのホウ素を含む、[1]に記載の方法。
[20] マスキング材料が15.0原子パーセント超から20.0原子パーセントまでのホウ素を含む、[1]に記載の方法。
[21] マスキング材料が20.0原子パーセント超から75.0原子パーセントまでのホウ素を含む、[1]に記載の方法。
[22] ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて基板を加工する工程が、基板をエッチングすることを含む、[1]に記載の方法。
[23] ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて基板を加工する工程が、基板にイオン注入することを含む、[1]に記載の方法。
[24] ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて基板を加工する工程が、基板上への堆積を含む、[1]に記載の方法。
[25] エッチングがO2を含むプラズマによる、[1]に記載の方法。
[26] 基板の加工後にその基板からフィーチャーをエッチングすることをさらに含む、[1]に記載の方法。
[27] ホウ素ドープアモルファスカーボンを含むスペーサが基板からエッチングされた後、フィーチャーが基板からエッチングされる、[26]に記載の方法。
[28] マスキング方法であって:
ホウ素ドープアモルファスカーボンを含むマスキング材料を半導体基板上に形成されたフィーチャーを覆って化学蒸着し、ここで上記マスキング材料は約1.0〜約20原子パーセントのホウ素を含み;
上記マスキング材料を実質的に異方的にエッチングし、ここでそのエッチングは上記ホウ素ドープアモルファスカーボンを含む異方的にエッチングされたサイドウォールスペーサを上記フィーチャーのサイドウォール上に形成するのに有効であり;
上記のホウ素ドープアモルファスカーボンを含むスペーサを上記スペーサに最も近い基板を加工している間マスクとして使用し;そして
基板の該加工後に、上記のホウ素ドープアモルファスカーボンを含むスペーサを、その基板から、露出した二酸化ケイ素、窒化ケイ素およびケイ素の少なくとも1種に対して実質的に選択性のO2を含むプラズマを用いてエッチングする
工程を含む上記の方法。
[29] 上にマスキング材料が形成されているフィーチャーが、ホウ素でドープされていないアモルファスカーボンを含む、[28]に記載の方法。
[30] マスキング材料がホウ素でドープされていないアモルファスカーボン上に形成される、[29]に記載の方法。
[31] マスキング材料が一対の隣接するフィーチャーを覆って形成され、ここで実質的に異方的にエッチングする工程が、一対の離間した隣接する異方的にエッチングされたサイドウォールスペーサを形成するのに有効である、[28]に記載の方法。
[32] 隣接するフィーチャーが最小開口寸法を有するマスクを使用してフォトリソグラフィー加工することによって形成され;ここで該最小開口寸法はマスキング方法の前後に半導体基板のどんなおよび全てのフォトリソグラフィー加工において利用される最も小さい開口寸法であり;そして
隣接する異方的にエッチングされたサイドウォールスペーサは、上記の最も小さい開口寸法よりも小さい最短距離によって分離されている
[31]に記載の方法。
[33] マスキング材料がホウ素ドープアモルファスカーボンより本質的に成る、[28]に記載の方法。
[34] CVDがプラズマ増速される、[28]に記載の方法。
[35] CVDがプラズマ増速されない、[28]に記載の方法。
[36] ホウ素ドーピングがCVD中に起こる、[28]に記載の方法。
[37] ホウ素ドーピングがCVD後に起こる、[28]に記載の方法。
[38] 化学蒸着工程がC2H6、C2H4、C2H2、C3H6およびC3H8の少なくとも1種を用い;かつB2H6、B4H10およびBH3COの少なくとも1種を用いる、[28]に記載の方法。
[39] フィーチャーのサイドウォールが基板に対して実質的に垂直である、[28]に記載の方法。
[40] ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて基板を加工する工程が、基板をエッチングすることを含む、[28]に記載の方法。
[41] ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて基板を加工する工程が、基板中にイオン注入することを含む、[28]に記載の方法。
[42] ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて基板を加工する工程が、基板上への堆積を含む、[28]に記載の方法。
[43] 基板の加工後にその基板からフィーチャーをエッチングすることをさらに含む、[28]に記載の方法。
[44] ホウ素ドープアモルファスカーボンを含むスペーサが基板からエッチングされた後、フィーチャーが基板からエッチングされる、[43]に記載の方法。
Claims (20)
- マスキング方法であって、
ホウ素ドープアモルファスカーボンを含むマスキング材料を、半導体基板上に形成されたフィーチャーを覆って形成する工程であって、前記マスキング材料によって覆われた前記フィーチャーは、ホウ素のドープされていないアモルファスカーボンを含み、前記マスキング材料は少なくとも約0.5原子パーセントのホウ素を含む、工程と、
前記マスキング材料を実質的に異方性エッチングして、前記フィーチャーのサイドウォール上に、前記ホウ素ドープアモルファスカーボンを含む異方性エッチングされたサイドウォールスペーサを形成する工程と、
前記ホウ素ドープアモルファスカーボンを含む前記スペーサをマスクとして用いて、前記スペーサに近接する前記基板を加工する工程と、
前記基板の加工後に、前記ホウ素ドープアモルファスカーボンを含むスペーサを前記基板からエッチングする工程と、
を含む方法。 - 前記マスキング材料が、ホウ素のドープされていない前記アモルファスカーボン上に形成される、請求項1に記載の方法。
- 前記マスキング材料が一対の隣接するフィーチャーを覆って形成され、前記実質的に異方性エッチングする工程により、一対の離間した隣接する異方性エッチングされたサイドウォールスペーサが形成される、請求項1に記載の方法。
- 前記マスキング材料が本質的にホウ素ドープアモルファスカーボンから成る、請求項1に記載の方法。
- 前記マスキング材料がホウ素ドープアモルファスカーボンから成る請求項1に記載の方法。
- 前記マスキング材料を形成する工程がCVDを含み、ホウ素ドーピングが前記CVD中に起こる、請求項1に記載の方法。
- 前記マスキング材料を形成する工程がCVDを含み、ホウ素ドーピングが前記CVD後に起こる、請求項1に記載の方法。
- 前記マスキング材料を形成する工程が、C2H6、C2H4、C2H2、C3H6およびC3H8の少なくとも1種を用い、かつ、B2H6、B4H10およびBH3COの少なくとも1種を用いるCVDを含む、請求項1に記載の方法。
- 前記マスキング材料が1.0〜5.0原子パーセントのホウ素を含む、請求項1に記載の方法。
- 前記マスキング材料が5.0原子パーセント超から10.0原子パーセントまでのホウ素を含む、請求項1に記載の方法。
- 前記マスキング材料が10.0原子パーセント超から15.0原子パーセントまでのホウ素を含む、請求項1に記載の方法。
- 前記マスキング材料が15.0原子パーセント超から20.0原子パーセントまでのホウ素を含む、請求項1に記載の方法。
- 前記マスキング材料が20.0原子パーセント超から75.0原子パーセントまでのホウ素を含む、請求項1に記載の方法。
- 前記ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて前記基板を加工する工程が、前記基板をエッチングすることを含む、請求項1に記載の方法。
- 前記ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて前記基板を加工する工程が、前記基板にイオン注入することを含む、請求項1に記載の方法。
- 前記ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いて前記基板を加工する工程が、前記基板上への堆積を含む、請求項1に記載の方法。
- 前記基板の加工後に前記基板から前記フィーチャーをエッチングすることをさらに含む、請求項1に記載の方法。
- 前記ホウ素ドープアモルファスカーボンを含むスペーサが前記基板からエッチングされた後、前記フィーチャーが前記基板からエッチングされる、請求項17に記載の方法。
- マスキング方法であって:
ホウ素ドープアモルファスカーボンを含むマスキング材料を、半導体基板上に形成されたフィーチャーを覆って化学蒸着する工程であって、前記マスキング材料によって覆われた前記フィーチャーは、ホウ素のドープされていないアモルファスカーボンを含み、前記マスキング材料は約1.0〜約20原子パーセントのホウ素を含む、工程と、
前記マスキング材料を実質的に異方性エッチングして、前記フィーチャーのサイドウォール上に、前記ホウ素ドープアモルファスカーボンを含む異方性エッチングされたサイドウォールスペーサを形成する工程と、
前記ホウ素ドープアモルファスカーボンを含む前記スペーサをマスクとして用いて、前記スペーサに近接する前記基板を加工する工程と、
前記基板の加工後に、前記ホウ素ドープアモルファスカーボンを含む前記スペーサを、前記基板から、暴露された二酸化ケイ素、窒化ケイ素およびケイ素の少なくとも1種に対して実質的に選択性のO2 含有プラズマを用いてエッチングする工程と、
を含む方法。 - 前記マスキング材料が、ホウ素のドープされていない前記アモルファスカーボン上に形成される、請求項19に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/652,174 US7105431B2 (en) | 2003-08-22 | 2003-08-22 | Masking methods |
PCT/US2004/026517 WO2005022617A1 (en) | 2003-08-22 | 2004-08-12 | Masking methods |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007507091A JP2007507091A (ja) | 2007-03-22 |
JP4466651B2 true JP4466651B2 (ja) | 2010-05-26 |
Family
ID=34194671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006523958A Active JP4466651B2 (ja) | 2003-08-22 | 2004-08-12 | マスキング方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7105431B2 (ja) |
EP (1) | EP1656693B1 (ja) |
JP (1) | JP4466651B2 (ja) |
KR (1) | KR100679375B1 (ja) |
CN (1) | CN1839465B (ja) |
TW (1) | TWI287827B (ja) |
WO (1) | WO2005022617A1 (ja) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100498475B1 (ko) * | 2003-01-07 | 2005-07-01 | 삼성전자주식회사 | 모스 전계 효과 트랜지스터 구조 및 그 제조 방법 |
US7105431B2 (en) * | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
US6936539B2 (en) * | 2003-09-24 | 2005-08-30 | Micron Technology, Inc. | Antireflective coating for use during the manufacture of a semiconductor device |
US6998657B2 (en) * | 2003-10-21 | 2006-02-14 | Micron Technology, Inc. | Single poly CMOS imager |
US7354631B2 (en) * | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
US7115524B2 (en) * | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
US20060166423A1 (en) * | 2005-01-21 | 2006-07-27 | Seiji Iseda | Removal spacer formation with carbon film |
US7476933B2 (en) * | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
KR100898659B1 (ko) * | 2006-08-09 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8481417B2 (en) | 2007-08-03 | 2013-07-09 | Micron Technology, Inc. | Semiconductor structures including tight pitch contacts and methods to form same |
US7790531B2 (en) | 2007-12-18 | 2010-09-07 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
US7892900B2 (en) * | 2008-04-07 | 2011-02-22 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing sacrificial spacers |
JP2009295785A (ja) * | 2008-06-05 | 2009-12-17 | Toshiba Corp | 半導体装置の製造方法 |
US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
US8093146B2 (en) * | 2010-03-17 | 2012-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating gate electrode using a hard mask with spacers |
TW201216331A (en) * | 2010-10-05 | 2012-04-16 | Applied Materials Inc | Ultra high selectivity doped amorphous carbon strippable hardmask development and integration |
CN102456553B (zh) * | 2010-10-29 | 2015-05-20 | 中芯国际集成电路制造(上海)有限公司 | 一种掺杂阱的制作方法 |
US9299581B2 (en) * | 2011-05-12 | 2016-03-29 | Applied Materials, Inc. | Methods of dry stripping boron-carbon films |
SG10201607250UA (en) * | 2011-12-16 | 2016-10-28 | Applied Materials Inc | Demagnetization of magnetic media by c doping for hdd patterned media application |
KR20130075158A (ko) | 2011-12-27 | 2013-07-05 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
US8609529B2 (en) | 2012-02-01 | 2013-12-17 | United Microelectronics Corp. | Fabrication method and structure of through silicon via |
JP2013197417A (ja) | 2012-03-21 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
CN102637581A (zh) * | 2012-04-06 | 2012-08-15 | 上海华力微电子有限公司 | 一种防止硼掺杂层释气的方法 |
WO2013180179A1 (ja) * | 2012-06-01 | 2013-12-05 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
US20140216498A1 (en) | 2013-02-06 | 2014-08-07 | Kwangduk Douglas Lee | Methods of dry stripping boron-carbon films |
CN104956476B (zh) * | 2013-11-06 | 2017-11-14 | 马特森技术有限公司 | 用于垂直nand器件的新型掩模去除方法策略 |
US9412613B2 (en) | 2014-01-08 | 2016-08-09 | Applied Materials, Inc. | Development of high etch selective hardmask material by ion implantation into amorphous carbon films |
CN105529250B (zh) * | 2014-09-30 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 高能离子注入方法及半导体结构 |
US10418243B2 (en) | 2015-10-09 | 2019-09-17 | Applied Materials, Inc. | Ultra-high modulus and etch selectivity boron-carbon hardmask films |
KR20180097763A (ko) * | 2016-01-20 | 2018-08-31 | 어플라이드 머티어리얼스, 인코포레이티드 | 측방향 하드마스크 리세스 감소를 위한 하이브리드 탄소 하드마스크 |
CN111627807B (zh) * | 2016-03-28 | 2023-08-29 | 株式会社日立高新技术 | 等离子处理方法以及等离子处理装置 |
US10580661B2 (en) | 2016-12-14 | 2020-03-03 | Mattson Technology, Inc. | Atomic layer etch process using plasma in conjunction with a rapid thermal activation process |
CN108400085B (zh) | 2017-02-06 | 2019-11-19 | 联华电子股份有限公司 | 形成半导体元件图案的方法 |
JP2019036650A (ja) * | 2017-08-17 | 2019-03-07 | 株式会社Screenホールディングス | 基板エッチング方法 |
JP7202489B2 (ja) * | 2019-06-26 | 2023-01-11 | 株式会社日立ハイテク | プラズマ処理方法 |
CN112437973A (zh) * | 2019-06-26 | 2021-03-02 | 株式会社日立高新技术 | 等离子处理方法 |
Family Cites Families (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1582231A (en) | 1976-08-13 | 1981-01-07 | Nat Res Dev | Application of a layer of carbonaceous material to a surface |
US4436797A (en) | 1982-06-30 | 1984-03-13 | International Business Machines Corporation | X-Ray mask |
US4510176A (en) | 1983-09-26 | 1985-04-09 | At&T Bell Laboratories | Removal of coating from periphery of a semiconductor wafer |
US4675265A (en) | 1985-03-26 | 1987-06-23 | Fuji Electric Co., Ltd. | Electrophotographic light-sensitive element with amorphous C overlayer |
US4732785A (en) | 1986-09-26 | 1988-03-22 | Motorola, Inc. | Edge bead removal process for spin on films |
JPS63210275A (ja) | 1987-02-24 | 1988-08-31 | Semiconductor Energy Lab Co Ltd | プラズマ反応装置内を清浄にする方法 |
US4886728A (en) | 1988-01-06 | 1989-12-12 | Olin Hunt Specialty Products Inc. | Use of particular mixtures of ethyl lactate and methyl ethyl ketone to remove undesirable peripheral material (e.g. edge beads) from photoresist-coated substrates |
US4994404A (en) | 1989-08-28 | 1991-02-19 | Motorola, Inc. | Method for forming a lightly-doped drain (LDD) structure in a semiconductor device |
US5198263A (en) | 1991-03-15 | 1993-03-30 | The United States Of America As Represented By The United States Department Of Energy | High rate chemical vapor deposition of carbon films using fluorinated gases |
US5260236A (en) | 1991-06-07 | 1993-11-09 | Intel Corporation | UV transparent oxynitride deposition in single wafer PECVD system |
US5433794A (en) | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
KR100188508B1 (ko) * | 1993-03-26 | 1999-06-01 | 세끼사와 다까시 | 비정질탄소막을 사용하는 패턴형성방법과 에칭방법 및 비정질탄소막 형성방법 |
US5508368A (en) | 1994-03-03 | 1996-04-16 | Diamonex, Incorporated | Ion beam process for deposition of highly abrasion-resistant coatings |
US5679215A (en) | 1996-01-02 | 1997-10-21 | Lam Research Corporation | Method of in situ cleaning a vacuum plasma processing chamber |
US6218237B1 (en) | 1996-01-03 | 2001-04-17 | Micron Technology, Inc. | Method of forming a capacitor |
US5754390A (en) | 1996-01-23 | 1998-05-19 | Micron Technology, Inc. | Integrated capacitor bottom electrode for use with conformal dielectric |
US6653733B1 (en) | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
US5952050A (en) | 1996-02-27 | 1999-09-14 | Micron Technology, Inc. | Chemical dispensing system for semiconductor wafer processing |
US5814433A (en) | 1996-05-17 | 1998-09-29 | Clariant Finance (Bvi) Limited | Use of mixtures of ethyl lactate and N-methyl pyrollidone as an edge bead remover for photoresists |
US6291315B1 (en) | 1996-07-11 | 2001-09-18 | Denso Corporation | Method for etching trench in manufacturing semiconductor devices |
US5788778A (en) | 1996-09-16 | 1998-08-04 | Applied Komatsu Technology, Inc. | Deposition chamber cleaning technique using a high power remote excitation source |
US6066548A (en) | 1996-10-31 | 2000-05-23 | Micron Technology, Inc. | Advance metallization process |
US6188097B1 (en) | 1997-07-02 | 2001-02-13 | Micron Technology, Inc. | Rough electrode (high surface area) from Ti and TiN |
US6333255B1 (en) | 1997-08-21 | 2001-12-25 | Matsushita Electronics Corporation | Method for making semiconductor device containing low carbon film for interconnect structures |
JPH11214290A (ja) | 1998-01-29 | 1999-08-06 | Miyazaki Oki Electric Co Ltd | レジスト膜及び半導体装置の製造方法 |
US6417108B1 (en) | 1998-02-04 | 2002-07-09 | Canon Kabushiki Kaisha | Semiconductor substrate and method of manufacturing the same |
US20010048095A1 (en) | 1998-07-01 | 2001-12-06 | Steven N. Towle | Method for improving thermal stability of fluorinated amorphous carbon low dielectric constant materials |
US6475868B1 (en) | 1999-08-18 | 2002-11-05 | Advanced Micro Devices, Inc. | Oxygen implantation for reduction of junction capacitance in MOS transistors |
US6306702B1 (en) | 1999-08-24 | 2001-10-23 | Advanced Micro Devices, Inc. | Dual spacer method of forming CMOS transistors with substantially the same sub 0.25 micron gate length |
US6342423B1 (en) | 1999-09-24 | 2002-01-29 | Advanced Micro Devices, Inc. | MOS-type transistor processing utilizing UV-nitride removable spacer and HF etch |
US6344396B1 (en) | 1999-09-24 | 2002-02-05 | Advanced Micro Devices, Inc. | Removable spacer technology using ion implantation for forming asymmetric MOS transistors |
US6472283B1 (en) | 1999-09-24 | 2002-10-29 | Advanced Micro Devices, Inc. | MOS transistor processing utilizing UV-nitride removable spacer and HF etch |
KR20010063852A (ko) | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체소자의 자기정렬적인 콘택 형성방법 |
KR100767762B1 (ko) | 2000-01-18 | 2007-10-17 | 에이에스엠 저펜 가부시기가이샤 | 자가 세정을 위한 원격 플라즈마 소스를 구비한 cvd 반도체 공정장치 |
US6297112B1 (en) | 2000-02-04 | 2001-10-02 | United Microelectronics Corp. | Method of forming a MOS transistor |
US6476432B1 (en) | 2000-03-23 | 2002-11-05 | Micron Technology, Inc. | Structures and methods for enhancing capacitors in integrated circuits |
US6453916B1 (en) | 2000-06-09 | 2002-09-24 | Advanced Micro Devices, Inc. | Low angle solvent dispense nozzle design for front-side edge bead removal in photolithography resist process |
US6368986B1 (en) | 2000-08-31 | 2002-04-09 | Micron Technology, Inc. | Use of selective ozone TEOS oxide to create variable thickness layers and spacers |
US6524775B1 (en) | 2000-10-20 | 2003-02-25 | Clariant Finance (Bvi) Limited | Edge bead remover for thick film photoresists |
US6901512B2 (en) | 2000-12-12 | 2005-05-31 | Hewlett-Packard Development Company, L.P. | Centralized cryptographic key administration scheme for enabling secure context-free application operation |
US6495312B1 (en) | 2001-02-01 | 2002-12-17 | Lsi Logic Corporation | Method and apparatus for removing photoresist edge beads from thin film substrates |
JP4304884B2 (ja) * | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2002368194A (ja) | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
JP4131786B2 (ja) | 2001-09-03 | 2008-08-13 | 株式会社東芝 | 半導体装置の製造方法およびウエハ構造体 |
US6786996B2 (en) * | 2001-10-16 | 2004-09-07 | Applied Materials Inc. | Apparatus and method for edge bead removal |
US6767692B1 (en) | 2001-11-28 | 2004-07-27 | Lsi Logic Corporation | Process for inhibiting edge peeling of coating on semiconductor substrate during formation of integrated circuit structure thereon |
EP1324414A3 (en) | 2001-12-25 | 2003-11-26 | Matsushita Electric Industrial Co., Ltd. | Hydrogen generation system and fuel cell system having the same |
US6559017B1 (en) | 2002-06-13 | 2003-05-06 | Advanced Micro Devices, Inc. | Method of using amorphous carbon as spacer material in a disposable spacer process |
US6500756B1 (en) | 2002-06-28 | 2002-12-31 | Advanced Micro Devices, Inc. | Method of forming sub-lithographic spaces between polysilicon lines |
US6605514B1 (en) * | 2002-07-31 | 2003-08-12 | Advanced Micro Devices, Inc. | Planar finFET patterning using amorphous carbon |
US6815308B2 (en) | 2002-08-15 | 2004-11-09 | Micron Technology, Inc. | Use of a dual-tone resist to form photomasks including alignment mark protection, intermediate semiconductor device structures and bulk semiconductor device substrates |
US6875664B1 (en) * | 2002-08-29 | 2005-04-05 | Advanced Micro Devices, Inc. | Formation of amorphous carbon ARC stack having graded transition between amorphous carbon and ARC material |
US7126198B2 (en) * | 2002-09-03 | 2006-10-24 | Agere Systems Inc. | Protruding spacers for self-aligned contacts |
US20040077178A1 (en) * | 2002-10-17 | 2004-04-22 | Applied Materials, Inc. | Method for laterally etching a semiconductor structure |
US6750127B1 (en) * | 2003-02-14 | 2004-06-15 | Advanced Micro Devices, Inc. | Method for fabricating a semiconductor device using amorphous carbon having improved etch resistance |
US6939794B2 (en) | 2003-06-17 | 2005-09-06 | Micron Technology, Inc. | Boron-doped amorphous carbon film for use as a hard etch mask during the formation of a semiconductor device |
US20050080160A1 (en) | 2003-08-14 | 2005-04-14 | Seabrook Samuel G. | Paints, coatings and polymers containing phytochemical agents and methods for making and using same |
US7105431B2 (en) | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
US7129180B2 (en) | 2003-09-12 | 2006-10-31 | Micron Technology, Inc. | Masking structure having multiple layers including an amorphous carbon layer |
US7132201B2 (en) | 2003-09-12 | 2006-11-07 | Micron Technology, Inc. | Transparent amorphous carbon structure in semiconductor devices |
US7354631B2 (en) | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
US7115524B2 (en) | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
US7074710B2 (en) | 2004-11-03 | 2006-07-11 | Lsi Logic Corporation | Method of wafer patterning for reducing edge exclusion zone |
-
2003
- 2003-08-22 US US10/652,174 patent/US7105431B2/en not_active Expired - Lifetime
-
2004
- 2004-08-12 JP JP2006523958A patent/JP4466651B2/ja active Active
- 2004-08-12 KR KR1020067002652A patent/KR100679375B1/ko not_active IP Right Cessation
- 2004-08-12 CN CN2004800241784A patent/CN1839465B/zh not_active Expired - Fee Related
- 2004-08-12 EP EP04781237.5A patent/EP1656693B1/en not_active Not-in-force
- 2004-08-12 WO PCT/US2004/026517 patent/WO2005022617A1/en active IP Right Grant
- 2004-08-20 TW TW093125232A patent/TWI287827B/zh not_active IP Right Cessation
-
2006
- 2006-07-31 US US11/497,585 patent/US7470606B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20060032648A (ko) | 2006-04-17 |
JP2007507091A (ja) | 2007-03-22 |
US20060264018A1 (en) | 2006-11-23 |
TWI287827B (en) | 2007-10-01 |
WO2005022617A1 (en) | 2005-03-10 |
US7470606B2 (en) | 2008-12-30 |
CN1839465B (zh) | 2012-05-23 |
US20050042879A1 (en) | 2005-02-24 |
EP1656693A1 (en) | 2006-05-17 |
US7105431B2 (en) | 2006-09-12 |
KR100679375B1 (ko) | 2007-02-07 |
EP1656693B1 (en) | 2013-06-19 |
CN1839465A (zh) | 2006-09-27 |
TW200529293A (en) | 2005-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4466651B2 (ja) | マスキング方法 | |
TWI352387B (en) | Etch methods to form anisotropic features for high | |
US5942446A (en) | Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer | |
JP3490408B2 (ja) | 半導体デバイス中に高アスペクト比のトレンチをエッチングする方法 | |
US7202172B2 (en) | Microelectronic device having disposable spacer | |
JP2007110112A (ja) | 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 | |
US5354421A (en) | Dry etching method | |
US7462562B2 (en) | Fabrication method of semiconductor device | |
US6897120B2 (en) | Method of forming integrated circuitry and method of forming shallow trench isolation in a semiconductor substrate | |
JPH11243084A (ja) | 酸化膜エッチング方法 | |
KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
US20080214008A1 (en) | Method of manufacturing semiconductor device | |
US6797628B2 (en) | Methods of forming integrated circuitry, semiconductor processing methods, and processing method of forming MRAM circuitry | |
US6090707A (en) | Method of forming a conductive silicide layer on a silicon comprising substrate and method of forming a conductive silicide contact | |
US7129178B1 (en) | Reducing defect formation within an etched semiconductor topography | |
US20040043586A1 (en) | Sacrificial deposition layer as screening material for implants into a wafer during the manufacture of a semiconductor device | |
US20040142532A1 (en) | Method for forming salicide in semiconductor device | |
US20060105578A1 (en) | High-selectivity etching process | |
US8872311B2 (en) | Semiconductor device and a method of manufacture therefor | |
JP2006203109A (ja) | 半導体装置およびその製造方法 | |
JP3305270B2 (ja) | 半導体装置の製造方法 | |
US6656847B1 (en) | Method for etching silicon nitride selective to titanium silicide | |
JPH08115900A (ja) | シリコン系材料層のパターニング方法 | |
KR20100031873A (ko) | 반도체 소자 및 그의 제조방법 | |
US20020142596A1 (en) | Method for selectively etching silicon and/or metal silicides |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070813 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070720 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090513 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090513 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090513 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090526 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090810 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090810 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100215 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4466651 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |