JP4380553B2

JP4380553B2 - 高出力増幅回路

Info

Publication number: JP4380553B2
Application number: JP2005032210A
Authority: JP
Inventors: 智和尾込
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-02-08
Filing date: 2005-02-08
Publication date: 2009-12-09
Anticipated expiration: 2025-02-08
Also published as: JP2006222159A

Description

本発明は、通信システムなどに用いられる高周波回路装置、特に送信系などに使用され大電流の流れるＦＥＴ等の半導体素子を用いた高出力増幅回路に関する。

ＦＥＴ等の半導体素子の高出力化が進むと電流増加は必須であり、バイアス回路や高周波信号ラインのパターンに大電流を流すため、パターンの電流容量を大きくする必要がある。

前記パターンの電流容量を大きくするためには、特開平１０−２４２６００号公報に示されるように、補助パターンを追加しパターン幅を広くするか、パターンの上に導体を貼って導体厚を厚くすることによって、パターンの断面積を大きくしなければならない。

特開平１０−２４２６００号

しかし、高周波回路においては、高周波信号を伝送路の入力側から出力側へ効率よく伝送するために、伝送路の入出力の整合をとる必要がある。そのため、高周波パターンのインピーダンスを、ある特定値のインピーダンス（特性インピーダンスという。例えば、高周波伝送系では５０Ω系が一般的である）に設定する必要がある。上記特性インピーダンスは、絶縁体層厚、絶縁体の誘電率、パターン幅、導体厚などにより決まるため、高周波パターンの電流容量を大きくするために補助パターンを追加しパターン幅を広くすると、高周波パターンの特性インピーダンスが変化し、高周波性能を満足できない。また、パターンの上に導体を貼って導体厚を厚くしてパターンの断面積を大きくした場合、追加工が必要となり、余計な手間とコストがかかってしまうばかりでなく、高周波パターンの特性インピーダンスが少しずれてしまうため、高周波性能の調整が必要となる。

本発明は、前記した問題を解決するために、多層基板において大電流を流す必要のある部分の高周波パターンのグランド層を２層目より下の層にもってくることにより、絶縁体層厚を厚くし、特性インピーダンスを変えることなく高周波パターンのパターン幅を広くするようにした。これにより、高周波性能を悪化させることなく、高周波パターンの電流容量を大きくすることのできる高出力ＦＥＴ回路を提供することを目的とする。

本発明にかかる高出力増幅回路は、金属膜層及び絶縁体層を多層に積層してなる回路基板にＦＥＴ素子を実装し形成される高出力増幅回路であって、入力信号ラインに接続され高周波信号が入力されるゲート端子、出力信号ラインに接続され上記高周波信号が電力増幅された高周波信号が出力されるドレイン端子、回路グランドに接続されるソース端子を有するＦＥＴ素子と、上記入力信号ラインを表面の金属膜層に設けられる狭い幅の入力信号パターンとこの入力信号パターンに対向し表面からの第２の金属膜層に設けられる入力接地パターンとで形成し、上記出力信号ラインを表面の金属膜層に設けられる上記入力信号パターンより広い幅の出力信号パターンとこの出力信号パターンに対向し表面からの第３以上の金属膜層に設けられる出力接地パターンとで形成し、上記入力および出力接地パターンをスルーホールを介して回路グランドに接続した回路基板とを備えたことを特徴とするものである。

本発明の構成では、大電流を流す必要のある高周波パターンの特性インピーダンスを変えることなく電流容量を大きくすることができるため、別途高周波性能の調整をする必要がないばかりでなく、パターンの上に導体を貼るような追加工も必要ないため、手間とコストを抑えることが出来る。また、大電流を流す必要のない部分では、従来通り高周波パターンのグランド層を２層目に持ってくることによって３層目以下の層を制御回路用などとして使用することが出来るため、基板の小型化への効果も期待できる。また、大電流を流す必要のある部分に別途絶縁体層厚の厚い基板を準備する必要がなく、１枚の多層基板で高出力ＦＥＴ回路を実現できるため低コストにもつながる。

実施例１．
図１〜３に、本発明の一実施例にかかる高出力ＦＥＴ回路の概略構成を示す。図において、１は多層基板であり、図２、３に示すように両表面層（表面の第１層１１１、１２１と裏面の第６層１１６、１２６）の他、内層（第２層１１２から第５層１１５、１２５）にも金属膜層を有する６層の多層基板を一例として示した。２はＦＥＴ素子であり、高周波信号入力側のゲート端子２ａと高周波信号出力側のドレイン端子２ｂの２信号端子を備える。ソース端子は図示されていないが、ＦＥＴ素子２のパッケージグランドに接続されている。

１１１ａは金属膜の表面層（第１層）に形成された信号入力側の高周波パターン、１２１ａは同じく表面層に形成された信号出力側の高周波パターン、１１１ｂは入力側のバイアスパターン、１２１ｂは出力側のバイアスパターンである。１３１は金属膜層に挟まれた絶縁体層である。１１は入力側の多層基板の一部を、１２は出力側の多層基板の一部をそれぞれ示す。ここで、ＦＥＴ２を実装した６層多層基板１の大電流を流す必要のない部分１１と大電流を流す必要のある部分１２は、図１に表示されていない部分でつながっているものとする(一枚の基板で構成されている)が、２つに分かれた別基板でも良い。また、多層基板１の層数は６層に限るものではない。なお、図１の実装図においては、後述するＦＥＴ２のバイアス回路を形成するキャパシタンス、インダクタンス等の回路部品、これら部品実装に関連するグランドパターンについては記載を省略している。

入出力信号ラインの高周波パターン１１１ａ、１２１ａの両側には、基板各層のグランド間を相互に接続するスルーホールが形成されている。例えば、本実施例では、後述するように入力側のパターン１１１ａとの間でマイクロストリップラインを形成するグランド層は第２層１１２に設けられている（図２参照）。このパターン１１１ａとグランドである第２層１１２とでマイクロストリップラインが形成される。一方、出力側のパターン１２１ａに対応するグランド層は第３層１２３に設けられており（図３参照）、このパターン１２１ａとグランドである第３層１２３とでマイクロストリップラインが形成される。この第２層と第３層のグランド層がスルーホールにより接続されている。図２に示すようにスルーホールの第２層と第３層間の内壁には金属膜が形成されており、グランド間が接続されることとなる（図２中スルーホールの太線部分が金属膜形成部分。本図では、第１層と第２層の間の内壁には金属膜が形成されていない）。なお、この入出力信号ラインを形成するグランド間を接続するスルーホールは、図に示すようにマイクロストリップライン両側であって、ＦＥＴ素子に接近させて設けることが望ましい。これは、入出力間のグランド電流の経路を最短とするためである。

図２に示すように、本実施例の高出力ＦＥＴ回路は、高出力ＦＥＴ２のゲート端子２ａが接続されている大電流を流す必要のない部分１１（以下、「多層基板入力部」ともいう）では、高周波パターン１１１ａやバイアス回路１１１ｂなどで構成されている１層目導体パターン１１１、上記高周波パターンのグランド層である２層目導体パターン１１２、制御回路や電源回路、グランド層などに使用する３層目導体パターン１１３、４層目導体パターン１１４、５層目導体パターン１１５、回路全体の共通グランド層（筐体グランド）である６層目導体パターン１１６と各導体パターン間に挿入されている絶縁体層１３１から構成されている。第２，３，６層の各グランドは上述のスルーホールにより相互に接続されている。なお、図では基板全体を貫通する貫通スルーホールを示しているが、必要層のみを接続するインナースルーホールでも構わない。

また、図３に示すように、高出力ＦＥＴ２のドレイン端子２ｂが接続されている大電流を流す必要のある部分１２（以下、「多層基板出力部」ともいう）では、２層目導体パターンを削除し、高周波パターン１２１ａやバイアス回路１２１ｂなどで構成されている１層目導体パターン１２１、高周波パターン１２１ａのグランド層である３層目導体パターン１２３、制御回路や電源回路、グランド層などに使用する４層目導体パターン１２４、５層目導体パターン１２５、回路全体の共通グランド層である６層目導体パターン１２６と各導体パターン間に挿入されている絶縁体層１３１から構成されている。第３，６層の各グランドは上述のスルーホールにより接続されている。なお、図では基板全体を貫通する貫通スルーホールを示しているが、必要層のみを接続するインナースルーホールでも構わない。

図４は本発明の実施例にかかるＦＥＴ回路の概略ブロック図を示す。図ではＦＥＴ素子２は、単一の素子として示しているが、本発明のような大出力を要するものでは、複数の素子を並列接続（ゲート、ドレイン、ソースの各端子を並列に接続）し大出力を供給できる構成とする。入力側のバイアス系を構成するキャパシタンスＣ１とインダクタンスＬ１は、本回路が使用される周波数帯で大きなインピーダンスとなるようパラメータ値が設定されており、使用周波数帯で入力信号パターン１１１ａからみて、バイアス系をほぼオープン状態とみなすことができる。出力側のバイアス系を構成するキャパシタンスＣ２とインダクタンスＬ２も同様である。キャパシタンスＣ１、Ｃ２はチップコンデンサや導体パターン（λ／４オープンスタブ）により構成される。また、インダクタンスＬ１、Ｌ２は導体パターンや周波数が低い場合には巻き線コイルにより構成される。

図５はＦＥＴ素子２の筐体への実装構造断面図である。（ａ）は、筐体へ直接実装されるＦＥＴ素子の場合であり、多層基板１に穴部を設けその中にＦＥＴ素子を落とし込み筐体へ直接実装する。多層基板は回路グランドである第６層が筐体への実装面となる。この場合、ＦＥＴのソース端子はＦＥＴパッケージを通して筐体に接続され、回路グランドと接続されることとなる。また、入出力信号ラインのグランドは、図に示すスルーホールを介して相互に接続される。（ｂ）は表面実装タイプのＦＥＴ素子であり、基板表面のグランド層（第１層）にＦＥＴ素子を実装する。この第１層のグランド層はスルーホールを介して第６層の回路グランドに接続されている。従って、ＦＥＴのソース端子はＦＥＴパッケージ、第１層のグランド、スルーホール、第６層のグランドを通して筐体に接続され、回路グランドと接続されることとなる。また、入出力信号ラインのグランドは、図に示すスルーホールを介して相互に接続される。
（この場合、ＦＥＴ下のスルーホールでグランドが共通化されているので、（ａ）の場合のように、信号ライン下のスルーホールは特に必要ではない。ＦＥＴ下のスルーホールにより２層目と３層目のグランドもつながっており、この経路がグランド経路の最短長となる。）

上記高周波パターン１１１ａ、１２１ａのパターン幅（ｗ）は、周知の次のマイクロストリップラインの特性インピーダンス導出式を適用することにより求められる。
Ｚ_０＝（８７／√（ε_ｒ＋１．４１））＊ｌｎ（５．９８ｈ／０．８ｗ＋ｔ）
Ｚ_０：高周波パターンの特性インピーダンス[単位：Ω]
ε_ｒ：絶縁体層の比誘電率
ｈ：高周波パターンとグランド層導体パターンで挟まれた絶縁体層の厚さ[単位：ｍ]
ｗ：高周波パターンの幅[単位：ｍ]
ｔ：高周波パターンの導体の厚さ[単位：ｍ]
／、＊：除算、乗算
√（）：（）内の平方根
ｌｎ（）：（）内の自然対数

上記導出式によると、特性インピーダンス（Ｚ_０）、絶縁体層の比誘電率（ε_ｒ）、高周波パターンの導体の厚さ（ｔ）が決まった値の時、高周波パターンの幅（ｗ）は高周波パターンとグランド層導体パターンで挟まれた絶縁体層の厚さ（ｈ）が厚いほど広くなることが分かる。この関係は近似的に次のように表される。上式においてＺ_０とε_ｒを一定値とすると、ｌｎの（）内数値が一定、つまり、５．９８ｈ／０．８ｗ＋ｔ＝Ｋ（ここでＫは一定数）なる関係となる。パターン導体の厚さｔは、パターン幅ｗに比べ十分に小さい（典型的には、ｗ＝０．７ｍｍに対し、ｔ＝０．０２ｍｍなど）ことから、上記関係は、近似的に５．９８ｈ／０．８ｗ≒Ｋとなる。これは絶縁体層の厚さｈとパターン幅ｗが比例関係（ｈ∝ｗの関係）にあることを示す。

上記条件から、大電流を流す必要のある部分１２では、２層目導体パターンを削除し、３層目導体パターン１２２を高周波パターン１２１ａのグランドとして使用することにより、高周波パターン１２１ａとグランド層３層目導体パターンで挟まれた絶縁体層１３１の厚さ（ｈ）が厚くなり、特性インピーダンス（Ｚ_０）を変えることなく高周波パターン１２１ａのパターン幅（ｗ）を広くすることが出来る。

上記構成によれば、高周波パターン１２１ａは、特性インピーダンス（Ｚ_０）を変えることなく電流容量を大きくすることが出来るため、別途高周波性能の調整を行う必要がない。さらに、高周波パターン１２１ａのグランド層を４層目導体パターン１２４より下（５層目導体パターン１２５、６層目導体パターン１２６）に持ってくることで、さらに電流容量を大きくすることが出来る。また、大電流を流す必要のない部分１１では、高周波パターン１１１ａの電流容量を大きくする必要がないため、２層目導体パターン１１２を高周波パターン１１１ａのグランドとして使用する。上記構成によれば、３層目導体パターン１１３も制御回路や電源回路、グランド層などに使用することが出来るため、基板の小型化への効果もある。また、本実施例の高出力ＦＥＴ回路は、１枚の多層基板において、大電流を流す必要のある部分１２と大電流を流す必要のない部分１１を構成することが出来るため、回路全体の小型化が出来る。

なお、上記説明では６層多層基板を例に挙げたが、導体層が３層以上あれば本実施形態の高出力ＦＥＴ回路は実現することが出来る。

また、上記説明ではＦＥＴを増幅素子として用いた場合を挙げたが、バイポーラトランジスタを増幅素子として用いてもよい。この場合には、ＦＥＴとの対応から、一般的にベース端子が入力端子、コレクタ端子が出力端子となり、エミッタ端子はグランドに接地されることとなる。

本発明にかかるハイパワーＦＥＴを実装した６層高周波多層基板を例とした上面図である。上記６層高周波多層基板のうち大電流を流す必要のない部分の断面図である。上記６層高周波多層基板のうち大電流を流す必要のある部分の断面図である。本発明にかかるハイパワーＦＥＴを用いた高出力増幅回路の概略ブロック図である。本発明の高出力増幅回路のＦＥＴの実装断面図である。

符号の説明

１高周波多層基板、１１多層基板の大電流を流す必要のない部分（多層基板入力部）、１１１多層基板入力部における１層目導体パターン、１１１ａ多層基板入力部における高周波信号を伝播させる高周波パターン、１１１ｂ多層基板入力部におけるバイアス回路パターン、１１２〜１１６多層基板入力部における２〜６層目導体パターン、１２多層基板の大電流を流す必要のある部分（多層基板出力部）、１２１多層基板出力部における１層目導体パターン、１２１ａ多層基板出力部における高周波信号を伝播させる高周波パターン、１２１ｂ多層基板出力部におけるバイアス回路パターン、１２３〜１２６多層基板出力部における３〜６層目導体パターン、１３１多層基板における絶縁体層、２ハイパワーＦＥＴ、２ａゲート端子、２ｂドレイン端子。

Claims

金属膜層及び絶縁体層を多層に積層してなる回路基板にＦＥＴ素子を実装し形成される高出力増幅回路であって、入力信号ラインに接続され高周波信号が入力されるゲート端子、出力信号ラインに接続され上記高周波信号が電力増幅された高周波信号が出力されるドレイン端子、回路グランドに接続されるソース端子を有するＦＥＴ素子と、上記入力信号ラインを表面の金属膜層に設けられる狭い幅の入力信号パターンとこの入力信号パターンに対向し表面からの第２の金属膜層に設けられる入力接地パターンとで形成し、上記出力信号ラインを表面の金属膜層に設けられる上記入力信号パターンより広い幅の出力信号パターンとこの出力信号パターンに対向し表面からの第３以上の金属膜層に設けられる出力接地パターンとで形成し、上記入力および出力接地パターンをスルーホールを介して回路グランドに接続した回路基板とを備えたことを特徴とする高出力増幅回路。