JP4356515B2 - 回折光学格子の形成方法 - Google Patents
回折光学格子の形成方法 Download PDFInfo
- Publication number
- JP4356515B2 JP4356515B2 JP2004152231A JP2004152231A JP4356515B2 JP 4356515 B2 JP4356515 B2 JP 4356515B2 JP 2004152231 A JP2004152231 A JP 2004152231A JP 2004152231 A JP2004152231 A JP 2004152231A JP 4356515 B2 JP4356515 B2 JP 4356515B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- etching
- photoresist
- recess
- optical grating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Optical Head (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Diffracting Gratings Or Hologram Optical Elements (AREA)
Description
この種の回折光学格子が、例えば光ディスク用ピックアップ部品として応用される場合は、照明光のレーザパワーを有効に使用するため、高い回折効率が要求される。このように高い回折効率を得るには、回折光学格子の階段構造を多段にする方法が採用されている(例えば特許文献1)。
例えば、階段状回折構造の階段段数を2、4、6、8段とした場合には、回折効率はそれぞれ40.5%、81.0%、91.2%、94.9%となる。このように階段段数を多くするほど、回折効率が増加することが知られている(例えば非特許文献2)。
図11は階段状回折構造を有する回折光学格子の一例の理想的な断面形状を示す模式図である。この回折光学格子2は、透明な石英等よりなる基板Sにより形成されており、ここでは4段で1組の階段形状4を隣接して複数組形成している。この階段形状4のピッチP1は回折格子の回折角、最深部の深さD1は回折光の波長に対応してそれぞれ決められる。この回折光学格子2の階段形状4は、旋盤などの機械加工方法により形成する方法と、半導体プロセスによって作製する方法の2種類がある。そして、回折光の波長が短波長で、且つ回折角が大きい場合、上記ピッチP1及び深さD1の大きさはミクロンオーダーの値となり、機械加工法では高精度な製造が困難となる。そのため、半導体プロセスを使用した形成方法が一般的に使用されている。図11の例では、4回のエッチングを行って4段の階段を掘り下げ、5値の位相差をもつ階段状回折構造を形成している。
エッチング工程終了後、フォトレジスト6を一般的な半導体プロセスであるプラズマなどによるアッシング(灰化)工程により除去する。この時の状態を図12(D)に示し、基板Sがエッチングされて段差11が形成されている。その後基板Sを清浄にする。
図13(B)に、第2回目の露光の説明図を示す。フォトマスク12のパターンは、露光光10によってフォトレジスト6に焼き付けられる。フォトレジスト6の塗布は、フォトレジストの液体を基板S上に滴下し、この基板Sを回転するという、半導体製造工程では一般的なスピンコート法を使用しているため、基板Sの表面に段差がある場合、段差付近でフォトレジスト6の流れが溜まり、フォトレジスト6の膜厚がばらついてしまう。基板Sの段差11の近傍部分でのフォトレジスト6の膜厚H1は、基板段差11より離れた部分でのフォトレジスト6の膜厚H2よりも2倍程度厚くなっている。その為、フォトレジスト6の膜厚H1の部分では露光量不足が生じ、現像後には図13(C)に示すように、レジスト残り6Bが生じてしまう。
基板をエッチングして階段状回折構造を形成する際に、形状の劣化を少なくして設計値通りの寸法に形成でき、もって回折効率の高い回折光学格子を製造することができる。
図1乃至図10は回折光学格子の形成方法の各工程を示す図であり、図1は第1工程の流れを示し、図2は第2及び第3工程の流れを示し、図3は第4工程の流れを示し、図4は第5工程の流れを示し、図5は第6工程の流れを示し、図6は第7工程の流れを示し、図7及び図8は第8工程の流れを示し、図9及び図10は埋め込み層を除去する第9工程を示す。尚、図11〜図15に示す構成と同一構成部分については同一符号を付してその説明をする。
本発明方法の概略は、以下の通りである。すなわち、基板をエッチングして階段状回折構造を形成する際、最深部形状をエッチングにより形成後、前記最深部に埋め込み層を形成し、この最深部よりも浅い階段形状をエッチングにより順次作製する。この際、フォトマスクの開口部の一端は、前記埋め込み層上に位置させて埋め込み層上にフォトレジストパターンの一部が跨がるように形成し、エッチング工程終了後に、上記埋め込み層を基板より除去することにより、階段状回折構造を形成する。
基板Sの厚さ: 600μm
基板Sの階段状回折構造ピッチP1: 7μm
基板Sの階段状回折構造の最深部深さD1: 5μm
フォトレジスト6の最浅部の厚さ : 1μm
まず、階段状回折構造の最深部の階段部となる溝をエッチングにより形成する場合について図1を参照して説明する。
図1(A)に示すように、例えばシリコンウエハよりなる基板S上にフォトレジスト6を塗布し、階段状回折構造の最深部用フォトマスク30のパターンを露光光10によって露光する。図1(B)に示すように、露光フォトレジスト6を現像することによって、露光部分が除去されてフォトレジストパターンが形成される。この工程は、半導体製造等において周知のフォト・リソグラフィー工法を用いる。図1(B)で形成されたフォトレジスト・パターンをマスクにして、基板Sをエッチングする。この工程は、半導体製造等において周知のプラズマ・エッチング工法を用いる。例えばプラズマ・エッチング装置に図1(B)に示すフォトレジスト・パターン付き基板Sをセットし、臭化水素と塩素の混合ガス等のエッチング・ガスを流入させてプラズマを発生させることで、エッチングが行われる。すると図1(C)に示すように、基板Sにフォトレジスト・パターンが転写されて、最深部の所定の幅の溝32のエッチングが完了する。その後、半導体製造等において周知のプラズマ・アッシング工法によって、基板S上に残ったフォトレジスト6を酸素等のアッシング用ガスを流入させプラズマを発生させることで灰化して取り除き、基板S上を清浄にして、図1(D)に示すような形状を得る。
次に、図2を参照して最深部の溝の埋め込みについて説明する。
上記第1工程で最深部の溝32を形成した基板S上に、埋め込み層を形成する。ここでは、半導体製造等において周知のプラズマCVD(ケミカル・ベーパー・ディポジション)工程によって、埋め込み層に使用するSiO2 膜(石英)を堆積させる。例えば、プラズマCVD装置にはTEOS(テトラ・エトキシ・シラン)と酸素の混合ガス等を導入し、装置内を400度程度に加熱することで混合ガスが分解し、図2(A)に示すようにSiO2 膜よりなる埋め込み層34を、基板Sの上面全面に堆積する。ここで最深部の溝32内のSiO2 膜以外の基板S上の堆積膜は不要なので、これを半導体製造等において周知のCMP(ケミカル・メカニカル・ポリッシング)方法で、図2(B)に示すように基板Sと基板S上の埋め込み層34とが平行になるまで削る。その後、第3工程として半導体製造等において周知のエッチ・バック方法によって最深部の溝32内の埋め込み層34以外のSiO2 膜を除去する。このエッチ・バックは一般的に、CHF3 やCF4 などのフッ素系ガスを使用したプラズマ・エッチングによって行い、図2(C)に示すような形状を得る。
次の工程として、最浅部の凹部を形成するための第1フォトレジストパターンを形成する。図3(A)に示すように、略平坦になされた基板Sの表面上にフォトレジスト6を形成し、第1階段部エッチング・パターンに対応したフォトマスク36のパターンを露光光10によって、上記フォトレジスト6に焼き付ける。このときフォトマスク36の開口部の一端36Aを上記第2工程で作製した埋め込み層34上に位置させてある。そして、上記露光後のフォトレジスト6を現像することによって、図3(B)に示すような第1フォトレジストパターン6Wを得る。ここで注意されたい点は、上記第1フォトレジストパターン6Wは、上記埋め込み層34の上面の一部と、基板自体の表面の一部とを跨ぐようにして形成されている点である。
次に第5工程で第1凹部を形成する。この第5工程では、上記第1フォトレジストパターン6Wをマスクにして、半導体製造等において周知のプラズマ・エッチングによって基板Sをエッチングする。この時、エッチングレートが埋め込み層34(SiO2 )よりも基板S(シリコン)の方が大幅に大きいエッチングガスを用いる。これにより、図4(A)に示すように基板Sは、ほぼ垂直にエッチングされ、第1凹部38が形成される。一方、埋め込み層34は第1フォトレジストパターン6Wによって被覆されていない部分に、若干エッチングが進行し、エッジが少し侵食されたような形状となる。次に、この第1フォトレジストパターン6Wは前述のプラズマ・アッシング装置によって除去され、図4(B)に示すように、基板S及び埋め込み層34の表面は清浄になる。
次に第6工程として第2のフォトレジストパターンを形成する。まず、図5(A)に示すように、基板S及び埋め込み層34の上面全面に、フォトレジスト6を塗布する。次に図5(B)に示すように次の第2階段部エッチング・パターンに対応したフォトマスク40のパターンを露光光10によって、上記フォトレジスト6に焼き付ける。このときフォトマスク40の開口部の一端40Aは、上記第2工程で作製した埋め込み層34上に位置させてある。そして、上記露光後のフォトレジスト6を現像することによって、図5(C)に示すような第2フォトレジストパターン6Xを得る。この場合にも、上記第2フォトレジストパターン6Xは、埋め込み層34の上面の一部と基板自体の上面の一部を跨ぐように形成されている。
次に第7工程として、図6に示すように上記第2フォトレジストパターン6Xをマスクにして、半導体製造等において周知のプラズマ・エッチングによって基板Sをエッチングし、第2凹部44が形成される。この場合、基板Sは、ほぼ垂直にエッチングされる。そして、埋め込み層34は第2フォトレジストパターン6Xによって被覆されていない部分に、若干エッチングが進行し、エッジが少し侵食されたような形状となっている。
次に第8工程として、上記第2フォトレジストパターン6Xは前述のプラズマ・アッシング装置によって除去されることによって、図7に示すように、基板Sの表面に第1階段部46が形成されると共に、基板S及び埋め込み層34の表面は清浄になる。
更に、前述した所定の各工程を繰り返すことにより第1階段部以降の複数の階段部を形成する。まず、図8(A)に示すように、基板S及び埋め込み層34の上面全面に、フォトレジスト6を塗布する。次に図8(B)に示すように次段のエッチング・パターンに対応したフォトマスク48のパターンを露光光10によって、上記フォトレジスト6に焼き付ける。このときフォトマスク48の開口部の一端48Aは、上記第2工程で作製した埋め込み層34上に位置させてある。そして、上記露光後のフォトレジスト6を現像することによって、図8(C)に示すような次段(第3)フォトレジストパターン6Yを得る。このフォトレジストパターン6Yをマスクにして、半導体製造等において周知のプラズマ・エッチングによって基板Sをエッチングする。これにより、図8(D)に示すように、基板Sはほぼ垂直にエッチングされる。そして、埋め込み層34はフォトレジストパターンによって被覆されていない部分に、若干エッチングが進行し、エッジが少し侵食されたような形状となる。そして、このフォトレジストパターン6Yは前述のプラズマ・アッシング装置によって除去され、基板S及び埋め込み層34の表面は清浄になる(図示省略)。
上記第8工程を終了した段階で、図9に示すように階段状にエッチングされた基板Sの中に、埋め込み層34が残存する。次にこの埋め込み層34を半導体製造等において周知のウェット・エッチングによって除去する。具体的には、フッ酸(HF)水溶液等に、シリコンよりなる基板Sを浸漬することにより、SiO2 の埋め込み層34を選択的にエッチング除去し、この結果、図10に示すように、最終的に階段状回折構造の形成された回折光学格子50を得る。図10に示す構造から明らかなように、階段状回折構造の形状は従来の構造(図15(D)参照)と比較して劣化がほとんどなく、図11に示す構造と同様な理想的な形状となっている。
またシリコン基板を用いる代わりに、SiO2 基板を使用し、この基板をエッチングして、階段状回折構造を作成し、そのままこれを回折光学格子として使用することも可能である。そして、上記SiO2 基板を使用する場合は、埋め込み層34には、タングステンなどの金属材料を使用することが可能である。このSiO2 基板のエッチングには、前記の半導体製造等において周知のプラズマ・エッチングを使用する。また埋め込み層34にタングステンを使用する場合は、半導体製造等において周知のプラズマCVD(ケミカル・ベーパー・ディポジション)法を使用しWF6 等のガスを導入ガスとして使用してタングステン膜を堆積することができる。またタングステンをエッチングする場合は、半導体製造等において周知のプラズマ・エッチング工程により、SF6 とO2 の混合ガスを導入ガスとして使用し、タングステン膜をエッチングすることができる。
Claims (2)
- 多段のステップを有する階段部を備えた回折光学格子を形成するための回折光学格子の形成方法において、
前記階段部の最上部のステップとなる基板の表面における所定の第1領域をエッチングして、前記基板に、前記階段部の最下部のステップとなる底面を有する溝部を形成する第1工程と、
前記第1工程の後に、前記溝部に前記溝部を埋める埋め込み層を形成する第2工程と、
前記第2工程の後に、前記基板の表面と前記埋め込み層の表面とに亘る所定の第2領域を残して他の領域をレジストで覆い、前記第2領域に、前記基板に対するエッチング速度が前記埋め込み層に対するエッチング速度よりも速いエッチングガスを用いたドライエッチングを行い、前記基板に第1の凹部を形成する第3工程と、
前記第3工程の後に、前記第3工程で用いたレジストを除去する第4工程と、
前記第4工程の後に、前記第1の凹部の底面と前記埋め込み層の表面とに亘る所定の第3領域を残して他の領域をレジストで覆い、前記第3領域に、前記エッチングガスを用いてドライエッチングを行い、前記第1凹部に前記第1凹部よりも凹んだ第2凹部を形成する第5工程と、
前記第5工程の後に、前記第5工程で用いたレジストを除去する第6工程と、
前記第6工程の後に、前記埋め込み層を除去し、前記基板の表面、前記第1凹部の底面、前記第2凹部の底面、及び前記溝部の底面を順次ステップとする階段部を形成する第7工程と、
を有することを特徴とする回折光学格子の形成方法。 - 前記第6工程と前記第7工程との間に、
前記第2凹部の底面と前記埋め込み層の表面とに亘る所定の第4領域を残して他の領域をレジストで覆い、前記第4領域に、前記エッチングガスを用いてドライエッチングを行い、前記第2凹部に前記第2凹部よりも凹んだ第3凹部を形成する第8工程と、
前記第8工程の後に、前記第8工程で用いたレジストを除去する第9工程と、
をさらに有することを特徴とする請求項1記載の回折光学格子の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004152231A JP4356515B2 (ja) | 2004-05-21 | 2004-05-21 | 回折光学格子の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004152231A JP4356515B2 (ja) | 2004-05-21 | 2004-05-21 | 回折光学格子の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005331869A JP2005331869A (ja) | 2005-12-02 |
JP4356515B2 true JP4356515B2 (ja) | 2009-11-04 |
Family
ID=35486555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004152231A Expired - Fee Related JP4356515B2 (ja) | 2004-05-21 | 2004-05-21 | 回折光学格子の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4356515B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102495444A (zh) * | 2011-12-20 | 2012-06-13 | 中国科学院微电子研究所 | 一种四台阶光栅及其制备方法 |
US11402649B2 (en) | 2018-07-13 | 2022-08-02 | Varian Semiconductor Equipment Associates, Inc. | System and method for optimally forming gratings of diffracted optical elements |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007220955A (ja) * | 2006-02-17 | 2007-08-30 | Toppan Printing Co Ltd | 荷電ビーム成形マスク及びその製造方法 |
FR2981460B1 (fr) * | 2011-10-18 | 2016-06-24 | Commissariat Energie Atomique | Procede de realisation d'un dispositif optique refractif ou diffractif |
CN110379707B (zh) * | 2019-08-21 | 2024-05-28 | 无锡英菲感知技术有限公司 | 一种金属图形化的剥离结构及其制作方法 |
-
2004
- 2004-05-21 JP JP2004152231A patent/JP4356515B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102495444A (zh) * | 2011-12-20 | 2012-06-13 | 中国科学院微电子研究所 | 一种四台阶光栅及其制备方法 |
CN102495444B (zh) * | 2011-12-20 | 2013-10-30 | 中国科学院微电子研究所 | 一种四台阶光栅及其制备方法 |
US11402649B2 (en) | 2018-07-13 | 2022-08-02 | Varian Semiconductor Equipment Associates, Inc. | System and method for optimally forming gratings of diffracted optical elements |
TWI812752B (zh) * | 2018-07-13 | 2023-08-21 | 美商瓦里安半導體設備公司 | 形成光柵構件的方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2005331869A (ja) | 2005-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6726834B2 (ja) | サブ解像度基板パターニングのためのエッチングマスクを形成する方法 | |
JP4550126B2 (ja) | エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法 | |
TWI505324B (zh) | 形成高密度圖案的方法 | |
JP5427104B2 (ja) | パターン形成方法 | |
CN1963999A (zh) | 使用高选择性硬掩模形成沟槽的方法及使用该方法的半导体器件隔离方法 | |
KR20110055912A (ko) | 반도체 소자의 콘택홀 형성방법 | |
TW201630045A (zh) | 製造方法與圖案化方法 | |
JP4356515B2 (ja) | 回折光学格子の形成方法 | |
JP2009164581A (ja) | 半導体素子の製造方法 | |
CN101471282B (zh) | 一种形成半导体器件金属线的方法 | |
JP6384040B2 (ja) | パターン形成方法とこれを用いたインプリントモールドの製造方法およびそれらに用いるインプリントモールド | |
JP2010087300A (ja) | 半導体装置の製造方法 | |
JP4614995B2 (ja) | 半導体装置の製造方法 | |
KR100727439B1 (ko) | 금속 배선 형성 방법 | |
KR100796509B1 (ko) | 반도체 소자의 제조방법 | |
JP6590510B2 (ja) | シリコンウエハの加工方法 | |
JP2009094379A (ja) | 半導体装置の製造方法 | |
JP2009032872A (ja) | 半導体装置の製造方法 | |
JP2007320246A (ja) | モールド及びモールドの作製方法 | |
CN104282613A (zh) | 半导体制造方法 | |
US6833232B2 (en) | Micro-pattern forming method for semiconductor device | |
JP4494497B2 (ja) | 三次元構造体の製造方法 | |
JP2012030475A (ja) | インプリントモールドの製造方法 | |
JP2018046212A (ja) | 多段構造体を有するテンプレートの製造方法 | |
KR20080018422A (ko) | 반도체 장치 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060630 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090714 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090727 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |