JP4314105B2 - 薄膜トランジスタ液晶表示装置の製造方法 - Google Patents

薄膜トランジスタ液晶表示装置の製造方法 Download PDF

Info

Publication number
JP4314105B2
JP4314105B2 JP2003403812A JP2003403812A JP4314105B2 JP 4314105 B2 JP4314105 B2 JP 4314105B2 JP 2003403812 A JP2003403812 A JP 2003403812A JP 2003403812 A JP2003403812 A JP 2003403812A JP 4314105 B2 JP4314105 B2 JP 4314105B2
Authority
JP
Japan
Prior art keywords
deposition
forming
conditions
condition
pressure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003403812A
Other languages
English (en)
Other versions
JP2004304156A (ja
Inventor
キョン 錫 孫
承 武 林
賢 鎭 金
珍 熙 趙
Original Assignee
ハイディス テクノロジー カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ハイディス テクノロジー カンパニー リミテッド filed Critical ハイディス テクノロジー カンパニー リミテッド
Publication of JP2004304156A publication Critical patent/JP2004304156A/ja
Application granted granted Critical
Publication of JP4314105B2 publication Critical patent/JP4314105B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Liquid Crystal (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は薄膜トランジスタ液晶表示装置の製造方法に関するものであり、より詳細にはプラズマ化学気相蒸着法で蒸着時に蒸着条件を連続的に変化させることによりストレスを緩和して基板の歪みを防止する薄膜トランジスタ液晶表示装置の製造方法に関するものである。
一般的にノートブック、携帯電話、PDA等の移動通信機器で使用される薄膜トランジスタ液晶表示装置は徐々に軽量化、薄装化されている趨勢である。これのために基板として使用されているガラス基板も徐々にその厚さが薄くなり密度も低くなっている。
したがって、基板の厚さが薄くなりながら、薄膜トランジスタの製造工程のうち最も高い温度で厚く蒸着されるマルチ層(すなわち、SiNの絶縁層、非晶質シリコンのアクティブ層、及び不純物非晶質シリコンのオーミックコンタクト層)をプラズマ化学気相蒸着法(Plasma Enhanced Chemical Vapor Deposition:PECVD)で蒸着する場合(例えば、特許文献1参照)にストレスによるガラス基板の歪み現象が目立って現れるようになる。
このような従来のマルチ層はSiN層、非晶質シリコン層と不純物非晶質シリコン層を順次に蒸着して液晶表示素子での絶縁層(第1絶縁膜、第2絶縁膜にて形成)、アクティブ層(第1非晶質シリコン層、第2非晶質シリコン層にて形成)及びオーミックコンタクト層を構成する、このようなマルチ層はそれぞれ異なった蒸着条件(使用されるガス種類、ガス流量、電極間隔、パワー、圧力)で蒸着される。
また、プラズマ化学気相蒸着法は反応ガスをプラズマにより活性化させた後に化学反応とプラズマによるエネルギー伝達がなされるために、大部分の圧縮ストレスは絶縁層とアクティブ層で発生する。
すなわち、絶縁層の場合SiNまたはSiONを主に使用するが、この絶縁層の第1絶縁膜はゲート電極とデータ電極とを絶縁させる目的で提供されるので充分の厚さを有しなければならないために一般的にストレスがほとんどない条件下で蒸着される。一方、アクティブ層と界面を形成する第2絶縁膜は薄膜トランジスタ特性を考慮して粗さ(roughness)がなく、優れた界面特性を有するような条件下で蒸着するが、このような第2絶縁膜の蒸着条件は第1絶縁膜の蒸着条件から唐突に(abruptly)変更されたものである。
また、アクティブ層を構成している第1及び第2非晶質シリコン層の場合にも、数百Å以上の厚さでチャンネル層を形成している第1非晶質シリコン層はより欠陥密度(defect density)が少なく蒸着速度の遅い条件下で蒸着し、チャンネル層のエッチングにより除去されるために第2非晶質シリコン層は生産性向上のために蒸着速度が速い条件下で蒸着するが、このような第2非晶質シリコン層の蒸着条件は第1非晶質シリコン層の蒸着条件から唐突に(abruptly)変更されたものである。
特開平07−199227号公報
しかし、このような唐突な蒸着条件の変化は、絶縁膜とアクティブ層下部層とのマッチングを難しくしてその部分にストレスを誘発し、プラズマによって相当なストレスを受けることによって薄膜トランジスタの特性低下及び絶縁基板の歪みの程度を増加させて以後の工程進行時に破損する可能性が高まり収率を低下させるという問題点がある。
そこで、本発明は上記従来の薄膜トランジスタ液晶表示装置の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、絶縁層とアクティブ層の蒸着時に蒸着条件を時間に対して連続的に変化させてストレスを緩和することによって絶縁基板の歪みを減少させて破損を防止して収率を増加させ、ストレスによる薄膜トランジスタの特性低下を防止できる薄膜トランジスタ液晶表示装置の製造方法を提供することにある。
上記目的を達成するためになされた本発明による薄膜トランジスタ液晶表示装置の製造方法は、絶縁基板上にゲート電極を形成する段階と、前記ゲート電極を含んだ絶縁基板上部に、ある一定のパワー、圧力、及び電極間隔による第1蒸着条件下で第1絶縁膜を形成した後、前記第1蒸着条件の内、少なくとも一つ以上の条件を連続的に第2蒸着条件へ変化させ第2絶縁膜を形成することによって前記第1蒸着条件から前記第2蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させる段階と、前記第2絶縁膜の上部に、ある一定のパワー、圧力、及び電極間隔による第3蒸着条件下で、第1非晶質シリコン層を形成した後、前記第3蒸着条件の内、少なくとも一つ以上の条件を連続的に第4蒸着条件へ変化させ第2非晶質シリコン層を形成することによって前記第3蒸着条件から前記第4蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させてアクティブ層を形成する段階と、前記アクティブ層の上部にオーミックコンタクト層とソース/ドレイン電極とを順次に形成する段階と、前記ソース/ドレイン電極を含んだ結果構造物の上部に保護膜を形成する段階とを含んで構成されることを特徴とする。
また、上記目的を達成するためになされた本発明による薄膜トランジスタ液晶表示装置の製造方法は、絶縁基板上にゲート電極を形成する段階と、前記ゲート電極を含んだ絶縁基板上部に、ある一定の圧力、及び電極間隔による第1蒸着条件下で第1絶縁膜を形成した後、前記第1蒸着条件の内、少なくとも一つ以上の条件を連続的に第2蒸着条件へ変化させ第2絶縁膜を形成することによって前記第1蒸着条件から前記第2蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させる段階と、前記第2絶縁膜の上部に、ある一定の圧力、及び電極間隔による第3蒸着条件下で、第1非晶質シリコン層を形成した後、前記第3蒸着条件の内、少なくとも一つ以上の条件を連続的に第4蒸着条件へ変化させ第2非晶質シリコン層を形成することによって前記第3蒸着条件から前記第4蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させてアクティブ層を形成する段階と、前記アクティブ層の上部にオーミックコンタクト層とソース/ドレイン電極とを順次に形成する段階と、前記ソース/ドレイン電極を含んだ結果構造物の上部に保護膜を形成する段階とを含んで構成されることを特徴とする。
本発明によれば、絶縁層とアクティブ層の蒸着時に蒸着条件を連続的に変化させてストレスを緩和することによって絶縁基板の歪みを減少させて破損を防止して収率を増加させることができるという効果がある。
また、ストレスによる薄膜トランジスタの特性低下を防止して平坦な液晶表示素子を製造できるという効果がある。
次に、本発明に係る薄膜トランジスタ液晶表示装置の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図1は、本発明の実施例による薄膜トランジスタ液晶表示装置の製造方法を説明するための工程断面図であり、図2及び図3は、本発明の製造方法に従った場合のパワーと圧力に対する絶縁膜及び非晶質シリコン層のストレス変化を示したグラフである。
本発明による薄膜トランジスタ液晶表示装置の製造方法は、図1に示すように、まず、透明な絶縁基板100上にゲート電極110を形成する。
その次に、ゲート電極110を含んだ絶縁基板100上にPECVD方法で第1絶縁膜120aと第2絶縁膜120bとを順次に蒸着して絶縁層120を形成する。この時、第1絶縁膜120aはパワー、電極間隔、及び圧力を含む第1蒸着条件下で蒸着がなされ、第2絶縁膜120bは第1蒸着条件の内、少なくとも一つ以上の条件を時間経過と共に連続的に変化させる第2蒸着条件下で蒸着がなされるようにする。このような第2絶縁膜120bの蒸着条件の変化は唐突になされないために絶縁基板100へのストレスを緩和して絶縁基板100の歪みを防止することができる。
例えば、第1絶縁膜120aを1300Wのパワー、1000mil(2.54cm)の電極間隔、及び1700mTorrの圧力のような第1蒸着条件下で形成する時、第2絶縁膜120bを1300Wのパワー、600milの電極間隔、及び1200mTorrの圧力のような第2蒸着条件下で形成する場合、時間経過と共に連続的に1000milから600milに電極間隔を変化させながら蒸着工程を進行させ、また時間経過と共に連続的に1700mTorrから1200mTorrに圧力を変化させながら蒸着工程を実行する。
言い換えれば、一般的なPECVD装置の電極間隔は、モーターの回転により調節するのでモーターの回転速度を連続的に増加または減少するように調節することにより電極間隔を時間経過と共に連続的に変化させることができ、また、圧力もポンプのポンピングスピードにより調節するために、ポンピングスピードを連続的に調節することにより圧力を時間経過と共に連続的に変化させることができる。
例えば、第1絶縁膜の厚さを2000〜5000Å程度、望ましくは3000〜4000Å程度で蒸着する場合に、第2絶縁膜の厚さは350〜650Å程度、望ましくは450〜550Å程度で蒸着するようになる。
続いて、第2絶縁膜120bの上部に第1非晶質シリコン層130aと第2非晶質シリコン層130bを順次に蒸着してアクティブ層130を形成する。この時、第1及び第2非晶質シリコン層の蒸着は先に説明した絶縁層の蒸着方法と同じ方法で実行する。すなわち、パワー、電極間隔、及び圧力の条件を含む第3蒸着条件下で第1非晶質シリコン層130aを蒸着し、次に第2非晶質シリコン層130bは第3蒸着条件の内、少なくとも一つ以上の条件を時間経過と共に連続的に変化させる第4蒸着条件下で蒸着がなされるようにする。このような第2非晶質シリコン層130bの蒸着条件は唐突に変化しないために絶縁基板100へのストレスを緩和して絶縁基板100の歪みを防止することができる。
例えば、第1非晶質シリコン層の蒸着時は、電極間隔は500〜550mil程度であり、圧力は2500mTorr〜3500mTorr程度であり、パワーは100〜200W程度である第3蒸着条件で蒸着工程を実行するが、第2非晶質シリコン層の蒸着時の第4蒸着条件は、電極間隔と圧力は第1非晶質シリコン層の蒸着時の条件と同一に維持するが、パワーは100〜200W程度から300〜600W程度に時間経過と共に連続的に変化させながら蒸着する。この時、第1非晶質シリコン層の厚さは約200〜500Å程度であり、第2非晶質シリコン層の厚さは1300〜1600Å程度となる。しかしながら、上述の例に加えて、パワーに電極間隔及び/又は圧力も加えて時間経過と共に連続的に変化させながら蒸着することもできる。よって、本発明は上述した場合以外にも多様な変更を通じて実施が可能である。
図2は、本発明の製造方法に従った場合のパワーに対する絶縁膜のストレス変化を示したグラフである。パワーの変化に対する絶縁膜のストレスの緩和がわかる。
図3は、本発明の製造方法に従った場合の圧力に対する非晶質シリコン層のストレス変化を示したグラフである。圧力の変化に対する非晶質シリコン層のストレスの緩和がわかる。
その次に、第2非晶質シリコン層130bの上部にオーミックコンタクト層140とソース/ドレイン電極150とを順次に形成する。
続いて、ソース/ドレイン電極150を含んだ結果構造物の上部に保護膜160を形成する。この時、保護膜160の蒸着は先に説明した絶縁層の蒸着方法と同様の方法で実行する。すなわち、パワー、電極間隔、及び圧力を時間経過と共に連続的に変化させることによって、ストレスを緩和して絶縁基板100の歪みを防止する。
以後の後続工程は従来方法と同一なので説明の便宜上省略することとする。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明の実施例による薄膜トランジスタ液晶表示装置の製造方法を説明するための工程断面図である。 本発明の製造方法に従った場合のパワーに対する絶縁膜のストレス変化を示したグラフである。 本発明の製造方法に従った場合の圧力に対する非晶質シリコン層のストレス変化を示したグラフである。
符号の説明
100 絶縁基板
110 ゲート電極
120 絶縁層
120a 第1絶縁膜
120b 第2絶縁膜
130 アクティブ層
130a 第1非晶質シリコン層
130b 第2非晶質シリコン層
140 オーミックコンタクト層
150 ソース/ドレイン電極
160 保護膜

Claims (8)

  1. 絶縁基板上にゲート電極を形成する段階と、
    前記ゲート電極を含んだ絶縁基板上部に、ある一定のパワー、圧力、及び電極間隔による第1蒸着条件下で第1絶縁膜を形成した後、前記第1蒸着条件の内、少なくとも一つ以上の条件を連続的に第2蒸着条件へ変化させ第2絶縁膜を形成することによって前記第1蒸着条件から前記第2蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させる段階と、
    前記第2絶縁膜の上部に、ある一定のパワー、圧力、及び電極間隔による第3蒸着条件下で、第1非晶質シリコン層を形成した後、前記第3蒸着条件の内、少なくとも一つ以上の条件を連続的に第4蒸着条件へ変化させ第2非晶質シリコン層を形成することによって前記第3蒸着条件から前記第4蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させてアクティブ層を形成する段階と、
    前記アクティブ層の上部にオーミックコンタクト層とソース/ドレイン電極とを順次に形成する段階と、
    前記ソース/ドレイン電極を含んだ結果構造物の上部に保護膜を形成する段階とを含んで構成されることを特徴とする薄膜トランジスタ液晶表示装置の製造方法。
  2. 前記第2絶縁膜の蒸着時に適用する第2蒸着条件の内、パワー、電極間隔、及び圧力のうち少なくとも一つ以上の条件を前記第1蒸着条件であるパワー、電極間隔、及び圧力の条件より小さく使用することを特徴とする請求項1に記載の薄膜トランジスタ液晶表示装置の製造方法。
  3. 前記第2蒸着条件の電極間隔は、モーターの回転速度を調節して連続的に変化させ、前記第2蒸着条件の圧力はポンプのポンピング速度を調節して連続的に変化させることを特徴とする請求項1又は2に記載の薄膜トランジスタ液晶表示装置の製造方法。
  4. 前記第2蒸着条件の電極間隔は1000milから600milに連続的に変化させ、前記第2蒸着条件の圧力は1700mTorrから1200mTorrに連続的に変化させることを特徴とする請求項1又は2に記載の薄膜トランジスタ液晶表示装置の製造方法。
  5. 前記第4蒸着条件下のパワーは100Wから600Wに連続的に変化させることを特徴とする請求項に記載の薄膜トランジスタ液晶表示装置の製造方法。
  6. 絶縁基板上にゲート電極を形成する段階と、
    前記ゲート電極を含んだ絶縁基板上部に、ある一定の圧力、及び電極間隔による第1蒸着条件下で第1絶縁膜を形成した後、前記第1蒸着条件の内、少なくとも一つ以上の条件を連続的に第2蒸着条件へ変化させ第2絶縁膜を形成することによって前記第1蒸着条件から前記第2蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させる段階と、
    前記第2絶縁膜の上部に、ある一定の圧力、及び電極間隔による第3蒸着条件下で、第1非晶質シリコン層を形成した後、前記第3蒸着条件の内、少なくとも一つ以上の条件を連続的に第4蒸着条件へ変化させ第2非晶質シリコン層を形成することによって前記第3蒸着条件から前記第4蒸着条件へ唐突に変化した場合よりも前記絶縁基板へのストレスを緩和させてアクティブ層を形成する段階と、
    前記アクティブ層の上部にオーミックコンタクト層とソース/ドレイン電極とを順次に形成する段階と、
    前記ソース/ドレイン電極を含んだ結果構造物の上部に保護膜を形成する段階とを含んで構成されることを特徴とする薄膜トランジスタ液晶表示装置の製造方法。
  7. 前記第2蒸着条件の電極間隔はモーターの回転速度を調節して連続的に変化させ、前記第2蒸着条件の圧力はポンプのポンピング速度を調節して連続的に変化させることを特徴とする請求項に記載の薄膜トランジスタ液晶表示装置の製造方法。
  8. 前記第2蒸着条件の電極間隔は1000milから600milに連続的に変化させ、前記第2蒸着条件の圧力は1700mTorrから1200mTorrに連続的に変化させることを特徴とする請求項に記載の薄膜トランジスタ液晶表示装置の製造方法。
JP2003403812A 2003-03-31 2003-12-02 薄膜トランジスタ液晶表示装置の製造方法 Expired - Lifetime JP4314105B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030019956A KR100683149B1 (ko) 2003-03-31 2003-03-31 액정표시소자용 어레이기판의 스트레스 제거방법

Publications (2)

Publication Number Publication Date
JP2004304156A JP2004304156A (ja) 2004-10-28
JP4314105B2 true JP4314105B2 (ja) 2009-08-12

Family

ID=32985912

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003403812A Expired - Lifetime JP4314105B2 (ja) 2003-03-31 2003-12-02 薄膜トランジスタ液晶表示装置の製造方法

Country Status (5)

Country Link
US (1) US6841428B2 (ja)
JP (1) JP4314105B2 (ja)
KR (1) KR100683149B1 (ja)
CN (1) CN100356259C (ja)
TW (1) TWI255045B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI249251B (en) * 2004-11-22 2006-02-11 Au Optronics Corp Fabrication method of thin film transistor
KR100671824B1 (ko) * 2005-12-14 2007-01-19 진 장 역 스태거드 박막 트랜지스터 제조 방법
CN100466266C (zh) * 2006-04-21 2009-03-04 北京京东方光电科技有限公司 一种tft lcd阵列基板及制造方法
TWI641897B (zh) 2006-05-16 2018-11-21 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP2009099636A (ja) * 2007-10-15 2009-05-07 Hitachi Displays Ltd 表示装置および表示装置の製造方法
WO2009129391A2 (en) * 2008-04-17 2009-10-22 Applied Materials, Inc. Low temperature thin film transistor process, device property, and device stability improvement
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
CN104795449B (zh) 2015-04-16 2016-04-27 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板、显示装置
CN107146792B (zh) * 2017-05-11 2019-07-30 京东方科技集团股份有限公司 一种静电防护装置及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3288615B2 (ja) * 1997-10-21 2002-06-04 株式会社アドバンスト・ディスプレイ 薄膜トランジスタの製造方法
KR100386848B1 (ko) * 2001-05-09 2003-06-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 표시소자의 반도체층 재생방법
TW541584B (en) * 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
US6841428B2 (en) 2005-01-11
TWI255045B (en) 2006-05-11
US20040191969A1 (en) 2004-09-30
TW200421623A (en) 2004-10-16
JP2004304156A (ja) 2004-10-28
CN100356259C (zh) 2007-12-19
CN1534361A (zh) 2004-10-06
KR100683149B1 (ko) 2007-02-15
KR20040085313A (ko) 2004-10-08

Similar Documents

Publication Publication Date Title
JP5234301B2 (ja) 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法
JP5308019B2 (ja) 薄膜トランジスタ、及びその製造方法、並びに表示装置
US7253041B2 (en) Method of forming a thin film transistor
WO2019223755A1 (zh) 阵列基板及其制造方法、显示面板
US20060110866A1 (en) Method for fabricating thin film transistors
US11443658B2 (en) Flexible display panels, manufacturing methods thereof and flexible display apparatuses
US10374062B2 (en) Array substrate, manufacturing method thereof and display panel
JP4188330B2 (ja) 半導体素子の製造方法
JP4314105B2 (ja) 薄膜トランジスタ液晶表示装置の製造方法
GB2535404A (en) Low temperature poly-silicon thin film transistor and manufacturing method thereof
WO2015062265A1 (zh) 像素结构、阵列基板、显示装置及像素结构的制造方法
WO2019033762A1 (zh) 晶体管、阵列基板及其制作方法、显示装置
TW201933301A (zh) 可撓性顯示器及其製造方法
US9257290B2 (en) Low temperature poly-silicon thin film transistor and manufacturing method thereof
JP5344205B2 (ja) 積層配線、該積層配線を用いた半導体装置及びその製造方法
JP3452679B2 (ja) 薄膜トランジスタの製造方法、薄膜トランジスタおよび液晶表示装置
US10825930B2 (en) Thin film transistor and manufacture method thereof
CN100378929C (zh) 薄膜晶体管元件的制造方法
CN113192974B (zh) 阵列基板及其制作方法、显示面板
WO2019041934A1 (zh) 电极结构及其制作方法、薄膜晶体管和阵列基板
JP2000349292A (ja) 薄膜トランジスタ
JP3197723B2 (ja) 液晶表示装置
JP2001005033A (ja) 液晶表示装置及びその製造方法
JP2013070100A (ja) 積層配線、該積層配線を用いた半導体装置及びその製造方法
JPH07273336A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050712

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090413

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090512

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090518

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4314105

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term