JP4256944B2 - 電圧検出器回路 - Google Patents
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- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電圧検出器回路に関するが、特に電圧検出器回路のみに関するものではない。
【０００２】
【従来の技術】
無線受信機の復調出力に存在するような、ビットストリームにおける振幅変調データは、典型的に、データ比較器によって解釈(interprete)が行われる。データ比較器は、ビットストリームにおける論理１値および論理０値間の区別を行う。
【０００３】
論理１値および論理０値に相当する正確な電圧は、前もって正しくは分からない。いずれの場合も、変調の深さ(modulation depth)およびその他のファクタによってかなりのばらつきがある。データ比較器は、論理１電圧値および論理０電圧値の中間に基準電圧を有し、この基準電圧より高い電圧を論理１値として解釈し、またこのレベルより下の電圧を論理０値として解釈する必要がある。
【０００４】
従来の手法では、抵抗−コンデンサ（ＲＣ）積分回路網を用いて、ビットストリームの平均電圧レベルを決定し、この平均電圧レベルを比較器の基準電圧として用いる。ビットストリームのこのレベルより高い部分を論理１値として解釈し、このレベルより下の部分を論理０値として解釈する。
【０００５】
【発明が解決しようとする課題】
この構成の問題は、波形の「サグ(sag) 」を最少限に抑え、ノイズ耐性(noise immunity)を改良するためには、データ周波数に対応する典型的な周期よりもＲＣ積分回路網の時定数をかなり長くしなければならないことである。その結果、基準電圧の整定時間が長くなる。
【０００６】
また別の問題は、データが論理１値または論理０値の長いストリングを含む場合、平均レベルが真の中間点レベルから幾分外れることである。このため、ノイズ耐性が悪化し、感度が不良となり、および／または応答時間が長くなる。これは、無線出力の過剰な消費となる可能性がある。
【０００７】
本発明は、上述の欠点を軽減する電圧検出器回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明によれば、デジタル・データ・ビットストリームの電圧レベルを検出するための電圧検出器回路が提供される。この検出器回路は、デジタル・データ・ビットストリームを受信するように結合された入力端子、入力端子に結合した第１ピーク検出器回路であって、入力端子における正のピーク電圧を検出し、かつ第１ピーク信号を供給する第１ピーク検出器回路、入力端子に結合され、更に第１ピーク信号を受信するように結合され、第１差信号を供給する第１差動増幅器、および第１差動増幅器からの第１差信号を受信するように結合され、第１差信号におけるピーク電圧を検出し、かつ第２ピーク信号を供給する第２ピーク検出器回路から成り、第１ピーク信号は、ビットストリームにおける論理１レベルの値を示し、第２ピーク信号は、ビットストリームにおける、論理１レベルに対する論理０レベルの相対的な値を示す。
【０００９】
この電圧検出器回路は、好ましくは、第１信号および第２ピーク信号を受信するように結合された、論理１レベルと論理０レベルとの中間点の電圧レベルを示す値を供給する第２差動増幅器を更に含む。好ましくは、電圧バイアス信号を用いて、第１差動増幅器にバイアスをかける。
【００１０】
好ましくは、第１ピーク信号を用いて第２差動増幅器にバイアスをかける。また好ましくは、第２差動増幅器は、電圧バイアス信号を受信するように結合された非反転入力、および第２ピーク信号を受信するように結合された反転入力を含む。
【００１１】
第２差動増幅器は、好ましくは、ほぼ０．５の利得を有する。第１差動増幅器は、好ましくは、ほぼ１の利得を有する。
【００１２】
このようにして、データが論理１値または論理０値の長いストリングを含む場合でも、論理０レベルおよび論理１レベルの中間点からあまり外れない電圧レベルが得られる。したがって、ノイズ耐性が改善され、しかも無線出力消費の効率化が図られる。
【００１３】
【発明の実施の形態】
以下、本発明による電圧検出器回路の好適実施例を示す唯一の図面を参照しながら、本発明の一例としての実施例を説明する。
【００１４】
図１に、データ入力端子２０，バイアス電圧入力端子２５，第１および第２差動増幅器３０および５０，第１および第２ピーク検出器回路４０および６０，ならびに第１，第２および第３データ出力端子６５，７０，７５を有する電圧検出器回路１０を示す。
【００１５】
データ入力端子２０は、典型的に、復調データ・ビットストリームの形態で、デジタル・データを受信するように結合される。第１データ出力端子６５は、データ入力端子２０に結合されて、オリジナルのデータ・バイトストリームを供給する。
【００１６】
第１差動増幅器３０は、反転入力，非反転入力，バイアス入力および出力を備えている。反転入力は入力端子２０に結合され、バイアス入力は電圧バイアス入力端子２５に結合されている。
【００１７】
第１ピーク検出器回路４０は、入力端子２０に結合され、そこからの信号を受信するようにバイアスされた第１ダイオード４２を有する。第１抵抗４４が、第１ダイオード４２と第１差動増幅器３０の非反転入力との間に結合されている。第１コンデンサ４６および第２抵抗４８はいずれも、第１差動増幅器３０の非反転入力と接地との間に結合される。非反転入力は、第３データ出力端子７５にも結合されている。
【００１８】
第２差動増幅器５０は、反転入力，非反転入力，バイアス入力および出力を備えている。非反転入力は電圧バイアス入力端子２５に結合され、バイアス入力は第１差動増幅器３０の非反転入力に結合され、また出力は第２データ出力端子７０に結合されている。
【００１９】
第２ピーク検出回路６０は、第１差動増幅器３０の出力に結合され、そこからの信号を受信するようにバイアスされた第２ダイオード６２を備えている。第３抵抗６４が、第２ダイオード６２と、第２差動増幅器５０の反転入力との間に結合されている。第２コンデンサ６６および第４抵抗６８はいずれも、第２差動増幅器５０の反転入力と接地との間に結合されている。
【００２０】
第３ダイオード５５は、電圧バイアス入力端子２５と、第２差動増幅器５０の反転入力との間に結合され、電圧バイアス入力端子２５から、第２差動増幅器５０の反転入力に電流が流れるなるようにバイアスされる。
【００２１】
動作時、データ・ビットストリームはデータ入力端子２０で受信され、バイアス電圧（Ｖbias）は電圧バイアス入力端子２５で受信される。
【００２２】
データ・ビットストリームにおける電圧ピークは、第１電圧検出器回路４０における第１および第２抵抗４４，４８ならびに第１コンデンサ４６から成るＲＣ構造によって検出される。この電圧ピークは、正の電圧レベルを有し、ビットストリーム内の論理１値に相当する。
第１差動増幅器３０は、バイアス電圧をＶbiasおよび利得を１(unity) として、電圧ピークのレベルからデータ・ビットストリームの電圧レベルを減ずる。
【００２３】
したがって、第１差動増幅器３０の出力Ｖ１は以下によって求められる。
【００２４】
【数１】
Ｖ１＝１（Ｖp −Ｖin）＋Ｖbias 式１
ここで、Ｖp は論理１の電圧レベル、Ｖinはデータ・ビットストリームの電圧レベルである。
【００２５】
次いで、第２ピーク検出器６０が、Ｖ１におけるピークを検出する。ピークは以下に等しい。
【００２６】
【数２】
（Ｖp −Ｖn ）＋Ｖbias 式２
ここで、Ｖn はＶinの最小値であり、論理０に相当する。
【００２７】
第２差動増幅器５０は、利得を０．５およびバイアス電圧をＶp として、Ｖbiasから式２の値を減ずる。
【００２８】
したがって、第２差動増幅器の出力Ｖ２は以下によって求められる。
【００２９】
【数３】
したがって、第２差動増幅器の出力Ｖ２は、論理０データおよび論理１データの発生の相対的な割合に関係なく、論理０レベルと論理１レベルとの間の正確な中間点の電圧に等しい。
【００３０】
第３ダイオード５５は、第２差動増幅器５０の反転入力が、Ｖbiasのレベルよりも低くなるのを防ぐことにより、データの存在しないときに、第２データ出力７０がＶp を超過しないようにする。
【００３１】
上述の実施例に代わる代替実施例も可能であることは理解されよう。例えば、ピーク検出器回路４０および６０を用いて、上述の抵抗−コンデンサおよびダイオードから成る精確な構造以外の個別素子を用いることが可能である。
【図面の簡単な説明】
【図１】本発明による電圧検出器回路の好適実施例を示す回路構成図。
【符号の説明】
１０ 電圧検出器回路
２０ データ入力端子
２５ バイアス電圧入力端子
３０ 第１差動増幅器
４０ 第１ピーク検出器回路
４２ 第１ダイオード
４４ 第１抵抗
４６ 第１コンデンサ
４８ 第２抵抗
５０ 第２差動増幅器
５５ 第３ダイオード
６０ 第２ピーク検出器回路
６２ 第２ダイオード
６４ 第３抵抗
６５ 第１データ出力端子
６６ 第２コンデンサ
６８ 第４抵抗
７０ 第２データ出力端子
７５ 第３データ出力端子
【発明の属する技術分野】
本発明は、電圧検出器回路に関するが、特に電圧検出器回路のみに関するものではない。
【０００２】
【従来の技術】
無線受信機の復調出力に存在するような、ビットストリームにおける振幅変調データは、典型的に、データ比較器によって解釈(interprete)が行われる。データ比較器は、ビットストリームにおける論理１値および論理０値間の区別を行う。
【０００３】
論理１値および論理０値に相当する正確な電圧は、前もって正しくは分からない。いずれの場合も、変調の深さ(modulation depth)およびその他のファクタによってかなりのばらつきがある。データ比較器は、論理１電圧値および論理０電圧値の中間に基準電圧を有し、この基準電圧より高い電圧を論理１値として解釈し、またこのレベルより下の電圧を論理０値として解釈する必要がある。
【０００４】
従来の手法では、抵抗−コンデンサ（ＲＣ）積分回路網を用いて、ビットストリームの平均電圧レベルを決定し、この平均電圧レベルを比較器の基準電圧として用いる。ビットストリームのこのレベルより高い部分を論理１値として解釈し、このレベルより下の部分を論理０値として解釈する。
【０００５】
【発明が解決しようとする課題】
この構成の問題は、波形の「サグ(sag) 」を最少限に抑え、ノイズ耐性(noise immunity)を改良するためには、データ周波数に対応する典型的な周期よりもＲＣ積分回路網の時定数をかなり長くしなければならないことである。その結果、基準電圧の整定時間が長くなる。
【０００６】
また別の問題は、データが論理１値または論理０値の長いストリングを含む場合、平均レベルが真の中間点レベルから幾分外れることである。このため、ノイズ耐性が悪化し、感度が不良となり、および／または応答時間が長くなる。これは、無線出力の過剰な消費となる可能性がある。
【０００７】
本発明は、上述の欠点を軽減する電圧検出器回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明によれば、デジタル・データ・ビットストリームの電圧レベルを検出するための電圧検出器回路が提供される。この検出器回路は、デジタル・データ・ビットストリームを受信するように結合された入力端子、入力端子に結合した第１ピーク検出器回路であって、入力端子における正のピーク電圧を検出し、かつ第１ピーク信号を供給する第１ピーク検出器回路、入力端子に結合され、更に第１ピーク信号を受信するように結合され、第１差信号を供給する第１差動増幅器、および第１差動増幅器からの第１差信号を受信するように結合され、第１差信号におけるピーク電圧を検出し、かつ第２ピーク信号を供給する第２ピーク検出器回路から成り、第１ピーク信号は、ビットストリームにおける論理１レベルの値を示し、第２ピーク信号は、ビットストリームにおける、論理１レベルに対する論理０レベルの相対的な値を示す。
【０００９】
この電圧検出器回路は、好ましくは、第１信号および第２ピーク信号を受信するように結合された、論理１レベルと論理０レベルとの中間点の電圧レベルを示す値を供給する第２差動増幅器を更に含む。好ましくは、電圧バイアス信号を用いて、第１差動増幅器にバイアスをかける。
【００１０】
好ましくは、第１ピーク信号を用いて第２差動増幅器にバイアスをかける。また好ましくは、第２差動増幅器は、電圧バイアス信号を受信するように結合された非反転入力、および第２ピーク信号を受信するように結合された反転入力を含む。
【００１１】
第２差動増幅器は、好ましくは、ほぼ０．５の利得を有する。第１差動増幅器は、好ましくは、ほぼ１の利得を有する。
【００１２】
このようにして、データが論理１値または論理０値の長いストリングを含む場合でも、論理０レベルおよび論理１レベルの中間点からあまり外れない電圧レベルが得られる。したがって、ノイズ耐性が改善され、しかも無線出力消費の効率化が図られる。
【００１３】
【発明の実施の形態】
以下、本発明による電圧検出器回路の好適実施例を示す唯一の図面を参照しながら、本発明の一例としての実施例を説明する。
【００１４】
図１に、データ入力端子２０，バイアス電圧入力端子２５，第１および第２差動増幅器３０および５０，第１および第２ピーク検出器回路４０および６０，ならびに第１，第２および第３データ出力端子６５，７０，７５を有する電圧検出器回路１０を示す。
【００１５】
データ入力端子２０は、典型的に、復調データ・ビットストリームの形態で、デジタル・データを受信するように結合される。第１データ出力端子６５は、データ入力端子２０に結合されて、オリジナルのデータ・バイトストリームを供給する。
【００１６】
第１差動増幅器３０は、反転入力，非反転入力，バイアス入力および出力を備えている。反転入力は入力端子２０に結合され、バイアス入力は電圧バイアス入力端子２５に結合されている。
【００１７】
第１ピーク検出器回路４０は、入力端子２０に結合され、そこからの信号を受信するようにバイアスされた第１ダイオード４２を有する。第１抵抗４４が、第１ダイオード４２と第１差動増幅器３０の非反転入力との間に結合されている。第１コンデンサ４６および第２抵抗４８はいずれも、第１差動増幅器３０の非反転入力と接地との間に結合される。非反転入力は、第３データ出力端子７５にも結合されている。
【００１８】
第２差動増幅器５０は、反転入力，非反転入力，バイアス入力および出力を備えている。非反転入力は電圧バイアス入力端子２５に結合され、バイアス入力は第１差動増幅器３０の非反転入力に結合され、また出力は第２データ出力端子７０に結合されている。
【００１９】
第２ピーク検出回路６０は、第１差動増幅器３０の出力に結合され、そこからの信号を受信するようにバイアスされた第２ダイオード６２を備えている。第３抵抗６４が、第２ダイオード６２と、第２差動増幅器５０の反転入力との間に結合されている。第２コンデンサ６６および第４抵抗６８はいずれも、第２差動増幅器５０の反転入力と接地との間に結合されている。
【００２０】
第３ダイオード５５は、電圧バイアス入力端子２５と、第２差動増幅器５０の反転入力との間に結合され、電圧バイアス入力端子２５から、第２差動増幅器５０の反転入力に電流が流れるなるようにバイアスされる。
【００２１】
動作時、データ・ビットストリームはデータ入力端子２０で受信され、バイアス電圧（Ｖbias）は電圧バイアス入力端子２５で受信される。
【００２２】
データ・ビットストリームにおける電圧ピークは、第１電圧検出器回路４０における第１および第２抵抗４４，４８ならびに第１コンデンサ４６から成るＲＣ構造によって検出される。この電圧ピークは、正の電圧レベルを有し、ビットストリーム内の論理１値に相当する。
第１差動増幅器３０は、バイアス電圧をＶbiasおよび利得を１(unity) として、電圧ピークのレベルからデータ・ビットストリームの電圧レベルを減ずる。
【００２３】
したがって、第１差動増幅器３０の出力Ｖ１は以下によって求められる。
【００２４】
【数１】
Ｖ１＝１（Ｖp −Ｖin）＋Ｖbias 式１
ここで、Ｖp は論理１の電圧レベル、Ｖinはデータ・ビットストリームの電圧レベルである。
【００２５】
次いで、第２ピーク検出器６０が、Ｖ１におけるピークを検出する。ピークは以下に等しい。
【００２６】
【数２】
（Ｖp −Ｖn ）＋Ｖbias 式２
ここで、Ｖn はＶinの最小値であり、論理０に相当する。
【００２７】
第２差動増幅器５０は、利得を０．５およびバイアス電圧をＶp として、Ｖbiasから式２の値を減ずる。
【００２８】
したがって、第２差動増幅器の出力Ｖ２は以下によって求められる。
【００２９】
【数３】
【００３０】
第３ダイオード５５は、第２差動増幅器５０の反転入力が、Ｖbiasのレベルよりも低くなるのを防ぐことにより、データの存在しないときに、第２データ出力７０がＶp を超過しないようにする。
【００３１】
上述の実施例に代わる代替実施例も可能であることは理解されよう。例えば、ピーク検出器回路４０および６０を用いて、上述の抵抗−コンデンサおよびダイオードから成る精確な構造以外の個別素子を用いることが可能である。
【図面の簡単な説明】
【図１】本発明による電圧検出器回路の好適実施例を示す回路構成図。
【符号の説明】
１０ 電圧検出器回路
２０ データ入力端子
２５ バイアス電圧入力端子
３０ 第１差動増幅器
４０ 第１ピーク検出器回路
４２ 第１ダイオード
４４ 第１抵抗
４６ 第１コンデンサ
４８ 第２抵抗
５０ 第２差動増幅器
５５ 第３ダイオード
６０ 第２ピーク検出器回路
６２ 第２ダイオード
６４ 第３抵抗
６５ 第１データ出力端子
６６ 第２コンデンサ
６８ 第４抵抗
７０ 第２データ出力端子
７５ 第３データ出力端子
Claims (4)
- デジタル・データ・ビットストリームの電圧レベルを検出するための電圧検出器回路であって：
デジタル・データ・ビットストリームを受信するように結合された入力端子と、
前記入力端子に結合され、該入力端子における正のピーク電圧を検出し、第１ピーク信号を供給する第１ピーク検出器回路と、
前記入力端子に結合され、更に前記第１ピーク信号を受信するように結合され、第１差信号を供給する第１差動増幅器と、
前記第１差動増幅器からの前記第１差信号を受信するように結合され、前記第１差信号におけるピーク電圧を検出し、第２ピーク信号を供給するための第２ピーク検出器回路であって、前記第１ピーク信号は、前記ビットストリームにおける論理１レベルの値を示し、前記第２ピーク信号は、前記ビットストリームにおける、前記論理１レベルに対する論理０レベルの相対的な値を示す、前記第２ピーク検出器回路と、
電圧バイアス信号を受信するように結合された非反転入力と、前記第２ピーク信号を受信するように結合された反転入力とを有し、前記論理１レベルと前記論理０レベルとの中間点における電圧レベルを示す値を供給する第２差動増幅器と
を備え、前記第１ピーク信号を用いて前記第２差動増幅器にバイアスを印加することを特徴とする電圧検出器回路。 - 前記電圧バイアス信号を用いて前記第１差動増幅器にバイアスを印加することを特徴とする請求項１記載の電圧検出器回路。
- 前記第２差動増幅器は、ほぼ０．５の利得を有することを特徴とする請求項１記載の電圧検出器回路。
- 前記第１差動増幅器は、ほぼ１の利得を有することを特徴とする請求項１記載の電圧検出器回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| GB9611283A GB2313724B (en) | 1996-05-30 | 1996-05-30 | Voltage detector circuit |
| GB9611283.4 | 1996-05-30 |
Publications (2)
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| JPH10104284A JPH10104284A (ja) | 1998-04-24 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14871497A Expired - Lifetime JP4256944B2 (ja) | 1996-05-30 | 1997-05-21 | 電圧検出器回路 |
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| JP (1) | JP4256944B2 (ja) |
| GB (1) | GB2313724B (ja) |
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| US6933769B2 (en) * | 2003-08-26 | 2005-08-23 | Micron Technology, Inc. | Bandgap reference circuit |
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| JPH01265718A (ja) * | 1988-04-18 | 1989-10-23 | Toshiba Corp | シュミットトリガ回路 |
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1996
- 1996-05-30 GB GB9611283A patent/GB2313724B/en not_active Expired - Fee Related
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1997
- 1997-04-30 US US08/841,705 patent/US5801552A/en not_active Expired - Lifetime
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- 1998-05-07 HK HK98103923A patent/HK1004707A1/xx not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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