JP4115690B2 - データ記録装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ記録装置に係り、詳しくは、元データを所定の走長制限の規則に従って変調して得られるデータを記録媒体に記録するようにしたデータ記録装置に関する。
【０００４】
【従来の技術】
データ記録再生装置の一例である光磁気ディスク装置は、大容量、低価格、高信頼性等により、画像情報の記録再生やコンピュータ用の各種コードデータの記録再生等、様々な分野での利用が図られている。このような光磁気ディスク装置は、更なる大容量化が望まれており、データを高密度に記録し、その記録データを高精度に再生することが必要となる。
【０００５】
データの記録、再生を高精度に行う手法として、例えば、記録すべきデータをパーシャルレスポンス（PR）波形に変調して得られた記録信号を光磁気ディスクに記録し、その光磁気ディスクからの再生信号を所定周期でサンプリングした後に、最尤データ検出器（例えば、ビタビ検出器）にて最も確からしい（ML）データを検出する手法が提案されている。
【０００６】
上記ビタビ検出器は、例えば、図１に示すように構成される。
【０００７】
図１において、このビタビ検出器は、ブランチメトリック計算ユニット（以下、単にＢＭという）１０１と、加算・比較・選択（Add-Compare-Select）ユニット（以下、単にＡＣＳという）１０２と、パスメトリックメモリ（以下、単にＰＭＭという）１０３と、パスメモリ（以下、単にＰＭという）１０４とを有している。
【０００８】
光磁気ディスク装置のデータ再生系に適用される上記ビタビ検出器において、ＢＭ１０１は光磁気ディスクからの再生信号のサンプリング値ｙtが供給され、そのサンプリング値ｙtと期待値との差であるブランチメトリック値（以下、単に、ＢＭ値という）を算出する。期待値は、データ記録の際に用いられたパーシャルレスポンス波形に依存する値であり、再生信号が本来とりうる値である。ＢＭ値は、１つのサンプリング値ｙtがＢＭ１０１に供給されると、期待値毎に演算される。
【０００９】
ＡＣＳ１０２は、前述したＢＭ値とＰＭＭ１０３に格納された１クロック前のパスメトリック値（以下、単にＰＭ値という）とを加算し（Add）、その加算後のＰＭ値を２つずつ比較する（Compare）。そして、ＡＣＳ１０２は、その比較の結果、小さいほうのＰＭ値を新たなＰＭ値として選択し（Select）、その選択したＰＭ値をＰＭＭ１０３に格納する。このような処理の結果、ＰＭ値は、ＢＭ値の積算値となる。上記のようにあるＰＭ値を選択することは、状態遷移のパスを選択することに相当する。即ち、ＡＣＳ１０２は、ＰＭ値が最小となる状態遷移のパスを常に選択している。
【００１０】
ＰＭ１０４には、前述のように選択されたパスに相当するデータ（２値データ）がＡＣＳ１０２から供給される。このＰＭ１０４は、選択された各パスに対応するデータを順次シフトし、その過程で状態遷移の連続性に基づいて選択されるべきでないとされた各パスに対応するデータを順次淘汰していく。そして、ＰＭ１０４は、生き残ったパスに対応するデータを検出データとして出力する。
【００１１】
上述したように、記録データをパーシャルレスポンス波形の記録信号に変調してその記録信号を光磁気ディスクに記録する一方、ビタビ検出器を用いて最も確からしいデータを検出することにより、高密度記録のなされた光磁気ディスクからデータの再生が高精度にてなされる。このような記録再生の手法は、パーシャルレスポンス・最尤検出（以下、単に、PRMLという）の手法と呼ばれる。
【００１２】
【発明が解決しようとする課題】
ところで、ISO規格の光磁気ディスクを用いたデータ記録再生装置では、所謂、セルフクロッキングという手法に従って、同期用のクロック信号を生成する。このセルフクロッキングという手法では、実際に光磁気ディスクから読み出される再生信号の変化に同期するようにクロック信号を生成する。従って、再生信号が長時間にわたって変化しない状態のないように、記録すべきデータ（以下、元データ）を所定の走長制限の規則（例えば、（1,7）RLL）に従って変調して実際に光磁気ディスクに書き込むべきデータを生成している。これにより、実際に書き込むべきデータでは、同じ値（「０」または「１」）のビットが所定数以上連続することはない。
【００１３】
このように元データを所定の走長制限の規則に従って変調して得られるデータを書き込んだ光磁気ディスクからの再生信号から上述したビタビ検出器によりデータを復元する際、当該走長制限の規則からありえない状態遷移は考慮する必要がない。このようにとりうる状態遷移の制限（例えば、Ｄ制約という）に基づいて上記ＡＣＳ１０２での処理を簡略化することができる。
【００１４】
一般に、光磁気ディスクに書き込むデータの所定ビット数毎に一または複数のパリティビットを含めておくことが考えられる。この場合、その光磁気ディスクからの再生信号から復元されるデータを上記所定ビット数毎にそのパリティをチェックすることで、復元されたデータが誤っているか否かを判定することができる。
【００１５】
上記のように元データを所定の走長制限の規則に従って変調して実際に光磁気ディスクに書き込むべきデータを生成する場合、データに上記パリティビットをどのように挿入するかが問題となる。
【００１６】
例えば、元データにパリティビットを付加して得られたデータを走長制限の規則に従って変調すると、再生系において上記走長制限の規則に従った変調に対応する復調によりデータが再現されるまで上記パリティビットが有効にならない。このため、上記復調前になされる上記ビタビ検出器でのデータの復元処理においてパリティビットを有効に利用することができない。
【００１７】
また、例えば、元データを所定の走長制限の規則に従って変調して得られたデータにパリティビットを付加すると、データ全体として走長制限の規則が守られない場合が発生してしまう。
【００１８】
このように元データを所定の走長制限の規則に従って変調して書き込みデータを生成する場合、パリティビットをどのように付加するかについての工夫が必要となる。
【００２０】
そこで、本発明の第一の課題は、走長制限とパリティビットを共に有効に利用できるようにしたデータ記録装置に関する。
【００２３】
【課題を解決するための手段】
上記第一の課題を解決するため、本発明は、請求項１に記載されるように、元データを所定の走長制限の規則に従って変調して得られるデータを記録媒体に書込むようにしたデータ記録装置において、上記変調により得られたデータの所定長ブロック毎に付加すべき複数のパリティビットの値を、該複数のパリティビットを付加すべき第一の所定長ブロック、該複数のパリティビット及び上記第一の所定長ブロックの次に位置する第二の所定長ブロックの範囲で上記所定の走長制限の規則の一部もしくは全部を満足するように決定するパリティビット決定手段と、該パリティビット決定手段にて決定された値となる複数のパリティビットを上記第一の所定長ブロックに付加するパリティ付加手段とを有し、上記所定長ブロック毎にパリティビットの付加されたデータを上記記録媒体に書込むように構成される。
【００２４】
このようなデータ記録装置では、所定の走長制限に従って変調されたデータの所定長ブロック毎に複数のパリティビットが付加される。そして、その複数のパリティビット及びその前後に位置する第一の所定長ブロックと第二の所定長ブロック全体の範囲で上記所定走長制限の規則の一部もしくは全部が満足される。
【００２５】
上記パリティビット決定手段は、請求項２に記載されるように、上記所定の走長制限の規則に基づいて定まる上記第一の所定長ブロックの最後の所定範囲とそれに続く複数のパリティビットとを合わせた範囲で上記所定の走長制限が満足され、かつ、該複数のパリティビットとそれに続く上記第二の所定長ブロックの上記所定の走長制限の規則に基づいて定まる最初の所定範囲とを合わせた範囲で上記所定の走長制限の一部もしくは全部が満足されるように、該複数のパリティビットの値を決定するように構成することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４０】
本発明の実施の一形態に係るデータ記録再生装置としての光磁気ディスク装置は、例えば、図２に示すように構成される。
【００４１】
図２において、この光磁気ディスク装置は、記録媒体となる光磁気ディスク１０、光学ヘッド２０、アンプ２１、再生系ユニット２５、書込み系ユニット２６、電磁石２７、制御ユニット２８、サーボ系ユニット２９及びモータ３０を有する。制御ユニット２８は、コネクタ３２、インターフェース３１を介して外部ユニット（図示略）から供給されるデータ再生命令及びデータ書込み命令に従って、再生系ユニット２５、書込み系ユニット２６及びサーボ系ユニット２９を制御する。
【００４２】
データ再生命令に基づいて制御ユニット２８により制御される再生系ユニット２５は、光磁気ディスク１０を光学的に走査する光学ヘッド２０から出力される再生信号を入力し、後述するようなビタビ復号の手法に及び走長制限の規則に対応した復調手法に従って記録データの復元を行う。また、データ書込み命令に基づいて制御ユニット２８により制御される書込み系ユニット２６は、外部ユニットから制御ユニット２８を介して供給されるデータを所定の走長制限の規則（例えば、（1,7）RLL）に従って変調し、その変調にて得られたデータに基づいて、パーシャルレスポンス（例えば、PR（11））波形に従った記録信号が光磁気ディスク１０に書き込まれるように、光学ヘッド２０の駆動制御を行う。このデータの書込みに際して、制御ユニット２８は、光磁気ディスク１０に対する磁界を発生する電磁石２７の制御を行う。
【００４３】
なお、上記データ再生命令及びデータ書込み命令に基づいて制御ユニット２８により制御されるサーボ系ユニット２９は、モータ３０を駆動させて光磁気ディスク１０を所定の速度で回転させると共に、光学ヘッド２０を光磁気ディスク１０の書込み位置及び再生位置に位置づける。
【００４４】
上記書込み系ユニット２６は、例えば、図３に示すような構成部分を有する。
【００４５】
即ち、当該書込み系ユニット２６は、FIFOレジスタ４１、DVS計算回路４２、変調回路４３、パリティ付加回路４４及びVFO発生回路４５を有する。FIFOレジスタ４１は、元データを１ビットずつ順次シフトしながら格納し、その格納された順に各ビットを出力する。DSV計算回路４２は、元データの所定長毎に「１」と「０」の数を計算し、それらの数の不均衡性を是正するために必要な「１」及び、または「０」の値のビット（Ｚビット）を生成する。
【００４６】
変調回路４３は、タイミング制御用のsyncビット及び上記DSV回路４２からのＺビットにて構成されるresyncビットを上記FIFOレジスタ４１から供給される元データの所定の位置に付加する。そして、変調回路４３は、上記syncビット及びresyncビットが付加された元データを（1,7）RLL（Run-Length-Limited）の規則及びNRZI（Non-Return-Zero-Inverted）の規則に従って変調する。上記（1,7）RLLの規則に従った変調により、元データ（syncビット及びresyncビットを含む）のＮビットが3/2Ｎビットに変換される。
【００４７】
パリティ付加回路４４は、上記変調回路４３にて得られたデータの3/2Ｎビット毎にパリティビットを付加する。例えば、図４に示すように、3/2Ｎビットに対して６つのパリティビットα、β、γ、δ、ε、ζが付加される。α、γ、εは、奇数ビットの偶奇パリティであり、3/2Nビット列の奇数番目のビット（○印）と当該パリティビットα、γ、εで構成されるビット列における「１」の数が偶数となるように当該パリティビットα、γ、εの値（１または０）が決定される。
【００４８】
また、β、δ、ζは、偶数ビットの偶奇パリティであり、3/2Ｎビット列の偶数番目（□印）と当該パリティビットβ、δ、ζで構成されるビット列における「１」の数が偶数となるように当該パリティビットβ、δ、ζの値（１または０）が決定される。
【００４９】
上記のように3/2Ｎビット毎に６つのパリティビットα、β、γ、δ、ε、ζを付加することにより、再生時に3/2Ｎビット中における連続エラー長が２ビット以下の１塊のエラーを検出することができるようになる。この例では、（1,7）RLLの規則とNRZIの規則に従った変調後のデータを記録するようにしているので、再生時に発生するエラー長はほとんどの場合１ビットである。従って、上記のような６つのパリティビットの付加により、再生時の誤りを問題なく検出することができる。
【００５０】
上記VFO発生回路４５は、所定の繰り返しパターンとなるVFOデータを生成する。そして、この書込み系ユニット２６は、光磁気ディスク１０のVFO領域に対してVFO発生回路４５からのVFOデータをライトデータWDTとして出力し、光磁気ディスク１０のデータ領域に対してパリティ付加回路４４からのデータをライトデータWDTとして出力する。
【００５１】
上記パリティ付加回路４４は、例えば、図５に示すように構成される。
【００５２】
図５において、このパリティ付加回路４４は、直並変換回路４４１、２つの排他的論理和（EXOR）回路４４２、４４４、２つのシフトレジスタ４４３、４４５、及びメモリユニット４４６を有する。また、このパリティ付加回路４４４は、パリティテーブルメモリ４４７、データ結合器４４８及び並直変換回路４４９を有する。直並変換回路４４１は、上記変調回路４３から出力される変調後のデータを１ビットずつ入力し、２ビットずつ（入力される奇数番目及び偶数番目のビット）並列に出力する。
【００５３】
排他的論理和回路４４２は、直並変換回路４４１から出力される奇数番目のビットと、シフトレジスタ４４２に前回格納された当該排他的論理和回路４４１の出力との排他的論理和を演算する。このような構成により、排他的論理和回路４４２の出力は、奇数番目のビットが供給される毎に、その時点までに供給された奇数番目のビット列における「１」の数が奇数であれば、「１」となり、その数が偶数であれば、「０」となる。
【００５４】
排他的論理和回路４４４は、直並変換回路４４１から出力される偶数番目のビットと、シフトレジスタ４４５に前回格納された当該排他的論理和回路４４２の出力との排他的論理和を演算する。このような構成により、排他的論理和回路４４４の出力は、偶数番目のビットが供給される毎に、その時点までに供給された偶数番目のビット列における「１」の数が奇数であれば、「１」となり、その数が偶数であれば、「０」となる。
【００５５】
即ち、シフトレジスタ４４３の出力ビットは、奇数番目のビット列における「１」の数が偶数であるか奇数であるかを表し、シフトレジスタ４４４の出力は、偶数番目のビット列における「１」の数が偶数であるか奇数であるかを表す。以下、シフトレジスタ４４３の出力を奇数列の偶奇ビットといい、シフトレジスタ４４５の出力を偶数列の偶奇ビットという。
【００５６】
メモリユニット４４６は、変調回路４３から出力される変調後のデータを3/2Ｎビット単位に格納すると共に、上記シフトレジスタ４４３からの奇数列の偶奇ビット及びシフトレジスタ４４５からの偶数列の偶奇ビットを格納する。そして、メモリユニット４４６に対する読出し制御により、上記変調後の3/2Ｎビット列（以下、必要に応じて現3/2Ｎビット群という）、その現3/2Ｎビット郡から得られた上記奇数列の偶奇ビット及び上記偶数列の偶奇ビット、パリティビットを付加すべき現3/2Ｎビット群の最後の２ビット、及び該現3/2Ｎビット群の後に続く次の3/2Ｎビット列（以下、必要に応じて後3/2Ｎビット群という）の最初の２ビットが当該メモリユニット４４６から出力される。
【００５７】
メモリユニット４４６から出力された奇数列の偶奇ビット、偶数列の偶奇ビット、パリティビットを付加すべき現3/2Ｎビット群の最後の２ビット、及び後3/2Ｎビット群の最初の２ビットの計６ビットが、パリティテーブルメモリ４４７に入力される。このパリティテーブルメモリ４４７は、入力される上記６ビットを条件として予め決められたパリティビット（図４に示すα、β、γ、δ、ε、ζ）が格納されている。そして、パリティテーブルメモリ４４７は、上記現3/2Ｎビット群における奇数列の偶奇ビット、その偶数列の偶奇ビット、現3/2Ｎビット群の最後の２ビット、及び後3/2Ｎビット群の最初の２ビットが入力されると、それらの入力ビットに対応したパリティビットを出力する。
【００５８】
パリティテーブルメモリ４４７に格納されるパリティビットは次のように決められる。
【００５９】
現3/2Ｎビット群の最終ビットの後に付加されるパリティビットは後3/2Ｎビット群の先頭ビットに続く。現3/2Ｎビット群及び後3/2Ｎビット群は走長制限（1,7）RLLの規則を満足するので、連続する現3/2Ｎビット群、パリティビット及び後3/2Ｎビット群が全体として走長制限（1,7）の規則の一部（ｄ＝１制約）を満足するためには、６ビットのパリティビット自体がその走長制限の規則のその一部（ｄ＝１制約）を満足すること、及び現3/2Ｎビット群からパリティビットに続く任意の範囲及びそのパリティビットから後3/2Ｎビット群に続く任意の範囲で上記走長制限の一部（ｄ＝１制約）が満足されていることが必要である。
【００６０】
走長制限規則を満たすためには、上記現3/2Ｎビット群からパリティビットに続く範囲及びパリティビットの範囲及びパリティビットから後3/2Ｎビットに続く範囲において一定長さのデータを考慮する必要がある。上記走長制限（1,7）RLLの規則を全て満たすことを目指すなら最低限１０ビットを考慮する必要があるが、本実施の形態では走長制限規則（1,7）RLLの一つであるｄ制約（ｄ＝１、０の最短が１である規則）に注目し、３ビットを考慮する構成とする。そこで、現3/2Ｎビット群における奇数列の偶奇ビット及び偶数列の偶奇ビットに基づいて、現3/2Ｎビット群の最後２ビット及びそれに続く６ビットパリティの最初の２ビットの計４ビット、６ビットパリティビットの最後２ビット及び後3/2Ｎビット群の最初２ビットの計４ビットのそれぞれが上記ｄ制約を満たすように当該パリティビットが定められる。
【００６１】
このようにして決められたパリティビットは、上述したように、現3/2Nビット群における奇数列の偶奇ビット、その偶数列の偶奇ビット、現3/2Nビット群の最後の２ビット及び後3/2Nビット群の最初の２ビットの組に対応するように上記パリティテーブルメモリ４４７に格納される。
【００６２】
このように決められたパリティビット（６ビット）は、上述したように、上記現3/2Ｎビット群における奇数列の偶奇ビット、その偶数列の偶奇ビット、現3/2Ｎビット群の最後の２ビット、及び後3/2Ｎビット群の最初の２ビットからなる６ビットで表される条件に対応する。上記６ビットで表される条件は６４通りあり、その各条件に対応した６４組のパリティビット（６ビット）が上記パリティテーブルメモリ４４７に格納される。
【００６３】
上記のようにパリティビットの数を６としたのは、５ビット以下のパリティビットでは、上記全ての条件（６４通り）に対して、走長制限（1,7）RLLの規則の一部（ｄ＝１制約）を満足することができないからである。
【００６４】
上記パリティテーブルメモリ４４７から読み出されたパリティビットとメモリユニット４４６から読み出された現3/2Ｎビット群がデータ結合器４４８に供給される。データ結合器４４８は、上記3/2Ｎビット群の後に上記パリティビット（α、β、γ、δ、ε、ζ）を図４に示すように結合する。この結合された現3/2Ｎビット群及びパリティビットが並直変換回路４４９を介して現3/2Ｎビット群の先頭ビットから順に１ビットずつ出力される。
【００６５】
上記のようなパリティ付加回路４４により、走長制限（1,7）RLLの規則の一部（ｄ＝１制約）及びNRZIの規則に従って変調された3/2Ｎビット単位のデータとパリティビット（６ビット）とが交互に配列されたビット列は、常に走長制限（1,7）RLLの規則の一部（ｄ＝１制約）を満足するようになる。従って、再生系においてその走長制限に対応した復調処理の前に得られたビット列に対するパリティチェックを行うことができるようになる。
【００６６】
なお、上記の例では、走長制限（1,7）RLLの一部（ｄ＝１制約）を満足するように、パリティビットを付加するようにしたが、走長制限（1,7）RLLの全てを満足するように、更に、他の走長制限を満足するようにパリティビットを付加することもできる。
【００６７】
上記のようにしてパリティビットが付加されたデータ系列に基づいて書込み系ユニット２６が光学ヘッド２０の駆動制御を行うことにより、当該パリティビットが付加されたデータ系列が光磁気ディスク１０に書込まれる。
【００６８】
次に、上記再生系ユニット２５は、例えば、図６に示すように構成される。この再生系ユニット２５は、再生信号の立ち上がりエッジ（前エッジ）に同期して得られたサンプリング値からMLの手法に従ってデータの復元を行う前エッジ系と、再生信号の立下りエッジ（後エッジ）に同期して得られたサンプリング値からMLの手法に従ってデータの復元を行う後エッジ系を備えた構成となる。
【００６９】
図６において、この再生系ユニット２５は、前エッジ系として、アナログデジタル変換器（以下、Ａ／Ｄ変換器という）５１、イコライザ５２、基礎情報生成回路１１０及びFIFOメモリ１２０を有する。また、この再生系ユニット２５は、後エッジ系として、上記前エッジ系と同様に、Ａ／Ｄ変換器５３、イコライザ５４、基礎情報生成回路１３０及びFIFOメモリ１４０を有する。更に、この再生系ユニット２５は、前エッジ系及び後エッジ系にて共有される処理回路１５０を有すると共に、FIFO１６０及び復調器６０を有する。
【００７０】
上述したようにデータの書き込みが行われた光磁気ディスク１０を光学ヘッド２０が光学的に走査する過程でその光学ヘッド２０から出力される再生信号（ＭＯ信号）がアンプ２１を介して上記Ａ／Ｄ変換器５１及び５３に入力する。Ａ／Ｄ変換器５１は、再生信号の立ち上がりエッジ（前エッジ）に同期するクロック信号（以下、前エッジクロックという）に同期して再生信号のサンプリングを行う。また、Ａ／Ｄ変換器５３は、再生信号の立下りエッジ（後エッジ）に同期するクロック信号（以下、後エッジクロックという）に同期して上記再生信号のサンプリングを行う。
【００７１】
なお、上記前エッジクロックの周波数と上記後エッジクロックの周波数は同じである。
【００７２】
イコライザ５２は、Ａ／Ｄ変換器５１からのサンプリング値を順次入力し、それらのサンプリング値が所定のPR波形（例えば、PR（11）波形）に等化されるように、デジタル波形等化処理を行う。そして、そのような波形等化処理を経たサンプリング値が順次基礎情報生成回路１１０に供給される。イコライザ５４も、同様に、Ａ／Ｄ変換器５３から順次入力されるサンプリング値に対してデジタル波形等化処理を施し、所定のPR波形に等化されたサンプリング値を順次基礎情報生成回路１３０に順次供給する。
【００７３】
上記前エッジ系の基礎情報生成回路１１０は、上記前エッジクロック（CLK：ｆCLK）に同期して動作し、後述するような各種基礎情報を生成する。上記後エッジ系の基礎情報生成回路１３０は、上記後エッジクロック（CLK：ｆCLK）に同期して動作し、上記各種基礎情報を生成する。基礎情報生成回路１１０にて生成された各種基礎情報はFIFOメモリ１２０を介して処理回路１５０に供給されると共に、基礎情報生成回路１３０にて生成された各種基礎情報はFIFOメモリ１４０を介して処理回路１５０に供給される。
【００７４】
処理回路１５０は、FIFOメモリ１２０及び１４０に蓄積された基礎情報に基づいて最終的な検出データを生成する。この処理回路１５０は、上記各基礎情報生成回路１１０及び１３０のための同期クロックより短い周期（高速）のクロック（CLK：ｆfast）に同期して処理を行う。これにより、処理回路１５０での処理遅延が最小限となるようにしている。
【００７５】
上記前エッジ系の基礎情報生成回路１１０は、ＢＭ（ブランチメトリック計算ユニット）１１１、ＡＣＳ（加算・比較・選択ユニット）１２２、及びＰＭ（パスメモリ）１１３を有する。なお、ＰＭＭ（パスメトリックメモリ）は、実際には図１に示す構成と同様に存在するが、図６では省略されている。この基礎情報生成回路１１０は、更に、最終パス判定（Rely/Final Path Judge）回路１１４を有している。
【００７６】
ＢＭ１１１は、イコライザ５２を介して供給される前エッジクロックに同期して得られたサンプリング値ｙtとPR波形に依存した各期待値との差であるＢＭ値（ブランチメトリック値）を算出する。ＡＣＳ１１２は、従来と同様に、ＢＭ１１１からのＢＭ値と１クロック前のＰＭ値とを加算し（Add）、ある状態に至る２つのパスに対応した上記加算後の２つのＰＭ値を比較する（Compare）。そして、ＡＣＳ１１２は、その２つのＰＭ値のうち小さいほうを新たなＰＭ値として選択する（Select）。即ち、ＡＣＳ１１２は、ある状態に至る２つのパスのうちより小さいＰＭ値に対応したパスを選択することになる。
【００７７】
具体的には、
ＰＭm＝min｛ＰＭi＋ＢＭj，ＰＭk＋ＢＭl｝
で、｛｝内の前者が選択された場合に、選択パスＤm＝１、後者が選択された場合に、選択パスＤm＝０が出力される。
【００７８】
例えば、拘束長３のPR（110）の場合、図７に示すように、データの連続する２つのビット値（１または０）の関係に基づいて定義される４つの状態Ｓ0、Ｓ1、Ｓ2、Ｓ3が存在し、状態Ｓ0に至る２つのパス
Ｓ0→Ｓ0
Ｓ1→Ｓ0
のうち、上側のパスが選択されると、選択パスＤ0＝０、下側のパスが選択されると選択パスＤ0＝１が出力される。
【００７９】
また、状態Ｓ1に至る２つのパス
Ｓ2→Ｓ1
Ｓ3→Ｓ1
のうち、上側のパスは、走長制限規則（1,7）RLLのｄ制約によりありえないパスであり、下側のパスが選択される。従って、選択パスＤ1＝０が出力される。
【００８０】
状態Ｓ2に至る２つのパス
Ｓ0→Ｓ2
Ｓ1→Ｓ2
のうち、下側のパスは、上記ｄ制約によりありえないパスであり、上側のパスが選択される。従って、選択パスＤ2＝０が出力される。
【００８１】
更に、状態Ｓ3に至る２つのパス
Ｓ2→Ｓ3
Ｓ3→Ｓ3
のうち、上側のパスが選択されると、選択パスＤ3＝０、下側のパスが選択されると、選択パスＤ3＝１が出力される。
【００８２】
ＡＣＳ１１２は、更に、上記２つのパスに対応した各ＰＭ値の差を演算し、その差と所定の基準値となるＰＭ判定値（J-PM値）との比較演算を行う。その比較演算の結果に基づいて上記のように選択されたパスの信頼度ＤＲmを次のように定義する。
｜ＰＭi＋ＢＭj−ＰＭk＋ＢＭl｜＜J-PMのとき、ＤＲm＝１
｜ＰＭi＋ＢＭj−ＰＭk＋ＢＭl｜≧J-PMのとき、ＤＲm＝０
即ち、２つのＰＭ値の差がＰＭ判定値J-ＰＭより小さい場合、それらから選択されたＰＭ値に対応するパスの信頼度は比較的低いとして、その信頼度ＤＲmが「１」に設定される（ＤＲm=１）。また、２つのＰＭ値の差がＰＭ判定値J-PM以上である場合、それらから選択されたＰＭ値に対応するパスの信頼度は比較的高いとして、その信頼度ＤＲmが「０」に設定される（ＤＲm＝０）。
【００８３】
上記のように、ＡＣＳ１１２は、前エッジクロックに同期して、選択パスＤmの組（例えば、Ｄ0、Ｄ1、Ｄ2、Ｄ3）と対応する信頼度ＤＲmの組（例えば、ＤＲ0、ＤＲ1、ＤＲ2、ＤＲ3）を出力する。この選択パスＤmは、基礎情報としてFIFOメモリ１２０に供給されると共に、その選択パスＤm及びそれに対応する信頼度ＤＲmは、最終パス判定回路１１４に供給される。
【００８４】
パスメモリ１１３は、従来と同様に、ＡＣＳ１１２から順次供給される選択パスＤmの組を順次シフトし、その過程で遷移状態の連続性に基づいて選択されるべきでいないとされた各パスに対応するデータを順次淘汰していく。そして、パスメモリ１１３は、生き残りパスに対応したデータを前エッジ候補データＸ1Lとして出力する。この前エッジ候補データＸ1Lは、最終パス判定回路１１４に供給されると共に、FIFOメモリ１２０に基礎情報として供給される。
【００８５】
最終パス判定回路１１４は、パスメモリ１１３からの前エッジ候補データＸ1Lからそれに対応する選択パスＤmを最終選択パスＤＸmとして決定する。また、最終パス判定回路１１４は、上記ＡＣＳ１１２からの選択パスＤm及びそれに対応する信頼度ＤＲｍに基づいて、上記のように最終選択パスＤＸｍとして決定された選択パスDｍのうち「１」に設定される信頼度ＤＲm（低信頼度）に対応づけられたパスを反転候補（Ｒm＝１）として決める。この最終パス判定回路１１４は、例えば、図８に示すように構成される。
【００８６】
図８において、この最終パス判定回路１１４は、最終パス決定回路１１５、前後エッジ状態判定回路１１６及びアンド回路１１７を有している。上記最終パス決定回路１１５は、上述したようにパスメモリ１１３からの前エッジ候補データＸ1Lから、例えば、以下の条件に従って、最終選択パスＤＸm（ＤＸm＝１）を決定する。
【００８７】
ｍ＝Ｘ1L(t+1)＋Ｘ1L(t+2)×２のときＤＸm＝１
ｍ＝Ｘ1L(t+1)＋Ｘ1L(t+2)×２のときＤＸm＝０
例えば、図９（ａ）における矢印で示すような各状態Ｓ0、Ｓ1、Ｓ2、Ｓ３間の遷移パスが選択パスＤｍとしてＡＣＳ１１２から順次出力される場合、その選択パスＤmに基づいたパスメモリ１１３の出力となる前エッジ候補データＸ1L（・・０００１１００００・・）から、同図（ａ）における太線のような遷移パスを表す最終選択パスＤＸmが決定される。
【００８８】
前エッジ系では、前エッジクロックに同期して当該再生信号から得られるサンプリング値ｙt に基づいてデータの復元を行うことから、再生信号の前エッジ部分で得られるサンプリング値は、信頼性が高いものの、再生信号の立下りエッジ（後エッジ）部分で得られるサンプリング値は、信頼性が低い。そのため、この前エッジ系の基礎情報生成回路１１０における最終パス判定回路１１４では、前エッジ部分に対応した選択パスから反転候補（Ｒm＝１）を決定する。
【００８９】
例えば、図９（ａ）に示すように、状態Ｓ2及びＳ３に至るパスが前エッジ（立ち上がりエッジ）に対応する。従って、この前エッジ系における最終パス判定回路１１４の前後エッジ状態判定回路１１６からのエッジ状態出力Ｅmは、
Ｅ0＝０
Ｅ1＝０
Ｅ2＝１
Ｅ3＝１
に設定される。
【００９０】
アンド回路１１７は、上記信頼度ＤＲm、最終選択パスＤＸm及びエッジ状態出力Ｅmを入力し、それらが、全て「１」となるとき、即ち、前エッジ部分における最終選択パスとして決定された選択パスのうち信頼度が低い選択パスＤmが反転候補（Ｒm＝１）として決定される。信頼度ＤＲm、最終選択パスＤＸm、及びエッジ状態出力Ｅmのいずれかが「０」である場合は、その選択パスＤｍは、反転候補とならない（Ｒm＝０）。
【００９１】
上記のように最終パス判定回路１１４にて得られた反転候補データＲm（１または０）は、基礎情報としてFIFOメモリ１２０に供給される。
【００９２】
一方、上記後エッジ系の基礎情報生成回路１３０は、上記前エッジ系の基礎情報生成回路１１０と同様に、ＢＭ１３１、ＡＣＳ１３２、パスメモリ１３３および最終パス判定（Rely/Final Path Judge）回路１３４を有する。この基礎情報生成回路１３０は、イコライザ５４を介して供給される後エッジクロックに同期して得られたサンプリング値から、前述した前エッジ系の基礎情報生成回路１１０と同様に、選択パスＤm、後エッジ候補データＸ1T、反転候補データＲmを基礎情報として生成してFIFOメモリ１４０に供給する。
【００９３】
この基礎情報生成回路１３０における最終選択パス判定回路１３４は、前エッジ系の場合と同様に、図８に示すように構成される。
【００９４】
最終パス決定回路１１５は、パスメモリ１３２からの後エッジ候補データＸ1Tから、前述した前エッジ系の場合と同様の手法により、最終選択パスＤＸm（ＤＸm＝１）を決定する。例えば、図９（ｂ）における矢印で示すような各状態Ｓ0、Ｓ1、Ｓ2、Ｓ３間の遷移パスが選択パスＤｍとしてＡＣＳ１３２から順次出力される場合、その選択パスＤmに基づいたパスメモリ１３２の出力となる後エッジ候補データＸ1T（・・００００１１０００・・）から、同図（ｂ）における太線のような遷移パスを表す最終選択パスＤＸmが決定される。
【００９５】
後エッジ系では、上記前エッジ系と逆に、後エッジクロックに同期して当該生成信号から得られるサンプリング値ｙｔに基づいてデータの復元を行うことから、再生信号の後エッジ部分で得られるサンプリング値は、信頼性が高いものの、再生信号の立ち上がりエッジ（前エッジ）部分で得られるサンプリング値は、信頼性が低い。そのため、この後エッジ系の基礎情報生成回路１３０における最終パス判定回路１３４では、後エッジ部分に対応した選択パスから反転候補（Ｒm＝１）を決定する。
【００９６】
例えば、図９（ｂ）に示すように、状態Ｓ0及びＳ1に至るパスが後エッジ（立下りエッジ）に対応する。従って、この後エッジ系における最終パス判定回路１３４の前後エッジ状態判定回路１１６からのエッジ状態出力Ｅmは、
Ｅ0＝１
Ｅ1＝１
Ｅ2＝０
Ｅ3＝０
に設定される。
【００９７】
アンド回路１１７は、前述したように、信頼度ＤＲm、最終選択パスＤＸm及びエッジ状態出力Ｅmを入力し、それらが、全て「１」となるとき、即ち、後エッジ部分における最終選択パスとして決定された選択パスのうち信頼度が低い選択パスが反転候補（Ｒm＝１）として決定される。また、信頼度ＤＲm、最終選択パスＤＸm、及びエッジ状態出力Ｅmのいずれかが「０」である場合は、その選択パスＤｍは、反転候補とならない（Ｒm＝０）。
【００９８】
上記処理回路１５０は、FIFOメモリ１２０及びFIFOメモリ１４０から、選択パスＤm、反転候補データＲm、前エッジ候補データＸ1L及び後エッジ候補データＸ1Tを、上述したパリティビットの付加された単位データのビット数（3/2Ｎ＋６）分ずつ取得する（以下、3/2Ｎ＋６を単に<Ｎ>と記す）。この処理回路１５０は、前後エッジ合成回路１５１、前プロセッサ（pre-processor）１５２、複数のプロセッサ１５３（１）、１５３（２）、１５３（３）、・・及び後プロセッサ（post-processor）１５４を有する。
【００９９】
上記前後エッジ合成回路１５１は、上記前エッジ候補データＸ1L及び後エッジ候補データＸ1Tを合成してメイン候補データＸ1を生成する。例えば、図９（ａ）に示すような前エッジ候補データＸ1L（・・０００１１００００・・）と図９（ｂ）に示すような後エッジ候補データＸ1T（・・００００１１０００）とを合成することにより、図９（ｃ）に示すようなメイン候補データＸ1（・・０００１１１０００・・）が生成される。
【０１００】
前プロセッサ１５２は、FIFOメモリ１２０及び１４０から取得した両エッジ系における反転候補（Ｒm＝１）の数に基づいて演算回数Ｉを設定すると共に、各反転候補（Ｒm＝１）に対する順番のラベル（Ｌ）付けを行う。
【０１０１】
Ｉ＝ΣＲm（ｔ） （ｔ：ｔ〜ｔ＋<Ｎ>、ｍ：０〜３）
Ｌ：１〜Ｉ
そして、前プロセッサ１５２は、各反転候補（Ｒm＝１）と選択パスＤm（両エッジ系に得られたもの）の組をラベルＬの順番に従って各プロセッサ１５３（ｉ）に振り分ける。なお、反転候補（Ｒm＝１）の数がプロセッサの数Ｋより大きい場合、全てのプロセッサ１５３（１）〜１５３（Ｋ）に対して選択パスＤm及び反転候補（Ｒm＝１）の振り分けがなされ、各プロセッサ１５３（ｉ）（ｉ＝１〜Ｋ）での後述するような演算が終了した後に、残りのラベルＬ（Ｋ＋１〜Ｉ）に対応する反転候補（Ｒm＝１）及び選択パスＤmの各プロセッサ１５３（ｉ）への再度の振り分けが行われる。
【０１０２】
各プロセッサ１５３（ｉ）は、処理部と上記各パスメモリ１１２、１３２と同様の機能を有するパスメモリ２（図示略）を備えている。処理部は、前エッジ系からの選択パスＤmと後エッジ系からの選択パスＤmとを混合する。前述したように、例えば、拘束長３のPR（11）の場合、状態Ｓ2、Ｓ3に至るパスが前エッジに対応し、状態Ｓ0、Ｓ1に至るパスが後エッジに対応する。このことから、各プロセッサ１５３（ｉ）の処理部は、例えば、図９（ａ）の矢印で示される前エッジ系からの選択パスＤmのうち状態Ｓ2及びＳ3に至る選択パスと図９（ｂ）の矢印で示される後エッジ系からの選択パスＤmのうち状態Ｓ0及びＳ1に至る選択パスとを混合して、図９（ｃ）の矢印で示される混合後の選択パスＤmを得る。
【０１０３】
上記のようにして混合後の選択パスＤmが得られると、その処理部は、その混合後の選択パスＤmのうち反転候補(Ｒm＝１)に対応した選択パスを反転させる。例えば、図９（ｃ）の矢印で示される混合後の選択パスＤmのうち状態Ｓ2から状態Ｓ3に至るある選択パスに反転候補（Ｒm＝１）が対応する場合、その状態Ｓ3に至る選択パスを反転させる。その結果、その状態Ｓ2から状態Ｓ3に至る選択パスが、状態Ｓ3から状態Ｓ3に至る選択パスに変更される。
【０１０４】
このように、反転候補（Ｒm＝１）に対応したパスの変更がなされた混合後の選択パスＤmは、処理部からパスメモリ２に供給される。このパスメモリ２は、供給される選択パスＤmを順次シフトする過程で、遷移状態の連続性に基づいて選択されるべきでない各パスに対応するデータを順次淘汰していく。そして、生き残りパスに対応したデータが第ｉのサブ候補データＸ2iとしてパスメモリ２から出力される。
【０１０５】
上記のように各プロセッサ１５３（ｉ）では、信頼度の低いパスを１つずつ変更させた選択パスに基づいてサブ候補データＸ2i（<Ｎ>ビット）が生成される。そして、各プロセッサ１５３（ｉ）は、サブ候補データＸ2iを後プロセッサ１５４に供給する。後プロセッサ２５４は、上述した前後エッジ合成回路１５１にて生成されたメイン候補データＸ1（<Ｎ>ビット）、及び各プロセッサ１５３（ｉ）から供給されるサブ候補データＸ2iのパリティチェックを行う。このパリティチェックは、前述したパリティビット（α、β、γ、δ、ε、ζ）の付加規則に基づいてなされるもので、例えば、各候補データ（Ｘ1、Ｘ2i）のビット列における「１」の数を計数し、その数が偶数か否かを判定する。
【０１０６】
その演算の過程で、メイン候補データＸ1のビット列に含まれる「１」の数が偶数となって、パリティが正常であると判定されると、後プロセッサ１５４は、メイン候補データＸ1を最終検出結果Ｘとして出力すると共に、各プロセッサ１５３（ｉ）に対して演算停止の制御信号を出力する。これにより、各プロセッサ１５３（ｉ）は、以後、サブ候補データを生成するための演算を行わない。
【０１０７】
また、メイン候補データＸ1のビット列に含まれる「１」の数が奇数となり、第ｉのサブ候補データＸ2iのビット列に含まれる「１」の数が偶数となって、パリティが正常であると判定されると、後プロセッサ１５４は、その第ｉのサブ候補データＸ2iを最終結果Ｘとして出力すると共に、各プロセッサ１５３（ｉ）に対して演算停止の制御信号を出力する。これにより、各プロセッサ１５３（ｉ）は、以後、サブ候補データを生成するための演算を行わない。
【０１０８】
更に、上記メイン候補データＸ1及び各サブ候補データＸ2iのパリティチェックを行う過程で、メイン候補データＸ1及び上記演算回数Ｉの演算にて得られたＩ個のサブ候補データのいずれに対しても正常なパリティチェック結果が得られない場合、後プロセッサ１５４は、メイン候補データＸ1を最終検出結果Ｘとして出力する。
【０１０９】
上記のようにして後プロセッサ１５４から出力される最終検出結果Ｘは、FIFOメモリ１６０を介して１ビットずつ復調器６０に供給される。この復調器６０は、例えば、図１０に示すように構成される。
【０１１０】
図１０において、この復調器６０は、カウンタ６１、パリティ削除回路６２及び復調回路６３を有する。カウンタ６１は、上記FIFOメモリ１６０からデータが１ビット供給される毎に＋１カウントアップすると共に、そのカウント値が<Ｎ>（3/2Ｎ＋６ビット）に達する毎にゼロにリセットされる。パリティ削除回路６２は、カウンタ６１のカウント値を監視すると共に、上記FIFOメモリ１６０からのデータを１ビットずつ順次入力し、復調回路６３に供給する。その過程で、パリティ削除回路６２は、カウンタ６２のカウント値に基づいてパリティビット（α、β、γ、δ、ε、ζ）の先頭を検出すると、その先頭から６ビットをパリティビットとして削除する。その結果、復調回路６３には、データが3/2Ｎビットずつ供給される。
【０１１１】
復調回路６３は、入力される3/2Ｎビット列を、走長制限（1,7）RLLの規則及びNRZIの規則に対応した復調規則に従ってNビットのデータに復調する。そして、この復調回路６３は、当該復調により元データとして復元されたデータを順次出力する。
【０１１２】
上述したように、本実施の形態に係る光磁気ディスクの再生系ユニット２５は、ビタビ復号アルゴリズムに従って得られるメイン候補データＸ1と、そのビタビ復号アルゴリズムに従って得られた選択パスのうち信頼度の低いパスを反転させた選択パスに基づいて得られる各サブ候補データＸ2iのうちで、パリティチェックの結果が正常な候補データを最終検出結果Ｘとして出力するようにしているので、データ検出能力が高く、耐ノイズ特性が向上する。
【０１１３】
また、この再生系ユニット２５では、メイン候補データＸ1及びサブ候補データＸ2iを生成するめの基礎情報（選択パスＤm、反転候補データＲm、前エッジ候補データＸ1L、及び後エッジ候補データＸ1T）は、前エッジ系及び後エッジ系のそれぞれで作成されるものの、それらの基礎情報を用いたメイン候補データＸ1及びサブ候補データＸ2iの作成、及びそれら各候補データからパリティチェックによる最終検出結果Ｘの決定が、前エッジ系及び後エッジ系にて共有される処理回路１５にてなされる。このため、前エッジ系及び後エッジ系のそれぞれにて最終検出結果を得て、それらの最終検出結果を合成する構成に比べて、当該再生系ユニット２５の構成を簡略化することができる。
【０１１４】
なお、上記実施の形態では、選択パスＤmのうち反転候補（Ｒm＝１：信頼度の低いパス）のパスを１つずつ変更して得られる選択パスから第ｉのサブ候補データＸ2ｉを生成するようにしているが、反転候補のパスを２つずつ、３つずつ、あるいは全ての反転候補のパスを反転させるなど、複数の反転候補のパスを変更して得られる選択パスからサブ候補データを生成するようにしてもよい。
【０１１５】
次に、再生系ユニット２５の他の構成例について説明する。この再生系ユニット２５は、例えば、図１１に示すように構成される。この例では、更に、再生系ユニット２５の構成が簡略化されたものとなっている。
【０１１６】
図１１において、この再生系ユニット２５は、基礎情報生成回路２１０、FIFOメモリ２２０、処理回路２５０、FIFOメモリ２６０及び復調器６０を有する。上記基礎情報生成回路２１０は、前エッジ系としてのＢＭ（ブランチメトリック計算ユニット）２１１及びＡＣＳ（加算・比較・選択ユニット）２１３を有すると共に、後エッジ系としてのＢＭ２１２及びＡＣＳ２１４を有する。また、この基礎情報生成回路２１０は、前後エッジ混合回路２１５、パスメモリ２１６及び最終選択パス判定回路２１７を有する。なお、上記ＢＭ２１１には、前述した例（図６参照）と同様に、再生信号から前エッジクロックに同期してサンプリングされたサンプリング値がイコライザを介してＢＭ２１１に供給されると共に、再生信号から後エッジクロックに同期してサンプリングされたサンプリング値がイコライザを介してＢＭ２１２に供給される。
【０１１７】
前エッジ系のＢＭ２１１及びＡＣＳ２１３により、前述した例（ＢＭ１１１、ＡＣＳ１１２）と同様に、前エッジ系の選択パス（Ｄm）Lと信頼度（ＤＲm）Lが生成される。また、後エッジ系のＢＭ２１２及びＡＣＳ２１４により、前述した例（ＢＭ１３１、ＡＣＳ１３２）と同様に、後エッジ系の選択パス（Ｄm）Tと信頼度（ＤＲm）Tが生成される。例えば、拘束長３のPR（11）の場合、図９（ａ）の矢印で示すような前エッジ系の選択パス（Ｄm）Lが得られと共に、図９（ｂ）の矢印で示す様な後エッジ系の選択パス（Ｄm）Tが得られる。
【０１１８】
上記拘束長３のPR（11）の場合、上述したように、状態Ｓ2に至る選択パスＤ2及び状態Ｓ3に至る選択パスＤ3及びそれらの選択パスに対して得られた信頼度ＤＲ2及びＤＲ3は、前エッジに対応する。また、状態Ｓ1に至る選択パスＤ1及び状態Ｓ0に至る選択パスＤ0及びそれらの選択パスに対して得られた信頼度ＤＲ1及びＤＲ0は、後エッジに対応する。このことから、上記前後エッジ混合回路２１５は、例えば、図１２に示すように構成される。
【０１１９】
即ち、この前後エッジ混合回路２１５は、前エッジ系のＡＣＳ２１３から出力される選択パスＤ0L〜Ｄ4Lのうちの選択パスＤ2L及びＤ3Lと、後エッジ系のＡＣＳ２１４から出力される選択パスＤ0T〜Ｄ4Tのうちの選択パスＤ0T及びＤ1Tからなる選択パスの組（Ｄ0T、Ｄ1T、Ｄ2L、Ｄ2L）を混合選択パス（Ｄm）Mとして出力する。この混合選択パス（Ｄm）Mは、例えば、図９（ｃ）の矢印で示すパスを表す。また、この前後エッジ混合回路２１５は、前エッジ系のＡＣＳ２１３から出力される信頼度ＤＲ0L〜ＤＲ4Lのうちの信頼度ＤＲ2L及びＤＲ3Lと、後エッジ系のＡＣＳ２１４から出力される信頼度ＤＲ0T〜ＤＲ4Tのうちの信頼度ＤＲ0T及びＤＲ1Tからなる信頼度の組（ＤＲ0T、ＤＲ1T、ＤＲ2L、ＤＲ3L）を混合信頼度（ＤＲm）Mとして出力する。
【０１２０】
上記パスメモリ２１６及び最終選択パス２１７は、前述した例（図６参照）におけるパスメモリ１１３、１３３、及び最終選択パス１１４、１３４と同様の手法に従って処理を行う。その結果、上記前後エッジ混合回路２１５から混合選択パス（Ｄm）Mが供給されるパスメモリ２１６は、その混合選択パス（Ｄm）Mを処理することによりメイン候補データＸ1を生成する。また、上記前後エッジ混合回路２１５から混合選択パス（Ｄm）M及び対応する信頼度（ＤＲm）Mが供給される最終選択パス判定回路２１７は、それらを処理することによって反転候補データＲmを生成する。
【０１２１】
上記のようにして基礎情報生成回路２１０にて基礎情報として生成された混合選択パス（Ｄm）M、メイン候補データＸ1及び反転候補（Ｒm＝１）、FIFOメモリ２２０に一旦格納された後に、処理回路２５に供給される。
【０１２２】
上記処理回路２５０は、前述した例（図６参照）における処理回路１５０と略同様に構成され、前プロセッサ（pre-processor）２５１、複数のプロセッサ２５２（１）、２５２（２）、２５２（３）、・・、及び後プロセッサ（post-processor）２５３を有する。
【０１２３】
前プロセッサ２５１は、前述した前プロセッサ１５２と同様に、FIFOメモリ２２０から供給される各反転候補（Ｒm＝１）と混合選択パス（Dm）Mの組を各プロセッサ２５２（ｉ）（ｉ＝１〜K）に振り分ける。そして、各プロセッサ２５２（ｉ）は、前述した例におけるプロセッサ１５３（ｉ）での処理と同様に、混合選択パス（Ｄm）Mのうち反転候補（Ｒm＝１）に対応した選択パスを反転させる。そして、各プロセッサ（ｉ）は、その選択パスの反転により変更された混合選択パス（Ｄm）Mから順次第ｉのサブ候補データＸ2iを生成する。
【０１２４】
後プロセッサ２５３は、前述した例における後プロセッサ１５４と同様に、FIFOメモリ２２０から供給されるメイン候補データＸ1及び各プロセッサ２５２（ｉ）からのサブ候補データＸ2iのパリティチェックを行い、そのパリティチェック結果が正常となるメイン候補データＸ1及び各サブ候補データＸ2iのいずかを最終検出結果Ｘとして出力する。
【０１２５】
上記のような構成の再生系ユニット２５では、基礎情報（混合選択パス（Ｄm）M、メイン候補データＸ1及び反転候補データＲm）を生成するための選択パス（Ｄm）L、（Ｄm）T及び信頼度（ＤＲm）L、（ＤＲm）Mは、前エッジ系及び後エッジ系のそれぞれで作成されるものの、上記基礎情報は、基礎情報生成回路２１０において前エッジ系及び後エッジ系で共通化された構成部分（前後エッジ混合回路２１５、パスメモリ２１６及び最終選択パス判定回路２１７）にて生成される。また、そのようにして生成された基礎情報を用いたメイン候補データＸ1及びサブ候補データＸ2iの作成、及びそれら各候補データからパリティチェックによる最終検出結果Ｘの決定が、前エッジ系及び後エッジ系にて共有される処理回路１５にてなされる。このため、再生系ユニット２５の構成が更に簡略化される。
【０１２６】
なお、前述した各実施の形態において、書き込み系において走長制限に基づいた変調処理を行わずに得られたデータについても、上記構成の再生系ユニット２５にて元データの復元を行うこともできる。この場合、書き込むべきデータには、上述したような規則（図４参照）とは異なった規則に従ってパリティビットを付加することができる。更に、各候補データの正当性の判定手法として、パリティチェックの手法と異なる手法、例えば、ＥＣＣ（Error Correcting Code）の手法を用いて各候補データの正当性を判定することもできる。
【０１２７】
また、上述した各実施の形態において、上記構成の書き込み系ユニット２６にて上述した規則に従ってパリティビットが付加されたデータが書込まれた光磁気ディスク１０から上記構成の再生系ユニット２５でなくても再生することができる。例えば、従来のビタビ検出器（図１参照）及び走長制限に対応した復調規則に従って処理を行う復調器を備えた再生系ユニットであってもそのデータの復元は可能である。
【０１２８】
上記各実施の形態では、光磁気ディスク装置について説明したが、光ディスク装置、磁気ディスク装置など、他のデータ再生装置、データ記録装置及びデータ記録再生装置に上述した技術を適用することが可能である。
【０１２９】
また、上述した書込み系ユニット２６の機能を備えたデータ記録装置及び再生系ユニット２５の機能を備えたデータ再生装置の実現も可能である。
【０１３０】
上記各実施の形態において、図５に示す直並変換回路４４１、２つの排他的論理和回路４４２、４４４、２つのシフトレジスタ４４３、４４５、メモリユニット４４６、及びパリティテーブル４４７は、パリティビット決定手段に対応し、データ結合器４４８は、パリティビット付加手段に対応する。
【０１３１】
図１０に示すカウンタ６１及びパリティ削除回路６２は、パリティ削除手段に対応し、復調回路６３は、データ復調手段に対応する。
【０１３２】
図６において、基礎情報生成回路１１０及びFIFOメモリ１２０は、前エッジ系に対応し、基礎情報１３０及びFIFOメモリ１４０は、後エッジ系に対応し、処理回路１５０は、処理系に対応する。
【０１３３】
図１１において、ＢＭ２１１、ＡＣＳ２１３は、前エッジ系に対応し、ＢＭ２１２、ＡＣＳ２１４は、後エッジ系に対応し、前後エッジ混合回路２１５、パスメモリ２１６、最終選択パス判定回路２１７、FIFOメモリ２２０及び処理系２５０は、処理系に対応する。
【０１３４】
本発明は、以下の付記に記載されるように構成することができる。
【０１３５】
（付記１）元データを所定の走長制限の規則に従って変調して得られるデータを記録媒体に書込むようにしたデータ記録装置において、
上記変調により得られたデータの所定長ブロック毎に付加すべき複数のパリティビットの値を、該複数のパリティビットを付加すべき第一の所定長ブロック、該複数のパリティビット及び上記第一の所定長ブロックの次に位置する第二の所定長ブロックの範囲で上記所定の走長制限の規則の一部もしくは全てを満足するように決定するパリティビット決定手段と、
該パリティビット決定手段にて決定された値となる複数のパリティビットを上記第一の所定長ブロックに付加するパリティ付加手段とを有し、
上記所定長ブロック毎にパリティビットの付加されたデータを上記記録媒体に書込むようにしたデータ記録装置。
【０１３６】
（付記２）付記１記載のデータ記録装置において、
上記パリティビット決定手段は、上記所定の走長制限の規則に基づいて定まる上記第一の所定長ブロックの最後の所定範囲とそれに続く複数のパリティビットとを合わせた範囲で上記所定の走長制限が満足され、かつ、該複数のパリティビットとそれに続く上記第二の所定長ブロックの上記所定の走長制限の規則に基づいて定まる最初の所定範囲とを合わせた範囲で上記所定の走長制限の一部もしくは全てが満足されるように、該複数のパリティビットの値を決定するようにしたデータ記録装置。
【０１４９】
【発明の効果】
以上、説明したように、請求項１及び２記載の本願発明によれば、
複数のパリティビット及びその前後に位置する第一の所定長ブロックと第二の所定長ブロック全体の範囲で上記所定走長制限の規則が満足されるように、当該複数のパリティビットが上記第一の所定長ブロックに付加されるので、データの再生時において走長制限とパリティビットを共に有効に利用できるようにデータ記録を行えるようにしたデータ記録装置を実現することができる。
【図面の簡単な説明】
【図１】ビタビ検出器の基本的な構成を示すブロック図である。
【図２】本発明の実施の一形態に係るデータ記録再生装置としての光磁気ディスクの構成例を示す図である。
【図３】図２に示す書込み系ユニットが備える構成部分の一例を示すブロック図である。
【図４】パリティ付加規則の一例を示す図である。
【図５】図３に示す構成部分におけるパリティ付加回路の構成例を示すブロック図である。
【図６】再生系ユニットの第一の構成例を示すブロック図である。
【図７】状態遷移と立ち上がりエッジ及び立下りエッジとの関係を示す図である。
【図８】図６に示す再生系ユニットにおける最終選択パス判定回路の構成例を示す図である。
【図９】選択パス、最終選択パス及び候補データの関係を示す図である。
【図１０】図６に示す再生系ユニットにおける復調器の構成例を示すブロック図である。
【図１１】再生系ユニットの第二の構成例を示す図である。
【図１２】図１１に示す再生系ユニットにおける前後エッジ混合回路の構成例を示す図である。
【符号の説明】
１０ 光磁気ディスク
２０ 光学ヘッド
２１ アンプ
２５ 再生系ユニット
２６ 書込み系ユニット
２７ 電磁石
２８ 制御ユニット
２９ サーボ系ユニット
４１ FIFOレジスタ
４２ DVS計算回路
４３ 変調回路
４４ パリティ付加回路
４５ VFO発生回路
５１、５３ Ａ／Ｄ変換回路
５２、５４ イコライザ
６０ 復調器
６１ カウンタ
６２ パリティ削除回路
６３ 復調回路
１１０、１３０ 基礎情報生成回路
１２０、１４０、１６０ FIFOメモリ
１１１、１３１ ブランチメトリック計算ユニット（ＢＭ）
１１２、１３２ 加算・比較・選択ユニット（ＡＣＳ）
１１３、１３３ パスメモリ
１１４、１３４ 最終選択パス判定回路
１１５ 最終選択パス検出回路
１１６ 前後エッジ状態判定回路
１１７ アンド回路１１７
１５０ 処理回路
１５１ 前後エッジ合成回路
１５２ 前プロセッサ
１５３（１）、１５３（２）、１５３（３） プロセッサ
１５４ 後プロセッサ
４４１ 直並変換回路
４４２、４４４ 排他的論理和回路
４４３、４４５ シフトレジスタ
４４６ メモリユニット
４４７ パリティテーブルメモリ
４４８ データ結合器
４４９ 並直変換回路
【発明の属する技術分野】
本発明は、データ記録装置に係り、詳しくは、元データを所定の走長制限の規則に従って変調して得られるデータを記録媒体に記録するようにしたデータ記録装置に関する。
【０００４】
【従来の技術】
データ記録再生装置の一例である光磁気ディスク装置は、大容量、低価格、高信頼性等により、画像情報の記録再生やコンピュータ用の各種コードデータの記録再生等、様々な分野での利用が図られている。このような光磁気ディスク装置は、更なる大容量化が望まれており、データを高密度に記録し、その記録データを高精度に再生することが必要となる。
【０００５】
データの記録、再生を高精度に行う手法として、例えば、記録すべきデータをパーシャルレスポンス（PR）波形に変調して得られた記録信号を光磁気ディスクに記録し、その光磁気ディスクからの再生信号を所定周期でサンプリングした後に、最尤データ検出器（例えば、ビタビ検出器）にて最も確からしい（ML）データを検出する手法が提案されている。
【０００６】
上記ビタビ検出器は、例えば、図１に示すように構成される。
【０００７】
図１において、このビタビ検出器は、ブランチメトリック計算ユニット（以下、単にＢＭという）１０１と、加算・比較・選択（Add-Compare-Select）ユニット（以下、単にＡＣＳという）１０２と、パスメトリックメモリ（以下、単にＰＭＭという）１０３と、パスメモリ（以下、単にＰＭという）１０４とを有している。
【０００８】
光磁気ディスク装置のデータ再生系に適用される上記ビタビ検出器において、ＢＭ１０１は光磁気ディスクからの再生信号のサンプリング値ｙtが供給され、そのサンプリング値ｙtと期待値との差であるブランチメトリック値（以下、単に、ＢＭ値という）を算出する。期待値は、データ記録の際に用いられたパーシャルレスポンス波形に依存する値であり、再生信号が本来とりうる値である。ＢＭ値は、１つのサンプリング値ｙtがＢＭ１０１に供給されると、期待値毎に演算される。
【０００９】
ＡＣＳ１０２は、前述したＢＭ値とＰＭＭ１０３に格納された１クロック前のパスメトリック値（以下、単にＰＭ値という）とを加算し（Add）、その加算後のＰＭ値を２つずつ比較する（Compare）。そして、ＡＣＳ１０２は、その比較の結果、小さいほうのＰＭ値を新たなＰＭ値として選択し（Select）、その選択したＰＭ値をＰＭＭ１０３に格納する。このような処理の結果、ＰＭ値は、ＢＭ値の積算値となる。上記のようにあるＰＭ値を選択することは、状態遷移のパスを選択することに相当する。即ち、ＡＣＳ１０２は、ＰＭ値が最小となる状態遷移のパスを常に選択している。
【００１０】
ＰＭ１０４には、前述のように選択されたパスに相当するデータ（２値データ）がＡＣＳ１０２から供給される。このＰＭ１０４は、選択された各パスに対応するデータを順次シフトし、その過程で状態遷移の連続性に基づいて選択されるべきでないとされた各パスに対応するデータを順次淘汰していく。そして、ＰＭ１０４は、生き残ったパスに対応するデータを検出データとして出力する。
【００１１】
上述したように、記録データをパーシャルレスポンス波形の記録信号に変調してその記録信号を光磁気ディスクに記録する一方、ビタビ検出器を用いて最も確からしいデータを検出することにより、高密度記録のなされた光磁気ディスクからデータの再生が高精度にてなされる。このような記録再生の手法は、パーシャルレスポンス・最尤検出（以下、単に、PRMLという）の手法と呼ばれる。
【００１２】
【発明が解決しようとする課題】
ところで、ISO規格の光磁気ディスクを用いたデータ記録再生装置では、所謂、セルフクロッキングという手法に従って、同期用のクロック信号を生成する。このセルフクロッキングという手法では、実際に光磁気ディスクから読み出される再生信号の変化に同期するようにクロック信号を生成する。従って、再生信号が長時間にわたって変化しない状態のないように、記録すべきデータ（以下、元データ）を所定の走長制限の規則（例えば、（1,7）RLL）に従って変調して実際に光磁気ディスクに書き込むべきデータを生成している。これにより、実際に書き込むべきデータでは、同じ値（「０」または「１」）のビットが所定数以上連続することはない。
【００１３】
このように元データを所定の走長制限の規則に従って変調して得られるデータを書き込んだ光磁気ディスクからの再生信号から上述したビタビ検出器によりデータを復元する際、当該走長制限の規則からありえない状態遷移は考慮する必要がない。このようにとりうる状態遷移の制限（例えば、Ｄ制約という）に基づいて上記ＡＣＳ１０２での処理を簡略化することができる。
【００１４】
一般に、光磁気ディスクに書き込むデータの所定ビット数毎に一または複数のパリティビットを含めておくことが考えられる。この場合、その光磁気ディスクからの再生信号から復元されるデータを上記所定ビット数毎にそのパリティをチェックすることで、復元されたデータが誤っているか否かを判定することができる。
【００１５】
上記のように元データを所定の走長制限の規則に従って変調して実際に光磁気ディスクに書き込むべきデータを生成する場合、データに上記パリティビットをどのように挿入するかが問題となる。
【００１６】
例えば、元データにパリティビットを付加して得られたデータを走長制限の規則に従って変調すると、再生系において上記走長制限の規則に従った変調に対応する復調によりデータが再現されるまで上記パリティビットが有効にならない。このため、上記復調前になされる上記ビタビ検出器でのデータの復元処理においてパリティビットを有効に利用することができない。
【００１７】
また、例えば、元データを所定の走長制限の規則に従って変調して得られたデータにパリティビットを付加すると、データ全体として走長制限の規則が守られない場合が発生してしまう。
【００１８】
このように元データを所定の走長制限の規則に従って変調して書き込みデータを生成する場合、パリティビットをどのように付加するかについての工夫が必要となる。
【００２０】
そこで、本発明の第一の課題は、走長制限とパリティビットを共に有効に利用できるようにしたデータ記録装置に関する。
【００２３】
【課題を解決するための手段】
上記第一の課題を解決するため、本発明は、請求項１に記載されるように、元データを所定の走長制限の規則に従って変調して得られるデータを記録媒体に書込むようにしたデータ記録装置において、上記変調により得られたデータの所定長ブロック毎に付加すべき複数のパリティビットの値を、該複数のパリティビットを付加すべき第一の所定長ブロック、該複数のパリティビット及び上記第一の所定長ブロックの次に位置する第二の所定長ブロックの範囲で上記所定の走長制限の規則の一部もしくは全部を満足するように決定するパリティビット決定手段と、該パリティビット決定手段にて決定された値となる複数のパリティビットを上記第一の所定長ブロックに付加するパリティ付加手段とを有し、上記所定長ブロック毎にパリティビットの付加されたデータを上記記録媒体に書込むように構成される。
【００２４】
このようなデータ記録装置では、所定の走長制限に従って変調されたデータの所定長ブロック毎に複数のパリティビットが付加される。そして、その複数のパリティビット及びその前後に位置する第一の所定長ブロックと第二の所定長ブロック全体の範囲で上記所定走長制限の規則の一部もしくは全部が満足される。
【００２５】
上記パリティビット決定手段は、請求項２に記載されるように、上記所定の走長制限の規則に基づいて定まる上記第一の所定長ブロックの最後の所定範囲とそれに続く複数のパリティビットとを合わせた範囲で上記所定の走長制限が満足され、かつ、該複数のパリティビットとそれに続く上記第二の所定長ブロックの上記所定の走長制限の規則に基づいて定まる最初の所定範囲とを合わせた範囲で上記所定の走長制限の一部もしくは全部が満足されるように、該複数のパリティビットの値を決定するように構成することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４０】
本発明の実施の一形態に係るデータ記録再生装置としての光磁気ディスク装置は、例えば、図２に示すように構成される。
【００４１】
図２において、この光磁気ディスク装置は、記録媒体となる光磁気ディスク１０、光学ヘッド２０、アンプ２１、再生系ユニット２５、書込み系ユニット２６、電磁石２７、制御ユニット２８、サーボ系ユニット２９及びモータ３０を有する。制御ユニット２８は、コネクタ３２、インターフェース３１を介して外部ユニット（図示略）から供給されるデータ再生命令及びデータ書込み命令に従って、再生系ユニット２５、書込み系ユニット２６及びサーボ系ユニット２９を制御する。
【００４２】
データ再生命令に基づいて制御ユニット２８により制御される再生系ユニット２５は、光磁気ディスク１０を光学的に走査する光学ヘッド２０から出力される再生信号を入力し、後述するようなビタビ復号の手法に及び走長制限の規則に対応した復調手法に従って記録データの復元を行う。また、データ書込み命令に基づいて制御ユニット２８により制御される書込み系ユニット２６は、外部ユニットから制御ユニット２８を介して供給されるデータを所定の走長制限の規則（例えば、（1,7）RLL）に従って変調し、その変調にて得られたデータに基づいて、パーシャルレスポンス（例えば、PR（11））波形に従った記録信号が光磁気ディスク１０に書き込まれるように、光学ヘッド２０の駆動制御を行う。このデータの書込みに際して、制御ユニット２８は、光磁気ディスク１０に対する磁界を発生する電磁石２７の制御を行う。
【００４３】
なお、上記データ再生命令及びデータ書込み命令に基づいて制御ユニット２８により制御されるサーボ系ユニット２９は、モータ３０を駆動させて光磁気ディスク１０を所定の速度で回転させると共に、光学ヘッド２０を光磁気ディスク１０の書込み位置及び再生位置に位置づける。
【００４４】
上記書込み系ユニット２６は、例えば、図３に示すような構成部分を有する。
【００４５】
即ち、当該書込み系ユニット２６は、FIFOレジスタ４１、DVS計算回路４２、変調回路４３、パリティ付加回路４４及びVFO発生回路４５を有する。FIFOレジスタ４１は、元データを１ビットずつ順次シフトしながら格納し、その格納された順に各ビットを出力する。DSV計算回路４２は、元データの所定長毎に「１」と「０」の数を計算し、それらの数の不均衡性を是正するために必要な「１」及び、または「０」の値のビット（Ｚビット）を生成する。
【００４６】
変調回路４３は、タイミング制御用のsyncビット及び上記DSV回路４２からのＺビットにて構成されるresyncビットを上記FIFOレジスタ４１から供給される元データの所定の位置に付加する。そして、変調回路４３は、上記syncビット及びresyncビットが付加された元データを（1,7）RLL（Run-Length-Limited）の規則及びNRZI（Non-Return-Zero-Inverted）の規則に従って変調する。上記（1,7）RLLの規則に従った変調により、元データ（syncビット及びresyncビットを含む）のＮビットが3/2Ｎビットに変換される。
【００４７】
パリティ付加回路４４は、上記変調回路４３にて得られたデータの3/2Ｎビット毎にパリティビットを付加する。例えば、図４に示すように、3/2Ｎビットに対して６つのパリティビットα、β、γ、δ、ε、ζが付加される。α、γ、εは、奇数ビットの偶奇パリティであり、3/2Nビット列の奇数番目のビット（○印）と当該パリティビットα、γ、εで構成されるビット列における「１」の数が偶数となるように当該パリティビットα、γ、εの値（１または０）が決定される。
【００４８】
また、β、δ、ζは、偶数ビットの偶奇パリティであり、3/2Ｎビット列の偶数番目（□印）と当該パリティビットβ、δ、ζで構成されるビット列における「１」の数が偶数となるように当該パリティビットβ、δ、ζの値（１または０）が決定される。
【００４９】
上記のように3/2Ｎビット毎に６つのパリティビットα、β、γ、δ、ε、ζを付加することにより、再生時に3/2Ｎビット中における連続エラー長が２ビット以下の１塊のエラーを検出することができるようになる。この例では、（1,7）RLLの規則とNRZIの規則に従った変調後のデータを記録するようにしているので、再生時に発生するエラー長はほとんどの場合１ビットである。従って、上記のような６つのパリティビットの付加により、再生時の誤りを問題なく検出することができる。
【００５０】
上記VFO発生回路４５は、所定の繰り返しパターンとなるVFOデータを生成する。そして、この書込み系ユニット２６は、光磁気ディスク１０のVFO領域に対してVFO発生回路４５からのVFOデータをライトデータWDTとして出力し、光磁気ディスク１０のデータ領域に対してパリティ付加回路４４からのデータをライトデータWDTとして出力する。
【００５１】
上記パリティ付加回路４４は、例えば、図５に示すように構成される。
【００５２】
図５において、このパリティ付加回路４４は、直並変換回路４４１、２つの排他的論理和（EXOR）回路４４２、４４４、２つのシフトレジスタ４４３、４４５、及びメモリユニット４４６を有する。また、このパリティ付加回路４４４は、パリティテーブルメモリ４４７、データ結合器４４８及び並直変換回路４４９を有する。直並変換回路４４１は、上記変調回路４３から出力される変調後のデータを１ビットずつ入力し、２ビットずつ（入力される奇数番目及び偶数番目のビット）並列に出力する。
【００５３】
排他的論理和回路４４２は、直並変換回路４４１から出力される奇数番目のビットと、シフトレジスタ４４２に前回格納された当該排他的論理和回路４４１の出力との排他的論理和を演算する。このような構成により、排他的論理和回路４４２の出力は、奇数番目のビットが供給される毎に、その時点までに供給された奇数番目のビット列における「１」の数が奇数であれば、「１」となり、その数が偶数であれば、「０」となる。
【００５４】
排他的論理和回路４４４は、直並変換回路４４１から出力される偶数番目のビットと、シフトレジスタ４４５に前回格納された当該排他的論理和回路４４２の出力との排他的論理和を演算する。このような構成により、排他的論理和回路４４４の出力は、偶数番目のビットが供給される毎に、その時点までに供給された偶数番目のビット列における「１」の数が奇数であれば、「１」となり、その数が偶数であれば、「０」となる。
【００５５】
即ち、シフトレジスタ４４３の出力ビットは、奇数番目のビット列における「１」の数が偶数であるか奇数であるかを表し、シフトレジスタ４４４の出力は、偶数番目のビット列における「１」の数が偶数であるか奇数であるかを表す。以下、シフトレジスタ４４３の出力を奇数列の偶奇ビットといい、シフトレジスタ４４５の出力を偶数列の偶奇ビットという。
【００５６】
メモリユニット４４６は、変調回路４３から出力される変調後のデータを3/2Ｎビット単位に格納すると共に、上記シフトレジスタ４４３からの奇数列の偶奇ビット及びシフトレジスタ４４５からの偶数列の偶奇ビットを格納する。そして、メモリユニット４４６に対する読出し制御により、上記変調後の3/2Ｎビット列（以下、必要に応じて現3/2Ｎビット群という）、その現3/2Ｎビット郡から得られた上記奇数列の偶奇ビット及び上記偶数列の偶奇ビット、パリティビットを付加すべき現3/2Ｎビット群の最後の２ビット、及び該現3/2Ｎビット群の後に続く次の3/2Ｎビット列（以下、必要に応じて後3/2Ｎビット群という）の最初の２ビットが当該メモリユニット４４６から出力される。
【００５７】
メモリユニット４４６から出力された奇数列の偶奇ビット、偶数列の偶奇ビット、パリティビットを付加すべき現3/2Ｎビット群の最後の２ビット、及び後3/2Ｎビット群の最初の２ビットの計６ビットが、パリティテーブルメモリ４４７に入力される。このパリティテーブルメモリ４４７は、入力される上記６ビットを条件として予め決められたパリティビット（図４に示すα、β、γ、δ、ε、ζ）が格納されている。そして、パリティテーブルメモリ４４７は、上記現3/2Ｎビット群における奇数列の偶奇ビット、その偶数列の偶奇ビット、現3/2Ｎビット群の最後の２ビット、及び後3/2Ｎビット群の最初の２ビットが入力されると、それらの入力ビットに対応したパリティビットを出力する。
【００５８】
パリティテーブルメモリ４４７に格納されるパリティビットは次のように決められる。
【００５９】
現3/2Ｎビット群の最終ビットの後に付加されるパリティビットは後3/2Ｎビット群の先頭ビットに続く。現3/2Ｎビット群及び後3/2Ｎビット群は走長制限（1,7）RLLの規則を満足するので、連続する現3/2Ｎビット群、パリティビット及び後3/2Ｎビット群が全体として走長制限（1,7）の規則の一部（ｄ＝１制約）を満足するためには、６ビットのパリティビット自体がその走長制限の規則のその一部（ｄ＝１制約）を満足すること、及び現3/2Ｎビット群からパリティビットに続く任意の範囲及びそのパリティビットから後3/2Ｎビット群に続く任意の範囲で上記走長制限の一部（ｄ＝１制約）が満足されていることが必要である。
【００６０】
走長制限規則を満たすためには、上記現3/2Ｎビット群からパリティビットに続く範囲及びパリティビットの範囲及びパリティビットから後3/2Ｎビットに続く範囲において一定長さのデータを考慮する必要がある。上記走長制限（1,7）RLLの規則を全て満たすことを目指すなら最低限１０ビットを考慮する必要があるが、本実施の形態では走長制限規則（1,7）RLLの一つであるｄ制約（ｄ＝１、０の最短が１である規則）に注目し、３ビットを考慮する構成とする。そこで、現3/2Ｎビット群における奇数列の偶奇ビット及び偶数列の偶奇ビットに基づいて、現3/2Ｎビット群の最後２ビット及びそれに続く６ビットパリティの最初の２ビットの計４ビット、６ビットパリティビットの最後２ビット及び後3/2Ｎビット群の最初２ビットの計４ビットのそれぞれが上記ｄ制約を満たすように当該パリティビットが定められる。
【００６１】
このようにして決められたパリティビットは、上述したように、現3/2Nビット群における奇数列の偶奇ビット、その偶数列の偶奇ビット、現3/2Nビット群の最後の２ビット及び後3/2Nビット群の最初の２ビットの組に対応するように上記パリティテーブルメモリ４４７に格納される。
【００６２】
このように決められたパリティビット（６ビット）は、上述したように、上記現3/2Ｎビット群における奇数列の偶奇ビット、その偶数列の偶奇ビット、現3/2Ｎビット群の最後の２ビット、及び後3/2Ｎビット群の最初の２ビットからなる６ビットで表される条件に対応する。上記６ビットで表される条件は６４通りあり、その各条件に対応した６４組のパリティビット（６ビット）が上記パリティテーブルメモリ４４７に格納される。
【００６３】
上記のようにパリティビットの数を６としたのは、５ビット以下のパリティビットでは、上記全ての条件（６４通り）に対して、走長制限（1,7）RLLの規則の一部（ｄ＝１制約）を満足することができないからである。
【００６４】
上記パリティテーブルメモリ４４７から読み出されたパリティビットとメモリユニット４４６から読み出された現3/2Ｎビット群がデータ結合器４４８に供給される。データ結合器４４８は、上記3/2Ｎビット群の後に上記パリティビット（α、β、γ、δ、ε、ζ）を図４に示すように結合する。この結合された現3/2Ｎビット群及びパリティビットが並直変換回路４４９を介して現3/2Ｎビット群の先頭ビットから順に１ビットずつ出力される。
【００６５】
上記のようなパリティ付加回路４４により、走長制限（1,7）RLLの規則の一部（ｄ＝１制約）及びNRZIの規則に従って変調された3/2Ｎビット単位のデータとパリティビット（６ビット）とが交互に配列されたビット列は、常に走長制限（1,7）RLLの規則の一部（ｄ＝１制約）を満足するようになる。従って、再生系においてその走長制限に対応した復調処理の前に得られたビット列に対するパリティチェックを行うことができるようになる。
【００６６】
なお、上記の例では、走長制限（1,7）RLLの一部（ｄ＝１制約）を満足するように、パリティビットを付加するようにしたが、走長制限（1,7）RLLの全てを満足するように、更に、他の走長制限を満足するようにパリティビットを付加することもできる。
【００６７】
上記のようにしてパリティビットが付加されたデータ系列に基づいて書込み系ユニット２６が光学ヘッド２０の駆動制御を行うことにより、当該パリティビットが付加されたデータ系列が光磁気ディスク１０に書込まれる。
【００６８】
次に、上記再生系ユニット２５は、例えば、図６に示すように構成される。この再生系ユニット２５は、再生信号の立ち上がりエッジ（前エッジ）に同期して得られたサンプリング値からMLの手法に従ってデータの復元を行う前エッジ系と、再生信号の立下りエッジ（後エッジ）に同期して得られたサンプリング値からMLの手法に従ってデータの復元を行う後エッジ系を備えた構成となる。
【００６９】
図６において、この再生系ユニット２５は、前エッジ系として、アナログデジタル変換器（以下、Ａ／Ｄ変換器という）５１、イコライザ５２、基礎情報生成回路１１０及びFIFOメモリ１２０を有する。また、この再生系ユニット２５は、後エッジ系として、上記前エッジ系と同様に、Ａ／Ｄ変換器５３、イコライザ５４、基礎情報生成回路１３０及びFIFOメモリ１４０を有する。更に、この再生系ユニット２５は、前エッジ系及び後エッジ系にて共有される処理回路１５０を有すると共に、FIFO１６０及び復調器６０を有する。
【００７０】
上述したようにデータの書き込みが行われた光磁気ディスク１０を光学ヘッド２０が光学的に走査する過程でその光学ヘッド２０から出力される再生信号（ＭＯ信号）がアンプ２１を介して上記Ａ／Ｄ変換器５１及び５３に入力する。Ａ／Ｄ変換器５１は、再生信号の立ち上がりエッジ（前エッジ）に同期するクロック信号（以下、前エッジクロックという）に同期して再生信号のサンプリングを行う。また、Ａ／Ｄ変換器５３は、再生信号の立下りエッジ（後エッジ）に同期するクロック信号（以下、後エッジクロックという）に同期して上記再生信号のサンプリングを行う。
【００７１】
なお、上記前エッジクロックの周波数と上記後エッジクロックの周波数は同じである。
【００７２】
イコライザ５２は、Ａ／Ｄ変換器５１からのサンプリング値を順次入力し、それらのサンプリング値が所定のPR波形（例えば、PR（11）波形）に等化されるように、デジタル波形等化処理を行う。そして、そのような波形等化処理を経たサンプリング値が順次基礎情報生成回路１１０に供給される。イコライザ５４も、同様に、Ａ／Ｄ変換器５３から順次入力されるサンプリング値に対してデジタル波形等化処理を施し、所定のPR波形に等化されたサンプリング値を順次基礎情報生成回路１３０に順次供給する。
【００７３】
上記前エッジ系の基礎情報生成回路１１０は、上記前エッジクロック（CLK：ｆCLK）に同期して動作し、後述するような各種基礎情報を生成する。上記後エッジ系の基礎情報生成回路１３０は、上記後エッジクロック（CLK：ｆCLK）に同期して動作し、上記各種基礎情報を生成する。基礎情報生成回路１１０にて生成された各種基礎情報はFIFOメモリ１２０を介して処理回路１５０に供給されると共に、基礎情報生成回路１３０にて生成された各種基礎情報はFIFOメモリ１４０を介して処理回路１５０に供給される。
【００７４】
処理回路１５０は、FIFOメモリ１２０及び１４０に蓄積された基礎情報に基づいて最終的な検出データを生成する。この処理回路１５０は、上記各基礎情報生成回路１１０及び１３０のための同期クロックより短い周期（高速）のクロック（CLK：ｆfast）に同期して処理を行う。これにより、処理回路１５０での処理遅延が最小限となるようにしている。
【００７５】
上記前エッジ系の基礎情報生成回路１１０は、ＢＭ（ブランチメトリック計算ユニット）１１１、ＡＣＳ（加算・比較・選択ユニット）１２２、及びＰＭ（パスメモリ）１１３を有する。なお、ＰＭＭ（パスメトリックメモリ）は、実際には図１に示す構成と同様に存在するが、図６では省略されている。この基礎情報生成回路１１０は、更に、最終パス判定（Rely/Final Path Judge）回路１１４を有している。
【００７６】
ＢＭ１１１は、イコライザ５２を介して供給される前エッジクロックに同期して得られたサンプリング値ｙtとPR波形に依存した各期待値との差であるＢＭ値（ブランチメトリック値）を算出する。ＡＣＳ１１２は、従来と同様に、ＢＭ１１１からのＢＭ値と１クロック前のＰＭ値とを加算し（Add）、ある状態に至る２つのパスに対応した上記加算後の２つのＰＭ値を比較する（Compare）。そして、ＡＣＳ１１２は、その２つのＰＭ値のうち小さいほうを新たなＰＭ値として選択する（Select）。即ち、ＡＣＳ１１２は、ある状態に至る２つのパスのうちより小さいＰＭ値に対応したパスを選択することになる。
【００７７】
具体的には、
ＰＭm＝min｛ＰＭi＋ＢＭj，ＰＭk＋ＢＭl｝
で、｛｝内の前者が選択された場合に、選択パスＤm＝１、後者が選択された場合に、選択パスＤm＝０が出力される。
【００７８】
例えば、拘束長３のPR（110）の場合、図７に示すように、データの連続する２つのビット値（１または０）の関係に基づいて定義される４つの状態Ｓ0、Ｓ1、Ｓ2、Ｓ3が存在し、状態Ｓ0に至る２つのパス
Ｓ0→Ｓ0
Ｓ1→Ｓ0
のうち、上側のパスが選択されると、選択パスＤ0＝０、下側のパスが選択されると選択パスＤ0＝１が出力される。
【００７９】
また、状態Ｓ1に至る２つのパス
Ｓ2→Ｓ1
Ｓ3→Ｓ1
のうち、上側のパスは、走長制限規則（1,7）RLLのｄ制約によりありえないパスであり、下側のパスが選択される。従って、選択パスＤ1＝０が出力される。
【００８０】
状態Ｓ2に至る２つのパス
Ｓ0→Ｓ2
Ｓ1→Ｓ2
のうち、下側のパスは、上記ｄ制約によりありえないパスであり、上側のパスが選択される。従って、選択パスＤ2＝０が出力される。
【００８１】
更に、状態Ｓ3に至る２つのパス
Ｓ2→Ｓ3
Ｓ3→Ｓ3
のうち、上側のパスが選択されると、選択パスＤ3＝０、下側のパスが選択されると、選択パスＤ3＝１が出力される。
【００８２】
ＡＣＳ１１２は、更に、上記２つのパスに対応した各ＰＭ値の差を演算し、その差と所定の基準値となるＰＭ判定値（J-PM値）との比較演算を行う。その比較演算の結果に基づいて上記のように選択されたパスの信頼度ＤＲmを次のように定義する。
｜ＰＭi＋ＢＭj−ＰＭk＋ＢＭl｜＜J-PMのとき、ＤＲm＝１
｜ＰＭi＋ＢＭj−ＰＭk＋ＢＭl｜≧J-PMのとき、ＤＲm＝０
即ち、２つのＰＭ値の差がＰＭ判定値J-ＰＭより小さい場合、それらから選択されたＰＭ値に対応するパスの信頼度は比較的低いとして、その信頼度ＤＲmが「１」に設定される（ＤＲm=１）。また、２つのＰＭ値の差がＰＭ判定値J-PM以上である場合、それらから選択されたＰＭ値に対応するパスの信頼度は比較的高いとして、その信頼度ＤＲmが「０」に設定される（ＤＲm＝０）。
【００８３】
上記のように、ＡＣＳ１１２は、前エッジクロックに同期して、選択パスＤmの組（例えば、Ｄ0、Ｄ1、Ｄ2、Ｄ3）と対応する信頼度ＤＲmの組（例えば、ＤＲ0、ＤＲ1、ＤＲ2、ＤＲ3）を出力する。この選択パスＤmは、基礎情報としてFIFOメモリ１２０に供給されると共に、その選択パスＤm及びそれに対応する信頼度ＤＲmは、最終パス判定回路１１４に供給される。
【００８４】
パスメモリ１１３は、従来と同様に、ＡＣＳ１１２から順次供給される選択パスＤmの組を順次シフトし、その過程で遷移状態の連続性に基づいて選択されるべきでいないとされた各パスに対応するデータを順次淘汰していく。そして、パスメモリ１１３は、生き残りパスに対応したデータを前エッジ候補データＸ1Lとして出力する。この前エッジ候補データＸ1Lは、最終パス判定回路１１４に供給されると共に、FIFOメモリ１２０に基礎情報として供給される。
【００８５】
最終パス判定回路１１４は、パスメモリ１１３からの前エッジ候補データＸ1Lからそれに対応する選択パスＤmを最終選択パスＤＸmとして決定する。また、最終パス判定回路１１４は、上記ＡＣＳ１１２からの選択パスＤm及びそれに対応する信頼度ＤＲｍに基づいて、上記のように最終選択パスＤＸｍとして決定された選択パスDｍのうち「１」に設定される信頼度ＤＲm（低信頼度）に対応づけられたパスを反転候補（Ｒm＝１）として決める。この最終パス判定回路１１４は、例えば、図８に示すように構成される。
【００８６】
図８において、この最終パス判定回路１１４は、最終パス決定回路１１５、前後エッジ状態判定回路１１６及びアンド回路１１７を有している。上記最終パス決定回路１１５は、上述したようにパスメモリ１１３からの前エッジ候補データＸ1Lから、例えば、以下の条件に従って、最終選択パスＤＸm（ＤＸm＝１）を決定する。
【００８７】
ｍ＝Ｘ1L(t+1)＋Ｘ1L(t+2)×２のときＤＸm＝１
ｍ＝Ｘ1L(t+1)＋Ｘ1L(t+2)×２のときＤＸm＝０
例えば、図９（ａ）における矢印で示すような各状態Ｓ0、Ｓ1、Ｓ2、Ｓ３間の遷移パスが選択パスＤｍとしてＡＣＳ１１２から順次出力される場合、その選択パスＤmに基づいたパスメモリ１１３の出力となる前エッジ候補データＸ1L（・・０００１１００００・・）から、同図（ａ）における太線のような遷移パスを表す最終選択パスＤＸmが決定される。
【００８８】
前エッジ系では、前エッジクロックに同期して当該再生信号から得られるサンプリング値ｙt に基づいてデータの復元を行うことから、再生信号の前エッジ部分で得られるサンプリング値は、信頼性が高いものの、再生信号の立下りエッジ（後エッジ）部分で得られるサンプリング値は、信頼性が低い。そのため、この前エッジ系の基礎情報生成回路１１０における最終パス判定回路１１４では、前エッジ部分に対応した選択パスから反転候補（Ｒm＝１）を決定する。
【００８９】
例えば、図９（ａ）に示すように、状態Ｓ2及びＳ３に至るパスが前エッジ（立ち上がりエッジ）に対応する。従って、この前エッジ系における最終パス判定回路１１４の前後エッジ状態判定回路１１６からのエッジ状態出力Ｅmは、
Ｅ0＝０
Ｅ1＝０
Ｅ2＝１
Ｅ3＝１
に設定される。
【００９０】
アンド回路１１７は、上記信頼度ＤＲm、最終選択パスＤＸm及びエッジ状態出力Ｅmを入力し、それらが、全て「１」となるとき、即ち、前エッジ部分における最終選択パスとして決定された選択パスのうち信頼度が低い選択パスＤmが反転候補（Ｒm＝１）として決定される。信頼度ＤＲm、最終選択パスＤＸm、及びエッジ状態出力Ｅmのいずれかが「０」である場合は、その選択パスＤｍは、反転候補とならない（Ｒm＝０）。
【００９１】
上記のように最終パス判定回路１１４にて得られた反転候補データＲm（１または０）は、基礎情報としてFIFOメモリ１２０に供給される。
【００９２】
一方、上記後エッジ系の基礎情報生成回路１３０は、上記前エッジ系の基礎情報生成回路１１０と同様に、ＢＭ１３１、ＡＣＳ１３２、パスメモリ１３３および最終パス判定（Rely/Final Path Judge）回路１３４を有する。この基礎情報生成回路１３０は、イコライザ５４を介して供給される後エッジクロックに同期して得られたサンプリング値から、前述した前エッジ系の基礎情報生成回路１１０と同様に、選択パスＤm、後エッジ候補データＸ1T、反転候補データＲmを基礎情報として生成してFIFOメモリ１４０に供給する。
【００９３】
この基礎情報生成回路１３０における最終選択パス判定回路１３４は、前エッジ系の場合と同様に、図８に示すように構成される。
【００９４】
最終パス決定回路１１５は、パスメモリ１３２からの後エッジ候補データＸ1Tから、前述した前エッジ系の場合と同様の手法により、最終選択パスＤＸm（ＤＸm＝１）を決定する。例えば、図９（ｂ）における矢印で示すような各状態Ｓ0、Ｓ1、Ｓ2、Ｓ３間の遷移パスが選択パスＤｍとしてＡＣＳ１３２から順次出力される場合、その選択パスＤmに基づいたパスメモリ１３２の出力となる後エッジ候補データＸ1T（・・００００１１０００・・）から、同図（ｂ）における太線のような遷移パスを表す最終選択パスＤＸmが決定される。
【００９５】
後エッジ系では、上記前エッジ系と逆に、後エッジクロックに同期して当該生成信号から得られるサンプリング値ｙｔに基づいてデータの復元を行うことから、再生信号の後エッジ部分で得られるサンプリング値は、信頼性が高いものの、再生信号の立ち上がりエッジ（前エッジ）部分で得られるサンプリング値は、信頼性が低い。そのため、この後エッジ系の基礎情報生成回路１３０における最終パス判定回路１３４では、後エッジ部分に対応した選択パスから反転候補（Ｒm＝１）を決定する。
【００９６】
例えば、図９（ｂ）に示すように、状態Ｓ0及びＳ1に至るパスが後エッジ（立下りエッジ）に対応する。従って、この後エッジ系における最終パス判定回路１３４の前後エッジ状態判定回路１１６からのエッジ状態出力Ｅmは、
Ｅ0＝１
Ｅ1＝１
Ｅ2＝０
Ｅ3＝０
に設定される。
【００９７】
アンド回路１１７は、前述したように、信頼度ＤＲm、最終選択パスＤＸm及びエッジ状態出力Ｅmを入力し、それらが、全て「１」となるとき、即ち、後エッジ部分における最終選択パスとして決定された選択パスのうち信頼度が低い選択パスが反転候補（Ｒm＝１）として決定される。また、信頼度ＤＲm、最終選択パスＤＸm、及びエッジ状態出力Ｅmのいずれかが「０」である場合は、その選択パスＤｍは、反転候補とならない（Ｒm＝０）。
【００９８】
上記処理回路１５０は、FIFOメモリ１２０及びFIFOメモリ１４０から、選択パスＤm、反転候補データＲm、前エッジ候補データＸ1L及び後エッジ候補データＸ1Tを、上述したパリティビットの付加された単位データのビット数（3/2Ｎ＋６）分ずつ取得する（以下、3/2Ｎ＋６を単に<Ｎ>と記す）。この処理回路１５０は、前後エッジ合成回路１５１、前プロセッサ（pre-processor）１５２、複数のプロセッサ１５３（１）、１５３（２）、１５３（３）、・・及び後プロセッサ（post-processor）１５４を有する。
【００９９】
上記前後エッジ合成回路１５１は、上記前エッジ候補データＸ1L及び後エッジ候補データＸ1Tを合成してメイン候補データＸ1を生成する。例えば、図９（ａ）に示すような前エッジ候補データＸ1L（・・０００１１００００・・）と図９（ｂ）に示すような後エッジ候補データＸ1T（・・００００１１０００）とを合成することにより、図９（ｃ）に示すようなメイン候補データＸ1（・・０００１１１０００・・）が生成される。
【０１００】
前プロセッサ１５２は、FIFOメモリ１２０及び１４０から取得した両エッジ系における反転候補（Ｒm＝１）の数に基づいて演算回数Ｉを設定すると共に、各反転候補（Ｒm＝１）に対する順番のラベル（Ｌ）付けを行う。
【０１０１】
Ｉ＝ΣＲm（ｔ） （ｔ：ｔ〜ｔ＋<Ｎ>、ｍ：０〜３）
Ｌ：１〜Ｉ
そして、前プロセッサ１５２は、各反転候補（Ｒm＝１）と選択パスＤm（両エッジ系に得られたもの）の組をラベルＬの順番に従って各プロセッサ１５３（ｉ）に振り分ける。なお、反転候補（Ｒm＝１）の数がプロセッサの数Ｋより大きい場合、全てのプロセッサ１５３（１）〜１５３（Ｋ）に対して選択パスＤm及び反転候補（Ｒm＝１）の振り分けがなされ、各プロセッサ１５３（ｉ）（ｉ＝１〜Ｋ）での後述するような演算が終了した後に、残りのラベルＬ（Ｋ＋１〜Ｉ）に対応する反転候補（Ｒm＝１）及び選択パスＤmの各プロセッサ１５３（ｉ）への再度の振り分けが行われる。
【０１０２】
各プロセッサ１５３（ｉ）は、処理部と上記各パスメモリ１１２、１３２と同様の機能を有するパスメモリ２（図示略）を備えている。処理部は、前エッジ系からの選択パスＤmと後エッジ系からの選択パスＤmとを混合する。前述したように、例えば、拘束長３のPR（11）の場合、状態Ｓ2、Ｓ3に至るパスが前エッジに対応し、状態Ｓ0、Ｓ1に至るパスが後エッジに対応する。このことから、各プロセッサ１５３（ｉ）の処理部は、例えば、図９（ａ）の矢印で示される前エッジ系からの選択パスＤmのうち状態Ｓ2及びＳ3に至る選択パスと図９（ｂ）の矢印で示される後エッジ系からの選択パスＤmのうち状態Ｓ0及びＳ1に至る選択パスとを混合して、図９（ｃ）の矢印で示される混合後の選択パスＤmを得る。
【０１０３】
上記のようにして混合後の選択パスＤmが得られると、その処理部は、その混合後の選択パスＤmのうち反転候補(Ｒm＝１)に対応した選択パスを反転させる。例えば、図９（ｃ）の矢印で示される混合後の選択パスＤmのうち状態Ｓ2から状態Ｓ3に至るある選択パスに反転候補（Ｒm＝１）が対応する場合、その状態Ｓ3に至る選択パスを反転させる。その結果、その状態Ｓ2から状態Ｓ3に至る選択パスが、状態Ｓ3から状態Ｓ3に至る選択パスに変更される。
【０１０４】
このように、反転候補（Ｒm＝１）に対応したパスの変更がなされた混合後の選択パスＤmは、処理部からパスメモリ２に供給される。このパスメモリ２は、供給される選択パスＤmを順次シフトする過程で、遷移状態の連続性に基づいて選択されるべきでない各パスに対応するデータを順次淘汰していく。そして、生き残りパスに対応したデータが第ｉのサブ候補データＸ2iとしてパスメモリ２から出力される。
【０１０５】
上記のように各プロセッサ１５３（ｉ）では、信頼度の低いパスを１つずつ変更させた選択パスに基づいてサブ候補データＸ2i（<Ｎ>ビット）が生成される。そして、各プロセッサ１５３（ｉ）は、サブ候補データＸ2iを後プロセッサ１５４に供給する。後プロセッサ２５４は、上述した前後エッジ合成回路１５１にて生成されたメイン候補データＸ1（<Ｎ>ビット）、及び各プロセッサ１５３（ｉ）から供給されるサブ候補データＸ2iのパリティチェックを行う。このパリティチェックは、前述したパリティビット（α、β、γ、δ、ε、ζ）の付加規則に基づいてなされるもので、例えば、各候補データ（Ｘ1、Ｘ2i）のビット列における「１」の数を計数し、その数が偶数か否かを判定する。
【０１０６】
その演算の過程で、メイン候補データＸ1のビット列に含まれる「１」の数が偶数となって、パリティが正常であると判定されると、後プロセッサ１５４は、メイン候補データＸ1を最終検出結果Ｘとして出力すると共に、各プロセッサ１５３（ｉ）に対して演算停止の制御信号を出力する。これにより、各プロセッサ１５３（ｉ）は、以後、サブ候補データを生成するための演算を行わない。
【０１０７】
また、メイン候補データＸ1のビット列に含まれる「１」の数が奇数となり、第ｉのサブ候補データＸ2iのビット列に含まれる「１」の数が偶数となって、パリティが正常であると判定されると、後プロセッサ１５４は、その第ｉのサブ候補データＸ2iを最終結果Ｘとして出力すると共に、各プロセッサ１５３（ｉ）に対して演算停止の制御信号を出力する。これにより、各プロセッサ１５３（ｉ）は、以後、サブ候補データを生成するための演算を行わない。
【０１０８】
更に、上記メイン候補データＸ1及び各サブ候補データＸ2iのパリティチェックを行う過程で、メイン候補データＸ1及び上記演算回数Ｉの演算にて得られたＩ個のサブ候補データのいずれに対しても正常なパリティチェック結果が得られない場合、後プロセッサ１５４は、メイン候補データＸ1を最終検出結果Ｘとして出力する。
【０１０９】
上記のようにして後プロセッサ１５４から出力される最終検出結果Ｘは、FIFOメモリ１６０を介して１ビットずつ復調器６０に供給される。この復調器６０は、例えば、図１０に示すように構成される。
【０１１０】
図１０において、この復調器６０は、カウンタ６１、パリティ削除回路６２及び復調回路６３を有する。カウンタ６１は、上記FIFOメモリ１６０からデータが１ビット供給される毎に＋１カウントアップすると共に、そのカウント値が<Ｎ>（3/2Ｎ＋６ビット）に達する毎にゼロにリセットされる。パリティ削除回路６２は、カウンタ６１のカウント値を監視すると共に、上記FIFOメモリ１６０からのデータを１ビットずつ順次入力し、復調回路６３に供給する。その過程で、パリティ削除回路６２は、カウンタ６２のカウント値に基づいてパリティビット（α、β、γ、δ、ε、ζ）の先頭を検出すると、その先頭から６ビットをパリティビットとして削除する。その結果、復調回路６３には、データが3/2Ｎビットずつ供給される。
【０１１１】
復調回路６３は、入力される3/2Ｎビット列を、走長制限（1,7）RLLの規則及びNRZIの規則に対応した復調規則に従ってNビットのデータに復調する。そして、この復調回路６３は、当該復調により元データとして復元されたデータを順次出力する。
【０１１２】
上述したように、本実施の形態に係る光磁気ディスクの再生系ユニット２５は、ビタビ復号アルゴリズムに従って得られるメイン候補データＸ1と、そのビタビ復号アルゴリズムに従って得られた選択パスのうち信頼度の低いパスを反転させた選択パスに基づいて得られる各サブ候補データＸ2iのうちで、パリティチェックの結果が正常な候補データを最終検出結果Ｘとして出力するようにしているので、データ検出能力が高く、耐ノイズ特性が向上する。
【０１１３】
また、この再生系ユニット２５では、メイン候補データＸ1及びサブ候補データＸ2iを生成するめの基礎情報（選択パスＤm、反転候補データＲm、前エッジ候補データＸ1L、及び後エッジ候補データＸ1T）は、前エッジ系及び後エッジ系のそれぞれで作成されるものの、それらの基礎情報を用いたメイン候補データＸ1及びサブ候補データＸ2iの作成、及びそれら各候補データからパリティチェックによる最終検出結果Ｘの決定が、前エッジ系及び後エッジ系にて共有される処理回路１５にてなされる。このため、前エッジ系及び後エッジ系のそれぞれにて最終検出結果を得て、それらの最終検出結果を合成する構成に比べて、当該再生系ユニット２５の構成を簡略化することができる。
【０１１４】
なお、上記実施の形態では、選択パスＤmのうち反転候補（Ｒm＝１：信頼度の低いパス）のパスを１つずつ変更して得られる選択パスから第ｉのサブ候補データＸ2ｉを生成するようにしているが、反転候補のパスを２つずつ、３つずつ、あるいは全ての反転候補のパスを反転させるなど、複数の反転候補のパスを変更して得られる選択パスからサブ候補データを生成するようにしてもよい。
【０１１５】
次に、再生系ユニット２５の他の構成例について説明する。この再生系ユニット２５は、例えば、図１１に示すように構成される。この例では、更に、再生系ユニット２５の構成が簡略化されたものとなっている。
【０１１６】
図１１において、この再生系ユニット２５は、基礎情報生成回路２１０、FIFOメモリ２２０、処理回路２５０、FIFOメモリ２６０及び復調器６０を有する。上記基礎情報生成回路２１０は、前エッジ系としてのＢＭ（ブランチメトリック計算ユニット）２１１及びＡＣＳ（加算・比較・選択ユニット）２１３を有すると共に、後エッジ系としてのＢＭ２１２及びＡＣＳ２１４を有する。また、この基礎情報生成回路２１０は、前後エッジ混合回路２１５、パスメモリ２１６及び最終選択パス判定回路２１７を有する。なお、上記ＢＭ２１１には、前述した例（図６参照）と同様に、再生信号から前エッジクロックに同期してサンプリングされたサンプリング値がイコライザを介してＢＭ２１１に供給されると共に、再生信号から後エッジクロックに同期してサンプリングされたサンプリング値がイコライザを介してＢＭ２１２に供給される。
【０１１７】
前エッジ系のＢＭ２１１及びＡＣＳ２１３により、前述した例（ＢＭ１１１、ＡＣＳ１１２）と同様に、前エッジ系の選択パス（Ｄm）Lと信頼度（ＤＲm）Lが生成される。また、後エッジ系のＢＭ２１２及びＡＣＳ２１４により、前述した例（ＢＭ１３１、ＡＣＳ１３２）と同様に、後エッジ系の選択パス（Ｄm）Tと信頼度（ＤＲm）Tが生成される。例えば、拘束長３のPR（11）の場合、図９（ａ）の矢印で示すような前エッジ系の選択パス（Ｄm）Lが得られと共に、図９（ｂ）の矢印で示す様な後エッジ系の選択パス（Ｄm）Tが得られる。
【０１１８】
上記拘束長３のPR（11）の場合、上述したように、状態Ｓ2に至る選択パスＤ2及び状態Ｓ3に至る選択パスＤ3及びそれらの選択パスに対して得られた信頼度ＤＲ2及びＤＲ3は、前エッジに対応する。また、状態Ｓ1に至る選択パスＤ1及び状態Ｓ0に至る選択パスＤ0及びそれらの選択パスに対して得られた信頼度ＤＲ1及びＤＲ0は、後エッジに対応する。このことから、上記前後エッジ混合回路２１５は、例えば、図１２に示すように構成される。
【０１１９】
即ち、この前後エッジ混合回路２１５は、前エッジ系のＡＣＳ２１３から出力される選択パスＤ0L〜Ｄ4Lのうちの選択パスＤ2L及びＤ3Lと、後エッジ系のＡＣＳ２１４から出力される選択パスＤ0T〜Ｄ4Tのうちの選択パスＤ0T及びＤ1Tからなる選択パスの組（Ｄ0T、Ｄ1T、Ｄ2L、Ｄ2L）を混合選択パス（Ｄm）Mとして出力する。この混合選択パス（Ｄm）Mは、例えば、図９（ｃ）の矢印で示すパスを表す。また、この前後エッジ混合回路２１５は、前エッジ系のＡＣＳ２１３から出力される信頼度ＤＲ0L〜ＤＲ4Lのうちの信頼度ＤＲ2L及びＤＲ3Lと、後エッジ系のＡＣＳ２１４から出力される信頼度ＤＲ0T〜ＤＲ4Tのうちの信頼度ＤＲ0T及びＤＲ1Tからなる信頼度の組（ＤＲ0T、ＤＲ1T、ＤＲ2L、ＤＲ3L）を混合信頼度（ＤＲm）Mとして出力する。
【０１２０】
上記パスメモリ２１６及び最終選択パス２１７は、前述した例（図６参照）におけるパスメモリ１１３、１３３、及び最終選択パス１１４、１３４と同様の手法に従って処理を行う。その結果、上記前後エッジ混合回路２１５から混合選択パス（Ｄm）Mが供給されるパスメモリ２１６は、その混合選択パス（Ｄm）Mを処理することによりメイン候補データＸ1を生成する。また、上記前後エッジ混合回路２１５から混合選択パス（Ｄm）M及び対応する信頼度（ＤＲm）Mが供給される最終選択パス判定回路２１７は、それらを処理することによって反転候補データＲmを生成する。
【０１２１】
上記のようにして基礎情報生成回路２１０にて基礎情報として生成された混合選択パス（Ｄm）M、メイン候補データＸ1及び反転候補（Ｒm＝１）、FIFOメモリ２２０に一旦格納された後に、処理回路２５に供給される。
【０１２２】
上記処理回路２５０は、前述した例（図６参照）における処理回路１５０と略同様に構成され、前プロセッサ（pre-processor）２５１、複数のプロセッサ２５２（１）、２５２（２）、２５２（３）、・・、及び後プロセッサ（post-processor）２５３を有する。
【０１２３】
前プロセッサ２５１は、前述した前プロセッサ１５２と同様に、FIFOメモリ２２０から供給される各反転候補（Ｒm＝１）と混合選択パス（Dm）Mの組を各プロセッサ２５２（ｉ）（ｉ＝１〜K）に振り分ける。そして、各プロセッサ２５２（ｉ）は、前述した例におけるプロセッサ１５３（ｉ）での処理と同様に、混合選択パス（Ｄm）Mのうち反転候補（Ｒm＝１）に対応した選択パスを反転させる。そして、各プロセッサ（ｉ）は、その選択パスの反転により変更された混合選択パス（Ｄm）Mから順次第ｉのサブ候補データＸ2iを生成する。
【０１２４】
後プロセッサ２５３は、前述した例における後プロセッサ１５４と同様に、FIFOメモリ２２０から供給されるメイン候補データＸ1及び各プロセッサ２５２（ｉ）からのサブ候補データＸ2iのパリティチェックを行い、そのパリティチェック結果が正常となるメイン候補データＸ1及び各サブ候補データＸ2iのいずかを最終検出結果Ｘとして出力する。
【０１２５】
上記のような構成の再生系ユニット２５では、基礎情報（混合選択パス（Ｄm）M、メイン候補データＸ1及び反転候補データＲm）を生成するための選択パス（Ｄm）L、（Ｄm）T及び信頼度（ＤＲm）L、（ＤＲm）Mは、前エッジ系及び後エッジ系のそれぞれで作成されるものの、上記基礎情報は、基礎情報生成回路２１０において前エッジ系及び後エッジ系で共通化された構成部分（前後エッジ混合回路２１５、パスメモリ２１６及び最終選択パス判定回路２１７）にて生成される。また、そのようにして生成された基礎情報を用いたメイン候補データＸ1及びサブ候補データＸ2iの作成、及びそれら各候補データからパリティチェックによる最終検出結果Ｘの決定が、前エッジ系及び後エッジ系にて共有される処理回路１５にてなされる。このため、再生系ユニット２５の構成が更に簡略化される。
【０１２６】
なお、前述した各実施の形態において、書き込み系において走長制限に基づいた変調処理を行わずに得られたデータについても、上記構成の再生系ユニット２５にて元データの復元を行うこともできる。この場合、書き込むべきデータには、上述したような規則（図４参照）とは異なった規則に従ってパリティビットを付加することができる。更に、各候補データの正当性の判定手法として、パリティチェックの手法と異なる手法、例えば、ＥＣＣ（Error Correcting Code）の手法を用いて各候補データの正当性を判定することもできる。
【０１２７】
また、上述した各実施の形態において、上記構成の書き込み系ユニット２６にて上述した規則に従ってパリティビットが付加されたデータが書込まれた光磁気ディスク１０から上記構成の再生系ユニット２５でなくても再生することができる。例えば、従来のビタビ検出器（図１参照）及び走長制限に対応した復調規則に従って処理を行う復調器を備えた再生系ユニットであってもそのデータの復元は可能である。
【０１２８】
上記各実施の形態では、光磁気ディスク装置について説明したが、光ディスク装置、磁気ディスク装置など、他のデータ再生装置、データ記録装置及びデータ記録再生装置に上述した技術を適用することが可能である。
【０１２９】
また、上述した書込み系ユニット２６の機能を備えたデータ記録装置及び再生系ユニット２５の機能を備えたデータ再生装置の実現も可能である。
【０１３０】
上記各実施の形態において、図５に示す直並変換回路４４１、２つの排他的論理和回路４４２、４４４、２つのシフトレジスタ４４３、４４５、メモリユニット４４６、及びパリティテーブル４４７は、パリティビット決定手段に対応し、データ結合器４４８は、パリティビット付加手段に対応する。
【０１３１】
図１０に示すカウンタ６１及びパリティ削除回路６２は、パリティ削除手段に対応し、復調回路６３は、データ復調手段に対応する。
【０１３２】
図６において、基礎情報生成回路１１０及びFIFOメモリ１２０は、前エッジ系に対応し、基礎情報１３０及びFIFOメモリ１４０は、後エッジ系に対応し、処理回路１５０は、処理系に対応する。
【０１３３】
図１１において、ＢＭ２１１、ＡＣＳ２１３は、前エッジ系に対応し、ＢＭ２１２、ＡＣＳ２１４は、後エッジ系に対応し、前後エッジ混合回路２１５、パスメモリ２１６、最終選択パス判定回路２１７、FIFOメモリ２２０及び処理系２５０は、処理系に対応する。
【０１３４】
本発明は、以下の付記に記載されるように構成することができる。
【０１３５】
（付記１）元データを所定の走長制限の規則に従って変調して得られるデータを記録媒体に書込むようにしたデータ記録装置において、
上記変調により得られたデータの所定長ブロック毎に付加すべき複数のパリティビットの値を、該複数のパリティビットを付加すべき第一の所定長ブロック、該複数のパリティビット及び上記第一の所定長ブロックの次に位置する第二の所定長ブロックの範囲で上記所定の走長制限の規則の一部もしくは全てを満足するように決定するパリティビット決定手段と、
該パリティビット決定手段にて決定された値となる複数のパリティビットを上記第一の所定長ブロックに付加するパリティ付加手段とを有し、
上記所定長ブロック毎にパリティビットの付加されたデータを上記記録媒体に書込むようにしたデータ記録装置。
【０１３６】
（付記２）付記１記載のデータ記録装置において、
上記パリティビット決定手段は、上記所定の走長制限の規則に基づいて定まる上記第一の所定長ブロックの最後の所定範囲とそれに続く複数のパリティビットとを合わせた範囲で上記所定の走長制限が満足され、かつ、該複数のパリティビットとそれに続く上記第二の所定長ブロックの上記所定の走長制限の規則に基づいて定まる最初の所定範囲とを合わせた範囲で上記所定の走長制限の一部もしくは全てが満足されるように、該複数のパリティビットの値を決定するようにしたデータ記録装置。
【０１４９】
【発明の効果】
以上、説明したように、請求項１及び２記載の本願発明によれば、
複数のパリティビット及びその前後に位置する第一の所定長ブロックと第二の所定長ブロック全体の範囲で上記所定走長制限の規則が満足されるように、当該複数のパリティビットが上記第一の所定長ブロックに付加されるので、データの再生時において走長制限とパリティビットを共に有効に利用できるようにデータ記録を行えるようにしたデータ記録装置を実現することができる。
【図面の簡単な説明】
【図１】ビタビ検出器の基本的な構成を示すブロック図である。
【図２】本発明の実施の一形態に係るデータ記録再生装置としての光磁気ディスクの構成例を示す図である。
【図３】図２に示す書込み系ユニットが備える構成部分の一例を示すブロック図である。
【図４】パリティ付加規則の一例を示す図である。
【図５】図３に示す構成部分におけるパリティ付加回路の構成例を示すブロック図である。
【図６】再生系ユニットの第一の構成例を示すブロック図である。
【図７】状態遷移と立ち上がりエッジ及び立下りエッジとの関係を示す図である。
【図８】図６に示す再生系ユニットにおける最終選択パス判定回路の構成例を示す図である。
【図９】選択パス、最終選択パス及び候補データの関係を示す図である。
【図１０】図６に示す再生系ユニットにおける復調器の構成例を示すブロック図である。
【図１１】再生系ユニットの第二の構成例を示す図である。
【図１２】図１１に示す再生系ユニットにおける前後エッジ混合回路の構成例を示す図である。
【符号の説明】
１０ 光磁気ディスク
２０ 光学ヘッド
２１ アンプ
２５ 再生系ユニット
２６ 書込み系ユニット
２７ 電磁石
２８ 制御ユニット
２９ サーボ系ユニット
４１ FIFOレジスタ
４２ DVS計算回路
４３ 変調回路
４４ パリティ付加回路
４５ VFO発生回路
５１、５３ Ａ／Ｄ変換回路
５２、５４ イコライザ
６０ 復調器
６１ カウンタ
６２ パリティ削除回路
６３ 復調回路
１１０、１３０ 基礎情報生成回路
１２０、１４０、１６０ FIFOメモリ
１１１、１３１ ブランチメトリック計算ユニット（ＢＭ）
１１２、１３２ 加算・比較・選択ユニット（ＡＣＳ）
１１３、１３３ パスメモリ
１１４、１３４ 最終選択パス判定回路
１１５ 最終選択パス検出回路
１１６ 前後エッジ状態判定回路
１１７ アンド回路１１７
１５０ 処理回路
１５１ 前後エッジ合成回路
１５２ 前プロセッサ
１５３（１）、１５３（２）、１５３（３） プロセッサ
１５４ 後プロセッサ
４４１ 直並変換回路
４４２、４４４ 排他的論理和回路
４４３、４４５ シフトレジスタ
４４６ メモリユニット
４４７ パリティテーブルメモリ
４４８ データ結合器
４４９ 並直変換回路
Claims (2)
- 元データを所定の走長制限の規則に従って変調して得られるデータを記録媒体に書込むようにしたデータ記録装置において、
上記変調により得られたデータの所定長ブロック毎に付加すべき複数のパリティビットの値を、該複数のパリティビットを付加すべき第一の所定長ブロック、該複数のパリティビット及び上記第一の所定長ブロックの次に位置する第二の所定長ブロックの範囲で上記所定の走長制限の規則の一部もしくは全てを満足するように決定するパリティビット決定手段と、
該パリティビット決定手段にて決定された値となる複数のパリティビットを上記第一の所定長ブロックに付加するパリティ付加手段とを有し、
上記所定長ブロック毎にパリティビットの付加されたデータを上記記録媒体に書込むようにしたデータ記録装置。 - 請求項１記載のデータ記録装置において、
上記パリティビット決定手段は、上記所定の走長制限の規則に基づいて定まる上記第一の所定長ブロックの最後の所定範囲とそれに続く複数のパリティビットとを合わせた範囲で上記所定の走長制限が満足され、かつ、該複数のパリティビットとそれに続く上記第二の所定長ブロックの上記所定の走長制限の規則に基づいて定まる最初の所定範囲とを合わせた範囲で上記所定の走長制限の一部もしくは全てが満足されるように、該複数のパリティビットの値を決定するようにしたデータ記録装置。
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