JP4088195B2 - 有効期限付き半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000009825 accumulation Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 6
- 238000004364 calculation method Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000032683 aging Effects 0.000 description 93
- 238000010586 diagram Methods 0.000 description 21
- 230000006870 function Effects 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 238000009966 trimming Methods 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、有効期限付き半導体装置に係わり、特に不揮発性メモリセルの記憶内容を一定期間経過後に書き換えるようにした有効期限付き半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、時間の経過と共に出力が変化するエージングデバイス（経時変化素子）の応用例として、メモリセルのデータ保持時間を制御するものが提案されている（例えば、特許文献１参照）。これは、メモリセルの記憶という特定の機能を一定時間経過後に失わせることを目的とするものである。しかしこの提案においては、特別のメモリセルが必要になると共に、データの信頼性が低いという欠点があった。
【０００３】
そこで本発明者らは、既存の不揮発性メモリセルにエージングデバイスからなる所謂タイマーセルを接続し、機能領域間のアクセスをエージングデバイスが切断することによって、メモリセルに有効期限を与えることを提案した。これは、一定期間経過するとデータが消去されるのと実質的に等価であり、機密情報の保持などに有効である。
【０００４】
ところがこの方法では、有効期間後はメモリセルの記憶内容を読み出せないようにしているものの、メモリセルに記憶された情報は有効期間後も保存されたままとなっている。このため、高度な解析技術を駆使すれば、有効期間後にメモリセルの記憶内容（機密情報）に不正にアクセスすることが可能となる。
【０００５】
【特許文献１】
特開２００２−２４６８８７
【０００６】
【発明が解決しようとする課題】
このように、不揮発性メモリセルにエージングデバイスを接続し、所定期間経過後にメモリセルへのアクセスを切断する方法では、メモリに記憶された情報が有効期間後も保存されたままになっているため、高度な解析技術を駆使して有効期間後に機密情報に不正にアクセスされる恐れがある。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、有効期間終了後にアクセスするとメモリセルが自動的に書き換えられ、メモリセルの保持情報が蒸発することによって耐タンパ性を向上させた有効期限付き半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち本発明は、ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、前記ワード線にソース・ドレインの一方が接続されたリセット用トランジスタと、前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路とを具備してなる有効期限付き半導体記憶装置において、第１の経時変化回路の所定の寿命後に電源が供給されたとき、前記リセット用トランジスタがオン状態になり、前記不揮発性メモリセルに記憶された情報がリセットされることを特徴とする。
【００１０】
また本発明は、ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、前記ワード線にソース・ドレインの一方が接続されたリセット用トランジスタと、前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路と、電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、前記メモリセルのデータを読み出すためのデコーダと前記ビット線との間に挿入され、所定の寿命前では前記デコーダとビット線とのアクセスを遮断状態とし、所定の寿命後では前記デコーダとビット線とのアクセスを接続状態とする第２の経時変化回路とを具備してなる有効期限付き半導体記憶装置において、第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも長いことを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１２】
(1) 第１の経時変化回路又は第１及び第２の経時変化回路は、複数の経時変化デバイスを並列接続してなり、これらの経時変化デバイスの合算出力に基づいて前記出力端に現れる出力信号を制御するものであること。
【００１３】
(2) 昇圧回路と第１の経時変化回路との間に降圧回路を設けてなること。
【００１４】
(3) 第１の経時変化回路を構成する経時変化デバイスは、ソース・ドレイン拡散層間にゲートを有するトランジスタ構造であり、該経時変化デバイスの入力側の拡散層がゲート下に重ならないこと。
【００１５】
(4) 第１の経時変化回路は、ワード線に接続された全てのリセット用トランジスタのゲートに接続されていること。
【００１６】
(5) 第１の経時変化回路は、１本のワード線毎に設置されていること。さらに、それぞれ個別に設定された寿命を持っていること。
【００１７】
(6) 第１の経時変化回路は、複数本のワード線に対して１つ設置されていること。さらに、それぞれ個別に設定された寿命を持っていること。
【００１８】
(7) 第１の経時変化回路は、複数本のワード線に対して１つ設置され、それぞれ個別に設定された寿命を持っており、第２の経時変化回路は１本のビット線毎に設置され、所定数のグループ毎に個別に設定された寿命を持っており、第１の経時変化回路の寿命と第２の経時変化回路の寿命の組み合わせで特徴付けられた不揮発性メモリセルのセグメントが混在していること。
【００１９】
(8) 経時変化デバイスは、電源と切断された状態でリーク現象を伴う電界効果型トランジスタであること。例えば、電気的書き替え可能なＥＥＰＲＯＭであること。
【００２０】
（作用）
本発明によれば、リセット用トランジスタ，第１の経時変化回路，及び昇圧回路を設けることにより、有効期間終了後にリセット用トランジスタをオンしてメモリセルに高電圧を印加することにより、メモリセルの内容を強制的に書き換えることができる。つまり、有効期間終了後に、メモリセルへのアクセスを切断するのではなく、メモリセルの保持情報を蒸発させることにより、有効期間終了後に機密情報に不正にアクセスされるのを確実に防止できることになる。
【００２１】
【発明の実施の形態】
まず、発明の実施形態を説明する前に、エージングデバイスについて説明しておく。
【００２２】
図１は、エージングデバイスの基本構成を示す図である。エージングデバイスの中心部は、経時変化する機能領域１１と、この経時変化をセンスする機能変化センス部１２である。機能変化センス部１２には、入力部１３から入力信号が入力され、その入力信号に応じて出力部１４から出力信号が出力される。集積回路では、この経時変化する機能領域として、電源と切断した状態でリーク現象を伴う電荷蓄積層を用いるのが望ましい。また、センス部としては電界効果を電気抵抗に変換するチャネル等が望ましい。
【００２３】
図２は、このエージングデバイスの基本構成を実現する第１の具体例である。Ｓｉ基板２０の表面部分にソース領域２１とドレイン領域２２が離間して設けられ、ソース領域２１とドレイン領域２２との間のチャネル２３上にトンネル絶縁膜（第１のゲート絶縁膜）２４を介してフローティングゲート２５が形成され、その上に絶縁膜（第２のゲート絶縁膜）２６を挟んで制御ゲート２７が形成されている。ソース領域２１及びドレイン領域２２には、それぞれソース電極２８とドレイン電極２９が設けられている。
【００２４】
この構成は、基本的には２層ゲート構造のＥＥＰＲＯＭと同様であるが、一般的なメモリセルに比してトンネル絶縁膜２４の膜厚が薄くなっている。具体的には、一般的なメモリセルのトンネル絶縁膜の膜厚が約１０ｎｍ程度であるのに対し、エージングデバイスに用いるメモリセルのトンネル絶縁膜は約１〜６ｎｍと薄くなっている。
【００２５】
ここで、経時変化する機能領域はフローティングゲート２５が対応し、経時変化センス部はチャネル２３が対応し、入力部はソース電極２８とドレイン電極２９が対応し、入力信号はソース領域２１とドレイン領域２２との間の電位差が対応し、出力部はドレイン電極２９が対応し、出力信号はドレイン電流が対応している。
【００２６】
図３は、図２で示した具体例がエージングデバイスとしての機能を有することを説明する図である。但し、ソース・ドレイン拡散層はｐ型、基板はｎ型を仮定する。前処理として、制御ゲートから基板界面とフローティングゲートの間に高電界を印加し、ＦＮトンネリングによって電子をチャネルからフローティングゲートに注入しておく。このとき、基板界面は反転して正孔が集中し、（ａ）のように基板界面にチャネルが開く。
【００２７】
この状態から、時間の経過と共にフローティングゲートの電子が基板界面に直接トンネルし、チャネル電界を減少させる。本来、このような直接トンネリングによる電界の減少は電子の電荷が小さいため連続的に行われるが、説明を簡単にするため、時刻ｔ1 に不連続に電界の減少が生じるものとする。すると、（ｂ）及び（ｃ）のグラフで示すように、ドレイン電流として現れる出力信号の時間変化は不連続になる。
【００２８】
その後、（ｄ）に示すように時刻ｔ2 で再び直接トンネリングが生じ、（ｅ）のような状態になる。さらに、時刻ｔ3 で直接トンネリングが起こると、（ｆ）に示すようにフローティングゲートに注入されていた電子が全て抜け、チャネルが消失して時刻ｔ3 以降出力信号が流れなくなる。この例では、エージングデバイスの寿命とは蓄積された電荷が抜ける寿命なのである。従って、後述するノーマリーオン型エージングデバイスで出力信号が増大してくる時間も寿命と呼ぶことができる。
【００２９】
この説明は、上述したとおり、説明の簡単を期したため不連続な出力信号の時間変化を導き出したが、実際には、図４に示すように出力信号の変化は連続的になっている。時刻ｔａからｔｂの間に直接トンネリングが生じ、最後にはチャネルが消失してノイズレベルまで出力信号が低下する。エージングデバイスは、時刻ｔａからｔｂの間の、この経時変化を利用するものである。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、詳細は省略する。
【００３０】
図５は、エージングデバイスの基本構成を実現する第２の具体例である。ｎ型Ｓｉ基板５０の表面部にｐ+ 型ソース領域５１とｐ+ 型ドレイン領域５２とが離間して設けられ、これらのソース領域５１とドレイン領域５２との間のチャネル５３上にトンネル絶縁膜５４を介してゲート５５が形成され、その上にリーク電流を制御するためのｐｎ接合５６を有している。ソース領域５１及びドレイン領域５２には、それぞれソース電極５８とドレイン電極５９が設けられている。
【００３１】
ここで、経時変化する機能領域はゲート５５とｐｎ接合５６が対応し、経時変化センス部はチャネル５３が対応し、入力部はソース電極５８とドレイン電極５９が対応し、入力信号はソース領域５１とドレイン領域５２との間の電位差が対応し、出力部はドレイン電極５９が対応し、出力信号はドレイン電流が対応している。
【００３２】
経時変化の機能の説明は、直接トンネリングをｐｎ接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００３３】
図６は、エージングデバイスの基本構成を実現する第３の具体例である。図５に示した第２の具体例と異なるのは、ｐｎ接合５６の代わりにショットキー接合５７を設けたことである。この場合、経時変化する機能領域はゲート５５とショットキー接合５７が対応することになる。また、経時変化の機能の説明は、直接トンネリングをショットキー接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００３４】
下記の（表１）は、エージングデバイスの特性分類を示すものである。
【００３５】
【表１】
【００３６】
本実施形態に用いるエージングデバイスは、この（表１）のうちノーマリーオン型のものである。ノーマリーオン型の特性は、図７（ｂ）に示すように、寿命τB 経過後に入力を加えるとエージングデバイスの２つの端子間に出力信号が発生するものである。寿命τB 以前に入力を加えても出力信号は発生しない。反対に、図７（ａ）はノーマリーオフ型の動作特性であり、寿命τA 経過後に入力を加えても出力信号が得られないことを示している。
【００３７】
ここで、エージングデバイスを単独で用いると寿命ばらつきを制御することが難しく、図８に示すように、並列化して出力信号を合算して用いることが望ましい。図中の６１はエージングデバイス、６２は共通ソース、６３は共通ドレインである。この例では、エージングデバイスとして２層ゲート構造の素子を用いているが、素子構造はこの例に規定されているわけではない。経時変化を起こす電界効果デバイスであれば何でも用いることができる。また、出力を合算するエージングデバイスは、チップ上に並列化していればどのようにレイアウトしても良い。図９は、その一例を示すものであり、図中の７０はチップ、７１はエージングデバイス、７２はデコーダである。ここでは、合算出力信号ＩＤをデコーダ７２が読み取るようにしてある。
【００３８】
また、複数のエージングデバイスを用いる場合、各デバイスのばらつきを考慮し、出力信号に極端に差のあるあるものは除外するのが望ましい。このようなトリミングを並列化回路の中に適用した例を図１０に示す。図中の一点鎖線で囲った部分８０がトリミング回路であり、破線で囲った部分は合算回路である。また、図中の８１はエージングデバイス、８２は２層ゲート構成のフラッシュメモリ（トリミング用トランジスタ）、８３は演算回路、８４は電流レベルＩA ，ＩB を記憶したメモリ、８５はセンス回路、８６は参照信号Ｉ0 を記憶したメモリである。
【００３９】
このような構成において、フラッシュメモリ８２に電荷を注入し、オン状態にしておく。続いて、エージングデバイス８１にドレイン電圧を印加する。そのドレイン電流を演算回路８３でセンスし、予め設定しておいた電流レベルＩA ，ＩB と比較する。このＩA ，ＩB は、許容されるドレイン電流の最小値と最大値である。ここでセンスしたドレイン電流がＩA とＩB の間になければフラッシュメモリ８２の制御ゲートに電圧を印加してオフ状態に変更する。こうして当該ビットを合算できないようにする。このように、フラッシュメモリのしきい値の書き換えによってトリミングを実行するのである。
【００４０】
一方、ここでセンスしたドレイン電流がＩA とＩB の間にあれば、そのまま合算する。合算したものをセンス回路８５でセンスし、参照信号Ｉ0 と比較する。これにより、エージングデバイスの経時変化特性のばらつきを抑制することができる。
【００４１】
なお、上記のようにエージングデバイスを複数個並列接続して寿命ばらつきを抑制する方法については、既に本発明者提案している（特願２００２−３３６９６１号）。
【００４２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００４３】
（第１の実施形態）
図１１は、本発明の第１の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。この装置は、ノーマリーオン型エージングデバイスの寿命制御性を向上させるように構成されたエージング回路と、ワード線に接続されたリセットトランジスタと、不揮発性メモリと、昇圧回路と、降圧回路を用い、寿命経過後にアクセスするとメモリが蒸発するようになっている。
【００４４】
メモリセルアレイ１００は、浮遊ゲートと制御ゲートを有する通常の２層ゲート構造のトランジスタ（ＥＥＰＲＯＭ）からなる不揮発性メモリセル１０１をマトリクス配置したものである。即ち、行方向に複数本のビット線ＢＬが配置され、列方向に複数本のワード線ＷＬが配置され、各々のビット線ＢＬとワード線ＷＬとの交点部にそれぞれメモリセル１０１が配列されてメモリアレイ１００が構成されている。
【００４５】
各ワード線ＷＬにはそれぞれリセット用トランジスタ１０２のソース・ドレインの一方が接続され、リセット用トランジスタ１０２のソース・ドレインの他方は、電源電圧よりも高い電圧を発生する昇圧回路１０３に共通接続されている。更に、リセット用トランジスタ１０２のゲートは共通接続されている。昇圧回路１０３とリセット用トランジスタ１０２のゲートとの間には、第１のエージング回路１０４と降圧回路１０５が直列に挿入されている。
【００４６】
エージング回路１０４は、前記図８〜１０に示したように、複数のエージングデバイスを並列接続し、寿命ばらつきを抑制したものである。また、降圧回路１０５は、エージング回路１０４に昇圧回路１０３からの高電圧が加わるのを防止するものであり、タンデム状に直列したインバータ回路となっているが、本発明の効果を損なわない限りどのような降圧回路を用いても差し支えない。
【００４７】
このような構成において、不揮発性メモリセル１０１にアクセスしようとしたとき、ノーマリーオン型のエージング回路１０４の寿命後であればリセットトランジスタ１０２がオン状態になるので、昇圧回路１０３を経て増大した入力ＶDD（Ｈ）が、ワード線ＷＬを通してメモリセル１０１のゲートに印加され、直ちに全てのメモリセル１０１が書き換えられ、情報が消去される。逆に、ノーマリーオン型エージング回路１０４の寿命前であれば、ワード線ＷＬに接続したリセットトランジスタがオフになっているのでこのような蒸発は起こらず、データ線を通してメモリセル１０１に記憶された情報にアクセスすることができる。
【００４８】
このように本実施形態によれば、エージング回路１０４の寿命で決まる有効期間終了後にリセット用トランジスタ１０２をオンしてメモリセル１０１に高電圧を印加することにより、メモリセル１０１の内容を強制的に書き換えることができる。つまり、有効期間終了後に、メモリセル１０１の保持情報を蒸発させることにより、有効期間終了後に機密情報に不正にアクセスされるのを未然に防止することができる。そしてこの場合、メモリセル１０１へのアクセスを切断するのではなく、メモリセル１０１の記憶情報そのものを書き換えているので、高度な解析技術を駆使しても、有効期間後にメモリセルの記憶内容（機密情報）にアクセスすることは不可能となる。
【００４９】
また、不揮発性メモリセル自体は既存のものでよく、エージング回路１０４及びリセット用トランジスタ１０２等を付加するのみで実現できることから、製造コストの低減に寄与することができる。さらに、エージング回路１０４を複数のエージングデバイスを並列接続して構成しているので、エージング回路１０４における寿命特性を制御性良く定めることができ、これにより本実施形態装置を要求される設計値通りに製作することが可能となる。
【００５０】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。なお、図１１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５１】
本実施形態は、メモリセル１０１の集団を幾つかのセグメントに分割し、それぞれ寿命τ１，τ２，τ３のエージング回路１０４（１０４−１〜１０４−３）及び降圧回路１０５（１０５−１〜１０５−３）と関連付けしたものである。即ち、寿命τ１のエージング回路１０４−１はリセットトランジスタ１０２−１のゲートに接続され、寿命τ２のエージング回路１０４−２はリセットトランジスタ１０２−２のゲートに接続され、寿命τ３のエージング回路１０４−３はリセットトランジスタ１０２−３のゲートに接続されている。この回路構成の意味するところは、各セグメントの情報が蒸発する時間を個別に設定できることである。
【００５２】
このような構成において、例えば各ワード線ＷＬに対応するメモリセル１０１に異なる暗号情報を記憶させておき、τ１＜τ２＜τ３の条件に設定しておけば、τ１のエージング回路１０４−１に繋がるメモリセル１０１のデータが消去されても、τ２，τ３のエージング回路１０４−２，１０４−３に繋がるメモリセル１０１のデータは依然として保持されている。従って、最初はτ１のエージング回路１０４−１に繋がるメモリセル１０１のデータを読み出し、τ１経過後はτ２のエージング回路１０４−２に繋がるメモリセル１０１のデータを読み出し、τ２経過後はτ３のエージング回路１０４−３に繋がるメモリセル１０１のデータを読み出すようにすれば、一定期間経過する都度に暗号を変えることが可能となる。
【００５３】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。なお、図１１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５４】
本実施形態では、ワード線側に上述したように寿命τ１の第１のエージング回路１０４を設置することに加え、ビット線側にτ１より短い寿命τ０の第２のエージング回路１０８を設置している。即ち、デコーダ１０７とビット線ＢＬとの間に第２のエージング回路１０８を挿入している。なお、第２のエージング回路１０８も第１のエージング回路１０２と同様に、ノーマリーオン型エージングデバイスの寿命制御性を向上させるように構成されたものである。
【００５５】
このような構成であれば、τ０が経過するまではエージング回路１０４，１０８は共にオフとなり、デコーダ１０７とメモリセル１０１とが非接続の状態である。τ０が経過するとエージング回路１０８がオンとなり、デコーダ１０７とメモリセル１０１とが接続され，メモリセル１０１のデータが読み出し可能となる。そして、τ１が経過するとエージング回路１０４がオンとなり、メモリセル１０１のデータが書き換えられる。従って、τ１以降は改ざんされたデータを読み出すことになる。
【００５６】
即ち本実施形態では、所定の有効期間［τ０→τ１］のみアクセスすることが可能となる。同様の効果は、これら２つのエージング回路を直列接続することによっても得られるが、本実施形態においては、有効期間が過ぎるとメモリセル１０１の内容が書き換えられ、情報が消失することが特徴である。
【００５７】
（第４の実施形態）
前記した第３の実施形態において、τ０とτ１の組み合わせをメモリセル毎に変えることにより、セル毎に有効期間を設けることが可能となることも可能である。勿論、複数個のメモリセルを含むセグメントに対して同様な有効期間の設定が可能である。例として、４個のメモリセルをセグメントとした場合を、図１４に示す。
【００５８】
２本のワード線にそれぞれリセット用トランジスタ１０２が接続され、これらのトランジスタ１０２のゲートには第１のエージング回路１０４が接続されている。そして、デコーダ１０７（１０７−１，１０７−２）は、それぞれ第２のエージング回路１０８（１０８−１，１０８−２）を介してビット線に接続されている。第２のエージング回路１０８の寿命は共にτ０であり、第１のエージング回路１０４の寿命τ１よりも短くなっている。これにより、２×２のセグメントがτ０からτ１までの期間だけ読み出し可能となっている。
【００５９】
なお、デコーダ１０７−１，１０７−２はビット線毎に必ずしも独立して設ける必要はなく、共通にしても良い。また、上述したセグメントのビット数は、２×２、２×３、２×４、…、３×５、…、１５×９、…等異なる組み合わせが混在しても良い。
【００６０】
また、図１５に示すように、それぞれのセグメント毎にアクセス可能な有効期間を個別に設けることも可能である。図１５において、２列又は３列に対応する第１のエージング回路１０４−１の寿命はτ1a、２８列に対応する第１のエージング回路１０４−２の寿命はτ1b、４行又は７行に対応する第２のエージング回路１０８−１の寿命はτ0a、１１行又は３２行に対応する第２のエージング回路１０４−２の寿命はτ0bである。また、τ1aはτ0a，τ0bのどちらよりも長く、τ1bもτ0a，τ0bのどちらよりも長い。
【００６１】
従って、４×２セグメントの有効期間は［τ0aからτ1a］であり、１１×３セグメントの有効期間は［τ0bからτ1a］であり、７×２８セグメントの有効期間は［τ0aからτ1b］であり、３２×２８セグメントの有効期間は［τ0bからτ1b］である。何れも有効期間終了後に保持情報が消失することを特徴とする。
【００６２】
なお、ここまでの実施形態において用いたエージング回路を実現する方法は、前記図１０に示した構成に限られるものではない。実施形態では、一例としてあげたに過ぎず、本発明の効果を損なわない限り、どのような寿命制御回路を用いても差し支えない。
【００６３】
（第５の実施形態）
以上の実施形態は、全て寿命制御性向上のためエージング回路を用いているが、製造技術が飛躍的に進歩するか、他の寿命制御技術が開発されるなどして、寿命制御のために上述したような回路技術が不要になった場合、エージング回路の代わりに単体のエージングデバイスを用いることもできる。
【００６４】
図１６は、前記図１１に示す構成において、第１のエージング回路１０４の代わりにエージングデバイス１０９を用いた回路構成である。図１６の回路構成における動作は、図１１の回路構成と同じである。また、図１２〜図１５の構成においても同様に、第１のエージング回路１０４の代わりにエージングデバイス１０９を用いることが可能である。さらに、第２のエージング回路１０８の代わりにエージングデバイスを用いることも可能である。
【００６５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、不揮発性メモリセルとして２層ゲート構成のＥＥＰＲＯＭを用いたが、２層ゲート構造のものに限らず、ＭＲＡＭ，ＮＯＭＯＳ等も適用でき、更には電源と切断した状態でメモリを保持することができるものであれば何でも良い。
【００６６】
また実施形態では、降圧回路としてタンデム状に直列されたインバータ回路が採用されているが、エージングデバイスのゲート長を大きくしたり、エージングデバイスの入力端子までの抵抗を大きく取るなどして降圧回路を省くことも可能である。一例として、入力側拡散層がゲート端と重なり合わないエージングデバイスの断面構成を、図１７（ａ）（ｂ）に示しておく。入力側拡散層（例えばソース端）とゲート端とが離間しているため、この離間領域が抵抗となり、降圧回路を設けたのと同じ効果が得られる。
【００６７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６８】
【発明の効果】
以上詳述したように本発明によれば、通常の不揮発性メモリセルアレイに対し、エージング回路，リセット用トランジスタ，昇圧回路を設け、有効期間終了後にメモリセルにアクセスすると、エージング回路，リセット用トランジスタ，昇圧回路によってメモリセルの記憶内容を書き換えるようにしているので、有効期間終了後にアクセスしてもメモリセルの記憶内容が蒸発してしまうため、耐タンパ性能を向上させることが可能となる。
【図面の簡単な説明】
【図１】エージングデバイスの基本構成を示す図。
【図２】エージングデバイスの基本構成を実現する第１の具体例を示す図。
【図３】図２の構成がエージングデバイスとしての機能を有することを説明するための模式図。
【図４】図２のエージングデバイスの出力信号の経時変化を示す図。
【図５】エージングデバイスの基本構成を実現する第２の具体例を示す図。
【図６】エージングデバイスの基本構成を実現する第３の具体例を示す図。
【図７】エージングデバイスの動作特性を示す図。
【図８】エージングデバイスを並列に接続した様子を示す図。
【図９】エージングデバイスを並列に接続した様子を示す図。
【図１０】トリミング回路の一例を示す図。
【図１１】第１の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１２】第２の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１３】第３の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１４】第４の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１５】第４の実施形態に係わる有効期限付き半導体記憶装置の別の例を示す回路構成図。
【図１６】第５の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１７】降圧回路の代わりに拡散層とゲート端を離した経時変化回路の断面を示す図。
【符号の説明】
１１…機能領域 １２…機能変化センス部
１３…入力部 １４…出力部
２０，５０…Ｓｉ基板 ２１，５１…ソース領域
２２，５２…ドレイン領域 ２３，５３…チャネル
２４，５４…トンネル絶縁膜 ２５…浮遊ゲート
２６…絶縁膜 ２７，５５…制御ゲート
２８，５８…ソース電極 ２９，５９…ドレイン電極
５６…ｐｎ接合 ５７…ショットキー接合
６１，７１，８１…エージングデバイス
６２…共通ソース ６３…共通ドレイン
７０…チップ ７２…デコーダ
８０…トリミング回路 ８２…トリミング用トランジスタ
８３…演算回路 ８４，８６…メモリ
８５…センス回路 １００…メモリセルアレイ
１０１…不揮発性メモリセル １０２…リセットトランジスタ
１０３…昇圧回路 １０４，１０８…エージング回路
１０５…降圧回路 １０７…デコーダ
１０９…エージングデバイス
【発明の属する技術分野】
本発明は、有効期限付き半導体装置に係わり、特に不揮発性メモリセルの記憶内容を一定期間経過後に書き換えるようにした有効期限付き半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、時間の経過と共に出力が変化するエージングデバイス（経時変化素子）の応用例として、メモリセルのデータ保持時間を制御するものが提案されている（例えば、特許文献１参照）。これは、メモリセルの記憶という特定の機能を一定時間経過後に失わせることを目的とするものである。しかしこの提案においては、特別のメモリセルが必要になると共に、データの信頼性が低いという欠点があった。
【０００３】
そこで本発明者らは、既存の不揮発性メモリセルにエージングデバイスからなる所謂タイマーセルを接続し、機能領域間のアクセスをエージングデバイスが切断することによって、メモリセルに有効期限を与えることを提案した。これは、一定期間経過するとデータが消去されるのと実質的に等価であり、機密情報の保持などに有効である。
【０００４】
ところがこの方法では、有効期間後はメモリセルの記憶内容を読み出せないようにしているものの、メモリセルに記憶された情報は有効期間後も保存されたままとなっている。このため、高度な解析技術を駆使すれば、有効期間後にメモリセルの記憶内容（機密情報）に不正にアクセスすることが可能となる。
【０００５】
【特許文献１】
特開２００２−２４６８８７
【０００６】
【発明が解決しようとする課題】
このように、不揮発性メモリセルにエージングデバイスを接続し、所定期間経過後にメモリセルへのアクセスを切断する方法では、メモリに記憶された情報が有効期間後も保存されたままになっているため、高度な解析技術を駆使して有効期間後に機密情報に不正にアクセスされる恐れがある。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、有効期間終了後にアクセスするとメモリセルが自動的に書き換えられ、メモリセルの保持情報が蒸発することによって耐タンパ性を向上させた有効期限付き半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち本発明は、ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、前記ワード線にソース・ドレインの一方が接続されたリセット用トランジスタと、前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路とを具備してなる有効期限付き半導体記憶装置において、第１の経時変化回路の所定の寿命後に電源が供給されたとき、前記リセット用トランジスタがオン状態になり、前記不揮発性メモリセルに記憶された情報がリセットされることを特徴とする。
【００１０】
また本発明は、ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、前記ワード線にソース・ドレインの一方が接続されたリセット用トランジスタと、前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路と、電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、前記メモリセルのデータを読み出すためのデコーダと前記ビット線との間に挿入され、所定の寿命前では前記デコーダとビット線とのアクセスを遮断状態とし、所定の寿命後では前記デコーダとビット線とのアクセスを接続状態とする第２の経時変化回路とを具備してなる有効期限付き半導体記憶装置において、第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも長いことを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１２】
(1) 第１の経時変化回路又は第１及び第２の経時変化回路は、複数の経時変化デバイスを並列接続してなり、これらの経時変化デバイスの合算出力に基づいて前記出力端に現れる出力信号を制御するものであること。
【００１３】
(2) 昇圧回路と第１の経時変化回路との間に降圧回路を設けてなること。
【００１４】
(3) 第１の経時変化回路を構成する経時変化デバイスは、ソース・ドレイン拡散層間にゲートを有するトランジスタ構造であり、該経時変化デバイスの入力側の拡散層がゲート下に重ならないこと。
【００１５】
(4) 第１の経時変化回路は、ワード線に接続された全てのリセット用トランジスタのゲートに接続されていること。
【００１６】
(5) 第１の経時変化回路は、１本のワード線毎に設置されていること。さらに、それぞれ個別に設定された寿命を持っていること。
【００１７】
(6) 第１の経時変化回路は、複数本のワード線に対して１つ設置されていること。さらに、それぞれ個別に設定された寿命を持っていること。
【００１８】
(7) 第１の経時変化回路は、複数本のワード線に対して１つ設置され、それぞれ個別に設定された寿命を持っており、第２の経時変化回路は１本のビット線毎に設置され、所定数のグループ毎に個別に設定された寿命を持っており、第１の経時変化回路の寿命と第２の経時変化回路の寿命の組み合わせで特徴付けられた不揮発性メモリセルのセグメントが混在していること。
【００１９】
(8) 経時変化デバイスは、電源と切断された状態でリーク現象を伴う電界効果型トランジスタであること。例えば、電気的書き替え可能なＥＥＰＲＯＭであること。
【００２０】
（作用）
本発明によれば、リセット用トランジスタ，第１の経時変化回路，及び昇圧回路を設けることにより、有効期間終了後にリセット用トランジスタをオンしてメモリセルに高電圧を印加することにより、メモリセルの内容を強制的に書き換えることができる。つまり、有効期間終了後に、メモリセルへのアクセスを切断するのではなく、メモリセルの保持情報を蒸発させることにより、有効期間終了後に機密情報に不正にアクセスされるのを確実に防止できることになる。
【００２１】
【発明の実施の形態】
まず、発明の実施形態を説明する前に、エージングデバイスについて説明しておく。
【００２２】
図１は、エージングデバイスの基本構成を示す図である。エージングデバイスの中心部は、経時変化する機能領域１１と、この経時変化をセンスする機能変化センス部１２である。機能変化センス部１２には、入力部１３から入力信号が入力され、その入力信号に応じて出力部１４から出力信号が出力される。集積回路では、この経時変化する機能領域として、電源と切断した状態でリーク現象を伴う電荷蓄積層を用いるのが望ましい。また、センス部としては電界効果を電気抵抗に変換するチャネル等が望ましい。
【００２３】
図２は、このエージングデバイスの基本構成を実現する第１の具体例である。Ｓｉ基板２０の表面部分にソース領域２１とドレイン領域２２が離間して設けられ、ソース領域２１とドレイン領域２２との間のチャネル２３上にトンネル絶縁膜（第１のゲート絶縁膜）２４を介してフローティングゲート２５が形成され、その上に絶縁膜（第２のゲート絶縁膜）２６を挟んで制御ゲート２７が形成されている。ソース領域２１及びドレイン領域２２には、それぞれソース電極２８とドレイン電極２９が設けられている。
【００２４】
この構成は、基本的には２層ゲート構造のＥＥＰＲＯＭと同様であるが、一般的なメモリセルに比してトンネル絶縁膜２４の膜厚が薄くなっている。具体的には、一般的なメモリセルのトンネル絶縁膜の膜厚が約１０ｎｍ程度であるのに対し、エージングデバイスに用いるメモリセルのトンネル絶縁膜は約１〜６ｎｍと薄くなっている。
【００２５】
ここで、経時変化する機能領域はフローティングゲート２５が対応し、経時変化センス部はチャネル２３が対応し、入力部はソース電極２８とドレイン電極２９が対応し、入力信号はソース領域２１とドレイン領域２２との間の電位差が対応し、出力部はドレイン電極２９が対応し、出力信号はドレイン電流が対応している。
【００２６】
図３は、図２で示した具体例がエージングデバイスとしての機能を有することを説明する図である。但し、ソース・ドレイン拡散層はｐ型、基板はｎ型を仮定する。前処理として、制御ゲートから基板界面とフローティングゲートの間に高電界を印加し、ＦＮトンネリングによって電子をチャネルからフローティングゲートに注入しておく。このとき、基板界面は反転して正孔が集中し、（ａ）のように基板界面にチャネルが開く。
【００２７】
この状態から、時間の経過と共にフローティングゲートの電子が基板界面に直接トンネルし、チャネル電界を減少させる。本来、このような直接トンネリングによる電界の減少は電子の電荷が小さいため連続的に行われるが、説明を簡単にするため、時刻ｔ1 に不連続に電界の減少が生じるものとする。すると、（ｂ）及び（ｃ）のグラフで示すように、ドレイン電流として現れる出力信号の時間変化は不連続になる。
【００２８】
その後、（ｄ）に示すように時刻ｔ2 で再び直接トンネリングが生じ、（ｅ）のような状態になる。さらに、時刻ｔ3 で直接トンネリングが起こると、（ｆ）に示すようにフローティングゲートに注入されていた電子が全て抜け、チャネルが消失して時刻ｔ3 以降出力信号が流れなくなる。この例では、エージングデバイスの寿命とは蓄積された電荷が抜ける寿命なのである。従って、後述するノーマリーオン型エージングデバイスで出力信号が増大してくる時間も寿命と呼ぶことができる。
【００２９】
この説明は、上述したとおり、説明の簡単を期したため不連続な出力信号の時間変化を導き出したが、実際には、図４に示すように出力信号の変化は連続的になっている。時刻ｔａからｔｂの間に直接トンネリングが生じ、最後にはチャネルが消失してノイズレベルまで出力信号が低下する。エージングデバイスは、時刻ｔａからｔｂの間の、この経時変化を利用するものである。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、詳細は省略する。
【００３０】
図５は、エージングデバイスの基本構成を実現する第２の具体例である。ｎ型Ｓｉ基板５０の表面部にｐ+ 型ソース領域５１とｐ+ 型ドレイン領域５２とが離間して設けられ、これらのソース領域５１とドレイン領域５２との間のチャネル５３上にトンネル絶縁膜５４を介してゲート５５が形成され、その上にリーク電流を制御するためのｐｎ接合５６を有している。ソース領域５１及びドレイン領域５２には、それぞれソース電極５８とドレイン電極５９が設けられている。
【００３１】
ここで、経時変化する機能領域はゲート５５とｐｎ接合５６が対応し、経時変化センス部はチャネル５３が対応し、入力部はソース電極５８とドレイン電極５９が対応し、入力信号はソース領域５１とドレイン領域５２との間の電位差が対応し、出力部はドレイン電極５９が対応し、出力信号はドレイン電流が対応している。
【００３２】
経時変化の機能の説明は、直接トンネリングをｐｎ接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００３３】
図６は、エージングデバイスの基本構成を実現する第３の具体例である。図５に示した第２の具体例と異なるのは、ｐｎ接合５６の代わりにショットキー接合５７を設けたことである。この場合、経時変化する機能領域はゲート５５とショットキー接合５７が対応することになる。また、経時変化の機能の説明は、直接トンネリングをショットキー接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００３４】
下記の（表１）は、エージングデバイスの特性分類を示すものである。
【００３５】
【表１】
本実施形態に用いるエージングデバイスは、この（表１）のうちノーマリーオン型のものである。ノーマリーオン型の特性は、図７（ｂ）に示すように、寿命τB 経過後に入力を加えるとエージングデバイスの２つの端子間に出力信号が発生するものである。寿命τB 以前に入力を加えても出力信号は発生しない。反対に、図７（ａ）はノーマリーオフ型の動作特性であり、寿命τA 経過後に入力を加えても出力信号が得られないことを示している。
【００３７】
ここで、エージングデバイスを単独で用いると寿命ばらつきを制御することが難しく、図８に示すように、並列化して出力信号を合算して用いることが望ましい。図中の６１はエージングデバイス、６２は共通ソース、６３は共通ドレインである。この例では、エージングデバイスとして２層ゲート構造の素子を用いているが、素子構造はこの例に規定されているわけではない。経時変化を起こす電界効果デバイスであれば何でも用いることができる。また、出力を合算するエージングデバイスは、チップ上に並列化していればどのようにレイアウトしても良い。図９は、その一例を示すものであり、図中の７０はチップ、７１はエージングデバイス、７２はデコーダである。ここでは、合算出力信号ＩＤをデコーダ７２が読み取るようにしてある。
【００３８】
また、複数のエージングデバイスを用いる場合、各デバイスのばらつきを考慮し、出力信号に極端に差のあるあるものは除外するのが望ましい。このようなトリミングを並列化回路の中に適用した例を図１０に示す。図中の一点鎖線で囲った部分８０がトリミング回路であり、破線で囲った部分は合算回路である。また、図中の８１はエージングデバイス、８２は２層ゲート構成のフラッシュメモリ（トリミング用トランジスタ）、８３は演算回路、８４は電流レベルＩA ，ＩB を記憶したメモリ、８５はセンス回路、８６は参照信号Ｉ0 を記憶したメモリである。
【００３９】
このような構成において、フラッシュメモリ８２に電荷を注入し、オン状態にしておく。続いて、エージングデバイス８１にドレイン電圧を印加する。そのドレイン電流を演算回路８３でセンスし、予め設定しておいた電流レベルＩA ，ＩB と比較する。このＩA ，ＩB は、許容されるドレイン電流の最小値と最大値である。ここでセンスしたドレイン電流がＩA とＩB の間になければフラッシュメモリ８２の制御ゲートに電圧を印加してオフ状態に変更する。こうして当該ビットを合算できないようにする。このように、フラッシュメモリのしきい値の書き換えによってトリミングを実行するのである。
【００４０】
一方、ここでセンスしたドレイン電流がＩA とＩB の間にあれば、そのまま合算する。合算したものをセンス回路８５でセンスし、参照信号Ｉ0 と比較する。これにより、エージングデバイスの経時変化特性のばらつきを抑制することができる。
【００４１】
なお、上記のようにエージングデバイスを複数個並列接続して寿命ばらつきを抑制する方法については、既に本発明者提案している（特願２００２−３３６９６１号）。
【００４２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００４３】
（第１の実施形態）
図１１は、本発明の第１の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。この装置は、ノーマリーオン型エージングデバイスの寿命制御性を向上させるように構成されたエージング回路と、ワード線に接続されたリセットトランジスタと、不揮発性メモリと、昇圧回路と、降圧回路を用い、寿命経過後にアクセスするとメモリが蒸発するようになっている。
【００４４】
メモリセルアレイ１００は、浮遊ゲートと制御ゲートを有する通常の２層ゲート構造のトランジスタ（ＥＥＰＲＯＭ）からなる不揮発性メモリセル１０１をマトリクス配置したものである。即ち、行方向に複数本のビット線ＢＬが配置され、列方向に複数本のワード線ＷＬが配置され、各々のビット線ＢＬとワード線ＷＬとの交点部にそれぞれメモリセル１０１が配列されてメモリアレイ１００が構成されている。
【００４５】
各ワード線ＷＬにはそれぞれリセット用トランジスタ１０２のソース・ドレインの一方が接続され、リセット用トランジスタ１０２のソース・ドレインの他方は、電源電圧よりも高い電圧を発生する昇圧回路１０３に共通接続されている。更に、リセット用トランジスタ１０２のゲートは共通接続されている。昇圧回路１０３とリセット用トランジスタ１０２のゲートとの間には、第１のエージング回路１０４と降圧回路１０５が直列に挿入されている。
【００４６】
エージング回路１０４は、前記図８〜１０に示したように、複数のエージングデバイスを並列接続し、寿命ばらつきを抑制したものである。また、降圧回路１０５は、エージング回路１０４に昇圧回路１０３からの高電圧が加わるのを防止するものであり、タンデム状に直列したインバータ回路となっているが、本発明の効果を損なわない限りどのような降圧回路を用いても差し支えない。
【００４７】
このような構成において、不揮発性メモリセル１０１にアクセスしようとしたとき、ノーマリーオン型のエージング回路１０４の寿命後であればリセットトランジスタ１０２がオン状態になるので、昇圧回路１０３を経て増大した入力ＶDD（Ｈ）が、ワード線ＷＬを通してメモリセル１０１のゲートに印加され、直ちに全てのメモリセル１０１が書き換えられ、情報が消去される。逆に、ノーマリーオン型エージング回路１０４の寿命前であれば、ワード線ＷＬに接続したリセットトランジスタがオフになっているのでこのような蒸発は起こらず、データ線を通してメモリセル１０１に記憶された情報にアクセスすることができる。
【００４８】
このように本実施形態によれば、エージング回路１０４の寿命で決まる有効期間終了後にリセット用トランジスタ１０２をオンしてメモリセル１０１に高電圧を印加することにより、メモリセル１０１の内容を強制的に書き換えることができる。つまり、有効期間終了後に、メモリセル１０１の保持情報を蒸発させることにより、有効期間終了後に機密情報に不正にアクセスされるのを未然に防止することができる。そしてこの場合、メモリセル１０１へのアクセスを切断するのではなく、メモリセル１０１の記憶情報そのものを書き換えているので、高度な解析技術を駆使しても、有効期間後にメモリセルの記憶内容（機密情報）にアクセスすることは不可能となる。
【００４９】
また、不揮発性メモリセル自体は既存のものでよく、エージング回路１０４及びリセット用トランジスタ１０２等を付加するのみで実現できることから、製造コストの低減に寄与することができる。さらに、エージング回路１０４を複数のエージングデバイスを並列接続して構成しているので、エージング回路１０４における寿命特性を制御性良く定めることができ、これにより本実施形態装置を要求される設計値通りに製作することが可能となる。
【００５０】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。なお、図１１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５１】
本実施形態は、メモリセル１０１の集団を幾つかのセグメントに分割し、それぞれ寿命τ１，τ２，τ３のエージング回路１０４（１０４−１〜１０４−３）及び降圧回路１０５（１０５−１〜１０５−３）と関連付けしたものである。即ち、寿命τ１のエージング回路１０４−１はリセットトランジスタ１０２−１のゲートに接続され、寿命τ２のエージング回路１０４−２はリセットトランジスタ１０２−２のゲートに接続され、寿命τ３のエージング回路１０４−３はリセットトランジスタ１０２−３のゲートに接続されている。この回路構成の意味するところは、各セグメントの情報が蒸発する時間を個別に設定できることである。
【００５２】
このような構成において、例えば各ワード線ＷＬに対応するメモリセル１０１に異なる暗号情報を記憶させておき、τ１＜τ２＜τ３の条件に設定しておけば、τ１のエージング回路１０４−１に繋がるメモリセル１０１のデータが消去されても、τ２，τ３のエージング回路１０４−２，１０４−３に繋がるメモリセル１０１のデータは依然として保持されている。従って、最初はτ１のエージング回路１０４−１に繋がるメモリセル１０１のデータを読み出し、τ１経過後はτ２のエージング回路１０４−２に繋がるメモリセル１０１のデータを読み出し、τ２経過後はτ３のエージング回路１０４−３に繋がるメモリセル１０１のデータを読み出すようにすれば、一定期間経過する都度に暗号を変えることが可能となる。
【００５３】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。なお、図１１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５４】
本実施形態では、ワード線側に上述したように寿命τ１の第１のエージング回路１０４を設置することに加え、ビット線側にτ１より短い寿命τ０の第２のエージング回路１０８を設置している。即ち、デコーダ１０７とビット線ＢＬとの間に第２のエージング回路１０８を挿入している。なお、第２のエージング回路１０８も第１のエージング回路１０２と同様に、ノーマリーオン型エージングデバイスの寿命制御性を向上させるように構成されたものである。
【００５５】
このような構成であれば、τ０が経過するまではエージング回路１０４，１０８は共にオフとなり、デコーダ１０７とメモリセル１０１とが非接続の状態である。τ０が経過するとエージング回路１０８がオンとなり、デコーダ１０７とメモリセル１０１とが接続され，メモリセル１０１のデータが読み出し可能となる。そして、τ１が経過するとエージング回路１０４がオンとなり、メモリセル１０１のデータが書き換えられる。従って、τ１以降は改ざんされたデータを読み出すことになる。
【００５６】
即ち本実施形態では、所定の有効期間［τ０→τ１］のみアクセスすることが可能となる。同様の効果は、これら２つのエージング回路を直列接続することによっても得られるが、本実施形態においては、有効期間が過ぎるとメモリセル１０１の内容が書き換えられ、情報が消失することが特徴である。
【００５７】
（第４の実施形態）
前記した第３の実施形態において、τ０とτ１の組み合わせをメモリセル毎に変えることにより、セル毎に有効期間を設けることが可能となることも可能である。勿論、複数個のメモリセルを含むセグメントに対して同様な有効期間の設定が可能である。例として、４個のメモリセルをセグメントとした場合を、図１４に示す。
【００５８】
２本のワード線にそれぞれリセット用トランジスタ１０２が接続され、これらのトランジスタ１０２のゲートには第１のエージング回路１０４が接続されている。そして、デコーダ１０７（１０７−１，１０７−２）は、それぞれ第２のエージング回路１０８（１０８−１，１０８−２）を介してビット線に接続されている。第２のエージング回路１０８の寿命は共にτ０であり、第１のエージング回路１０４の寿命τ１よりも短くなっている。これにより、２×２のセグメントがτ０からτ１までの期間だけ読み出し可能となっている。
【００５９】
なお、デコーダ１０７−１，１０７−２はビット線毎に必ずしも独立して設ける必要はなく、共通にしても良い。また、上述したセグメントのビット数は、２×２、２×３、２×４、…、３×５、…、１５×９、…等異なる組み合わせが混在しても良い。
【００６０】
また、図１５に示すように、それぞれのセグメント毎にアクセス可能な有効期間を個別に設けることも可能である。図１５において、２列又は３列に対応する第１のエージング回路１０４−１の寿命はτ1a、２８列に対応する第１のエージング回路１０４−２の寿命はτ1b、４行又は７行に対応する第２のエージング回路１０８−１の寿命はτ0a、１１行又は３２行に対応する第２のエージング回路１０４−２の寿命はτ0bである。また、τ1aはτ0a，τ0bのどちらよりも長く、τ1bもτ0a，τ0bのどちらよりも長い。
【００６１】
従って、４×２セグメントの有効期間は［τ0aからτ1a］であり、１１×３セグメントの有効期間は［τ0bからτ1a］であり、７×２８セグメントの有効期間は［τ0aからτ1b］であり、３２×２８セグメントの有効期間は［τ0bからτ1b］である。何れも有効期間終了後に保持情報が消失することを特徴とする。
【００６２】
なお、ここまでの実施形態において用いたエージング回路を実現する方法は、前記図１０に示した構成に限られるものではない。実施形態では、一例としてあげたに過ぎず、本発明の効果を損なわない限り、どのような寿命制御回路を用いても差し支えない。
【００６３】
（第５の実施形態）
以上の実施形態は、全て寿命制御性向上のためエージング回路を用いているが、製造技術が飛躍的に進歩するか、他の寿命制御技術が開発されるなどして、寿命制御のために上述したような回路技術が不要になった場合、エージング回路の代わりに単体のエージングデバイスを用いることもできる。
【００６４】
図１６は、前記図１１に示す構成において、第１のエージング回路１０４の代わりにエージングデバイス１０９を用いた回路構成である。図１６の回路構成における動作は、図１１の回路構成と同じである。また、図１２〜図１５の構成においても同様に、第１のエージング回路１０４の代わりにエージングデバイス１０９を用いることが可能である。さらに、第２のエージング回路１０８の代わりにエージングデバイスを用いることも可能である。
【００６５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、不揮発性メモリセルとして２層ゲート構成のＥＥＰＲＯＭを用いたが、２層ゲート構造のものに限らず、ＭＲＡＭ，ＮＯＭＯＳ等も適用でき、更には電源と切断した状態でメモリを保持することができるものであれば何でも良い。
【００６６】
また実施形態では、降圧回路としてタンデム状に直列されたインバータ回路が採用されているが、エージングデバイスのゲート長を大きくしたり、エージングデバイスの入力端子までの抵抗を大きく取るなどして降圧回路を省くことも可能である。一例として、入力側拡散層がゲート端と重なり合わないエージングデバイスの断面構成を、図１７（ａ）（ｂ）に示しておく。入力側拡散層（例えばソース端）とゲート端とが離間しているため、この離間領域が抵抗となり、降圧回路を設けたのと同じ効果が得られる。
【００６７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６８】
【発明の効果】
以上詳述したように本発明によれば、通常の不揮発性メモリセルアレイに対し、エージング回路，リセット用トランジスタ，昇圧回路を設け、有効期間終了後にメモリセルにアクセスすると、エージング回路，リセット用トランジスタ，昇圧回路によってメモリセルの記憶内容を書き換えるようにしているので、有効期間終了後にアクセスしてもメモリセルの記憶内容が蒸発してしまうため、耐タンパ性能を向上させることが可能となる。
【図面の簡単な説明】
【図１】エージングデバイスの基本構成を示す図。
【図２】エージングデバイスの基本構成を実現する第１の具体例を示す図。
【図３】図２の構成がエージングデバイスとしての機能を有することを説明するための模式図。
【図４】図２のエージングデバイスの出力信号の経時変化を示す図。
【図５】エージングデバイスの基本構成を実現する第２の具体例を示す図。
【図６】エージングデバイスの基本構成を実現する第３の具体例を示す図。
【図７】エージングデバイスの動作特性を示す図。
【図８】エージングデバイスを並列に接続した様子を示す図。
【図９】エージングデバイスを並列に接続した様子を示す図。
【図１０】トリミング回路の一例を示す図。
【図１１】第１の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１２】第２の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１３】第３の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１４】第４の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１５】第４の実施形態に係わる有効期限付き半導体記憶装置の別の例を示す回路構成図。
【図１６】第５の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１７】降圧回路の代わりに拡散層とゲート端を離した経時変化回路の断面を示す図。
【符号の説明】
１１…機能領域 １２…機能変化センス部
１３…入力部 １４…出力部
２０，５０…Ｓｉ基板 ２１，５１…ソース領域
２２，５２…ドレイン領域 ２３，５３…チャネル
２４，５４…トンネル絶縁膜 ２５…浮遊ゲート
２６…絶縁膜 ２７，５５…制御ゲート
２８，５８…ソース電極 ２９，５９…ドレイン電極
５６…ｐｎ接合 ５７…ショットキー接合
６１，７１，８１…エージングデバイス
６２…共通ソース ６３…共通ドレイン
７０…チップ ７２…デコーダ
８０…トリミング回路 ８２…トリミング用トランジスタ
８３…演算回路 ８４，８６…メモリ
８５…センス回路 １００…メモリセルアレイ
１０１…不揮発性メモリセル １０２…リセットトランジスタ
１０３…昇圧回路 １０４，１０８…エージング回路
１０５…降圧回路 １０７…デコーダ
１０９…エージングデバイス
Claims (9)
- ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、
ゲートと、一方が前記ワード線に接続されたソース・ドレインとを備え、所定のしきい値を持つリセット用トランジスタと、
前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、
電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路とを具備してなり、
第１の経時変化回路の所定の寿命後に電源が供給されたとき、前記リセット用トランジスタがオン状態になり、前記不揮発性メモリセルに記憶された情報がリセットされることを特徴とする有効期限付き半導体記憶装置。 - ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、
ゲートと、一方が前記ワード線に接続されたソース・ドレインとを備え、所定のしきい値を持つリセット用トランジスタと、
前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、
電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路と、
電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、前記メモリセルのデータを読み出すためのデコーダと前記ビット線との間に挿入され、所定の寿命前は前記デコーダとビット線とのアクセスを遮断状態とし、所定の寿命後は前記デコーダとビット線とのアクセスを接続状態とする第２の経時変化回路とを具備してなり、
第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも長いことを特徴とする有効期限付き半導体記憶装置。 - 第１の経時変化回路又は第１及び第２の経時変化回路は、複数の経時変化デバイスを並列接続してなり、これらの経時変化デバイスの合算出力に基づいて前記出力端に現れる出力信号を制御するものであることを特徴とする請求項１又は２記載の有効期限付き半導体記憶装置。
- 前記昇圧回路と第１の経時変化回路との間に降圧回路を設けてなることを特徴とする請求項１又は２記載の有効期限付き半導体記憶装置。
- 第１の経時変化回路を構成する経時変化デバイスは、ソース・ドレイン拡散層間にゲートを有するトランジスタ構造であり、該経時変化デバイスの入力側の拡散層がゲート下に重ならないことを特徴とする請求項１又は２記載の有効期限付き半導体記憶装置。
- 第１の経時変化回路は、１本のワード線毎に設置されていることを特徴とする請求項１又は２記載の有効期限付き半導体記憶装置。
- 第１の経時変化回路は、複数本のワード線に対して１つ設置されていることを特徴とする請求項１又は２記載の有効期限付き半導体記憶装置。
- 第１の経時変化回路は、複数本のワード線に対して１つ設置され、それぞれ個別に設定された寿命を持っており、第２の経時変化回路は１本のビット線毎に設置され、所定数のグループ毎に個別に設定された寿命を持っており、第１の経時変化回路の寿命と第２の経時変化回路の寿命の組み合わせで特徴付けられた不揮発性メモリセルのセグメントが混在していることを特徴とする請求項２記載の有効期限付き半導体記憶装置。
- 複数のワード線と複数のビット線との各交差部付近にそれぞれ設けられた不揮発性メモリセルと、
ゲートと、一方が前記各ワード線に接続されたソース・ドレインを備え、所定のしきい値を備える複数のリセット用トランジスタと、
前記各リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、
電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、複数本のワード線に対して１つ設けられ、それぞれ個別に設定された寿命を持っており、入力端子が前記昇圧回路に接続され、出力端子が前記各リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路と、
電荷蓄積層への電荷の蓄積状態で入出力端間の抵抗が変化するトランジスタ構造からなり、電源と切断された状態で電荷蓄積層の蓄積電荷が減少し、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、前記メモリセルのデータを読み出すためのデコーダと前記ビット線との間に挿入され、所定数のグループ毎に個別に設定された寿命を持っており、所定の寿命前では前記デコーダとビット線とのアクセスを遮断状態とし、所定の寿命後では前記デコーダとビット線とのアクセスを接続状態とする第２の経時変化回路とを具備してなり、
第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも長く設定され、第１の経時変化回路の寿命と第２の経時変化回路の寿命の組み合わせで特徴付けられた不揮発性メモリセルのセグメントが混在していることを特徴とする有効期限付き半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003123739A JP4088195B2 (ja) | 2003-04-28 | 2003-04-28 | 有効期限付き半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003123739A JP4088195B2 (ja) | 2003-04-28 | 2003-04-28 | 有効期限付き半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004326981A JP2004326981A (ja) | 2004-11-18 |
| JP4088195B2 true JP4088195B2 (ja) | 2008-05-21 |
Family
ID=33501542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003123739A Expired - Fee Related JP4088195B2 (ja) | 2003-04-28 | 2003-04-28 | 有効期限付き半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4088195B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101717982B (zh) * | 2009-12-16 | 2012-03-14 | 厦门大学 | 一种无氟环保型钛合金表面阳极氧化着色方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4509721B2 (ja) * | 2004-09-28 | 2010-07-21 | 株式会社東芝 | 半導体装置 |
| JP2006221364A (ja) * | 2005-02-09 | 2006-08-24 | Toshiba Corp | 半導体装置及びｂｉｏｓ認証システム |
| JP4544430B2 (ja) * | 2006-02-13 | 2010-09-15 | 日本電気株式会社 | コンピュータシステム、その機密情報の漏洩防止方法およびプログラム |
| JP4212622B2 (ja) * | 2006-11-30 | 2009-01-21 | 株式会社東芝 | 時限スイッチ付き情報担体及び半導体集積回路 |
| WO2013089867A2 (en) * | 2011-12-01 | 2013-06-20 | The Board Of Trustees Of The University Of Illinois | Transient devices designed to undergo programmable transformations |
| JP6201539B2 (ja) * | 2013-09-03 | 2017-09-27 | 富士通セミコンダクター株式会社 | メモリ |
-
2003
- 2003-04-28 JP JP2003123739A patent/JP4088195B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101717982B (zh) * | 2009-12-16 | 2012-03-14 | 厦门大学 | 一种无氟环保型钛合金表面阳极氧化着色方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004326981A (ja) | 2004-11-18 |
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Legal Events
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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