JP4017513B2 - パワーアンプクリッピング回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はパワーアンプ(高出力増幅器)回路に係り、特に出力波形がクリッピングされる時の急激な信号変化を抑制し、かつクリッピング以後にも本来の波形と一致する出力波形を発生させるパワーアンプクリッピング回路に関する。さらに、本発明は、パワーアンプ出力クリッピング方法に関する。
【0002】
【従来の技術】
一般的にパワーアンプは多数のトランジスタや集積回路素子などを具備してオーディオ機器から出力される音声信号を充分なパワーで出力し、より良好な音を発生させる装置である。
【0003】
パワーアンプ回路に過度な入力が印加されたり、電源回路の電流能力が足りなかったりすれば、パワーアンプ回路から出力される出力波形が歪むようになるが、これをクリッピングという。
【0004】
パワーアンプ回路は出力信号をさらにフィードバックしてパワーアンプ回路に入力するフィードバックループを具備する。ところが、過度な入力がパワーアンプ回路に印加されたり、電源回路の電流能力が足りなくてパワーアンプ回路から出力される出力波形が歪むようになる現象が発生すると、出力波形が歪む区間ではパワーアンプ回路のフィードバックループが動作できなくなる。
【0005】
図1は、従来のパワーアンプクリッピング回路の出力波形を示す波形図である。
参照番号100で表される図1には従来のパワーアンプクリッピング回路の入力波形110と出力波形112が示されている。
図1を参照すれば、点線部分110は出力波形が歪まなかった場合の本来の出力波形を示し、実線部分112は出力波形がクリッピングされることを示す。過度な入力が印加された場合、パワーアンプの出力範囲を外れる部分はクリッピングされることが分かる。
【0006】
高周波雑音114が図1に示されている。スピーカはインダクタンス成分を有する負荷と見られるので、出力波形が歪む区間では図1に示されたように高周波の雑音114まで発生して相当に耳障りな雑音を伴うようになり、特に高級アンプの場合に深刻に考慮しなければならない問題になる。
【0007】
図2は、出力歪みを防止するための従来のパワーアンプクリッピング回路を示す回路図である。
図2を参照すれば、従来のパワーアンプクリッピング回路200は、正の外部電源電圧+VCCと接地電圧GNDとの間に直列に接続された抵抗R1,R2により分割された一定した第1電圧VP1と入力電圧VIとを受信して比較し且つ出力する第1比較器I1、及び接地電圧GNDと負の外部電源電圧−VCCとの間に直列に接続された抵抗R2,R1により分割された一定した第2電圧VP2と入力電圧VIとを受信して比較し且つ出力する第2比較器I2、第1比較器I1の出力を受信する第1ダイオードD1、第2比較器I2の出力を受信する第2ダイオードD2、第1ダイオードD1及び第2ダイオードD2の出力により充電されるキャパシタC1、このキャパシタC1に充電された電圧により抵抗の役割をするトランジスタJ1、抵抗R0,R3,R4、アンプ210及び外部のスピーカの抵抗成分を表すインダクタLを具備する。
【0008】
図3は、図2のパワーアンプクリッピング回路の出力波形を示した波形図である。
本来の波形は310で表されている。図3の円で示された部分314は本来波形310に比べて出力波形312の歪みがよく現れている。
【0009】
パワーアンプクリッピング回路200は図1の出力波形に現れた高周波雑音を改善するためのものである。図2のパワーアンプクリッピング回路200を使っても高周波雑音は除去されるが、パワーアンプクリッピング回路200にキャパシタC1を追加しなければならず、またキャパシタC1により他の歪み312が追加される問題がある。
【0010】
従来のパワーアンプクリッピング回路200の動作を説明すれば、アンプ210の利得をAVとし、(R1+R2)/R2=AVになるように抵抗R1,R2の値を設定すれば、第1電圧VP1と第2電圧VP2は各々アンプ210の出力V0がクリッピングされる入力電圧VIのレベルと同様になる(この場合、アンプ210の出力範囲は正の外部電源電圧+VCC及び負の外部電源電圧−VCCと同じであると仮定する。実際には、アンプ210内部の素子により正の外部電源電圧+VCC及び負の外部電源電圧−VCCより小さな値になるが、このような偏差は抵抗R1,R2の値により補償できるので説明の便宜のために前記のように仮定する)。
【0011】
入力電圧VIが第1電圧VP1より小さく、第2電圧VP2より大きい場合、すなわち、正常な動作区間では第1比較器I1と第2比較器I2の出力は負の値を持ち、よって、第1比較器I1及び第2比較器I2の出力は第1ダイオードD1及び第2ダイオードD2によりブロッキングされ、キャパシタC1に電荷が充電されない。したがって、キャパシタC1の電位は0Vとなり、トランジスタJ1はターンオフされ、入力電圧VIに直列に接続された抵抗R0に電流が流れないため、入力電圧VIに電圧降下が発生せず、入力電圧VIの全てがアンプ210に印加されて正常動作をするようになる。
【0012】
しかし、入力電圧VIが第1電圧VP1より大きい場合、すなわち過電圧がパワーアンプクリッピング回路200に印加される場合、第2比較器I2の出力は相変らず負の値を持つが、第1比較器I1の出力は正の値を持ち、第1ダイオードD1はターンオンされてキャパシタC1に電荷が充電される。したがって、トランジスタJ1がターンオンされ、入力電圧VIは抵抗R0とトランジスタJ1のターンオン抵抗により分割された値となり、本来の入力電圧VIより小さな値になってアンプ210に印加される。ここでトランジスタJ1は接合型電界効果トランジスタ(JFET:Junction Field Effect Ttansistor)である。アンプ210の部分でフィードバックループ(図示せず)の動作が維持され続けられるため、図3に示されたように高周波雑音の発生を抑制しながら出力波形がクリッピングされる。
入力電圧VIが第2電圧VP2より小さい場合も入力電圧VIが第1電圧VP1より大きい場合の動作と類似しているのでここでは省略する。
【0013】
【発明が解決しようとする課題】
ところが、図2のパワーアンプクリッピング回路200と同じ回路構成を有する場合、回路にキャパシタC1を追加しなければならなく、図3に示されたように第1電圧VP1より大きい入力電圧VIがパワーアンプクリッピング回路200に印加されてキャパシタC1が充電されれば、抵抗R4により電荷がキャパシタC1から完全に放電されるまでトランジスタJ1がターンオンされて入力電圧VIが分割されるので、過度な入力電圧VIが印加された後、また正常な入力電圧VIが印加されてもアンプ210の出力波形V0が一定時間の間(すなわち、キャパシタC1の電荷が完全に放電される間)正常な出力波形V0(図3においては点線で表示されている。)より小さく出力されて原音と異なる問題がある。
【0014】
また、図2のパワーアンプクリッピング回路200と回路構成は違うが、クリッピング検出器(clipping detector)及び電圧制御減衰器(voltage controlled attenuator)を具備して出力波形の歪みを防ぐようにしたヨーロッパ特許出願:出願番号88108772.0もキャパシタを備えるので図2のパワーアンプクリッピング回路200と同じ問題点を持つ。
【0015】
本発明は前記問題点を解決するために案出されたものであって、その目的は、過度な入力電圧の印加により出力波形がクリッピングされる時、出力波形の急激な変化を抑制するとともに、キャパシタを省略して、過度な入力電圧の印加後すぐに現れる出力波形も本来の波形と一致させるパワーアンプクリッピング回路及びパワーアンプ出力クリッピング方法を提供することにある。
【0016】
【課題を解決するための手段】
本発明は、過度な入力電圧の印加により出力波形がクリッピングされる時、出力波形の急激な変化を抑制し、円滑にクリッピングされるようにするだけでなく、キャパシタを省略して、過度な入力電圧の印加後すぐに現れる出力波形も本来の波形と一致するようにしたパワーアンプクリッピング回路を構成することにある。すなわち、出力波形の最小歪みと最小高周波雑音を有するパワーアンプクリッピング回路を構成したものである。
【0017】
本発明のパワーアンプクリッピング回路は、入力電圧レベル分割部、第1ないし第6バイアストランジスタ、第1及び第2定電流源、第1差動増幅部、第2差動増幅部、第1出力電圧制御部、及び第2出力電圧制御部を具備することを特徴とする。
入力電圧レベル分割部は、入力電圧のレベルが属する区間を分ける第1及び第2分割電圧を発生する。第1及び第2バイアストランジスタは正の内部電源電圧に接続されて電流ミラーを形成し、所定の第1差動増幅部にバイアス電圧を提供する。第3バイアストランジスタは前記第1バイアストランジスタに接続されて前記第1差動増幅部にバイアス電圧を提供する。
第1定電流源は、前記第3バイアストランジスタと負の内部電源電圧間に接続され、前記第3バイアストランジスタを制御する。
第1差動増幅部は、前記第1分割電圧と前記入力電圧を受信し、前記入力電圧のレベルが前記第1分割電圧と所定の第1クリッピング電圧との間にあれば第1出力信号を発生し、前記入力電圧のレベルが前記第1分割電圧を超えれば第2出力信号を発生する。
第4及び第5バイアストランジスタは、負の内部電源電圧に接続されて電流ミラーを形成し、所定の第2差動増幅部にバイアス電圧を提供する。第6バイアストランジスタは、前記第4バイアストランジスタに接続され、前記第2差動増幅部にバイアス電圧を提供する。
第2定電流源は、前記第6バイアストランジスタと正の内部電源電圧間に接続され、前記第6バイアストランジスタを制御する。
第2差動増幅部は、前記第2分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが所定の第2クリッピング電圧と前記第2分割電圧との間にあれば第3出力信号を発生し、前記入力電圧のレベルが前記第2分割電圧を超えれば第4出力信号を発生する。
第1出力電圧制御部は、前記入力電圧に直列に接続される入力抵抗がパワーアンプに接続される出力ノードと前記負の内部電源電圧との間に接続され、前記第1及び第2出力信号に応答して前記入力電圧のレベルを下げて前記パワーアンプに印加する。
第2出力電圧制御部は、前記正の内部電源電圧と前記出力ノードとに接続され、前記第3及び第4出力信号に応答して前記入力電圧のレベルを上げて前記パワーアンプに印加する。
【0018】
好ましい形態として、前記入力電圧レベル分割部は、正の外部電源電圧に一端が接続され、前記第1分割電圧を発生する第1ノードに他端が接続される第1分割抵抗と、前記第1ノードに一端が、接地電圧に他端が接続される第2分割抵抗と、前記接地電圧に一端が、前記第2分割電圧を発生する第2ノードに他端が接続される第3分割抵抗と、前記第2ノードに一端が、負の外部電源電圧に他端が接続される第4分割抵抗とを具備する。
【0019】
また、前記第1差動増幅部は、前記第2バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第1分割電圧がベースに印加される第1立下り差動トランジスタと、前記第2バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第2立下り差動トランジスタと、前記第1立下り差動トランジスタのエミッタにエミッタが接続され、前記第3バイアストランジスタのベースにベースが接続され、コレクタから前記第2出力信号を発生する第3立下り差動トランジスタと、前記第2立下り差動トランジスタのエミッタにエミッタが接続され、前記第3バイアストランジスタのベースにベースが接続される第4立下り差動トランジスタと、前記第3及び第4立下り差動トランジスタのコレクタと前記負の内部電源電圧との間に接続され、前記第1出力信号を発生する第1能動負荷部とを具備する。
【0020】
さらに、前記第1能動負荷部は、前記第3立下り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記負の内部電源電圧に接続される第1立下り負荷トランジスタと、前記第4立下り差動トランジスタのコレクタにコレクタが接続され、前記第1立下り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記負の内部電源電圧にエミッタが接続される第2立下り負荷トランジスタとを具備し、前記第1出力信号が前記第1及び第2立下り負荷トランジスタのベースから出力される。
【0021】
前記第1及び第3立下り差動トランジスタの間と、第2及び第4立下り差動トランジスタの間には抵抗素子をさらに具備する。また、前記第1クリッピング電圧は、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立下り差動トランジスタのスレッショルド電圧の2n倍ほど低い電圧であり、ここでnは立下り差動トランジスタの数を表す。
さらに、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、前記第1分割電圧と同じレベルである。
【0022】
前記第2差動増幅部は、前記第5バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第2分割電圧がベースに印加される第1立上り差動トランジスタと、前記第5バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第2立上り差動トランジスタと、前記第1立上り差動トランジスタのエミッタにエミッタが接続され、前記第6バイアストランジスタのベースにベースが接続され、コレクタから前記第4出力信号を発生する第3立上り差動トランジスタと、前記第2立上り差動トランジスタのエミッタにエミッタが接続され、前記第6バイアストランジスタのベースにベースが接続される第4立上り差動トランジスタと、前記第3及び第4立上り差動トランジスタのコレクタと前記正の内部電源電圧との間に接続され、前記第3出力信号を発生する第2能動負荷部とを具備する。
【0023】
前記第2能動負荷部は、前記第3立上り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記正の内部電源電圧に接続される第1立上り負荷トランジスタと、前記第4立上り差動トランジスタのコレクタにコレクタが接続され、前記第1立上り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記正の内部電源電圧にエミッタが接続される第2立上り負荷トランジスタとを具備し、前記第3出力信号が前記第1及び第2立上り負荷トランジスタのベースから出力される。
【0024】
前記第1及び第3立上り差動トランジスタの間と前記第2及び第4立上り差動トランジスタの間には抵抗素子をさらに具備する。また、前記第2クリッピング電圧は、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立上り差動トランジスタのスレッショルド電圧の2m倍ほど高い電圧であり、ここでmは前記立上り差動トランジスタの数を表す。
さらに、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、前記第2分割電圧と同じレベルである。
【0025】
前記第1出力電圧制御部は、前記負の内部電源電圧にエミッタが接続され、前記第1出力信号がベースに印加され、コレクタが前記出力ノードに接続される第1立下り制御トランジスタと、前記負の内部電源電圧にエミッタが接続され、前記第2出力信号がベースに印加され、コレクタが前記出力ノードに接続される第2立下り制御トランジスタとを具備する。
【0026】
前記第2出力電圧制御部は、前記正の内部電源電圧にエミッタが接続され、前記第3出力信号がベースに印加され、コレクタが前記出力ノードに接続される第1立上り制御トランジスタと、前記正の内部電源電圧にエミッタが接続され、前記第4出力信号がベースに印加され、コレクタが前記出力ノードに接続される第2立上り制御トランジスタとを具備する。
【0027】
このような本発明に係るパワーアンプクリッピング回路は、過度な入力電圧の印加によって出力波形がクリッピングされる時、出力波形の急激な変化を抑制し、かつ過度な入力電圧の印加後すぐに現れる出力波形も最初の波形と一致する長所がある。
【0028】
本発明のパワーアンプ出力クリッピング方法は、(a)入力電圧を受信する段階と、(b)入力電圧のレベル区間を分ける第1及び第2分割電圧を発生する段階と、(c)前記入力電圧を前記第1分割電圧及び所定の第1クリッピング電圧と比較する段階と、(d)前記入力電圧のレベルが前記第1分割電圧と前記第1クリッピング電圧との間にあれば第1出力信号を発生する段階と、(e)前記入力電圧のレベルが前記第1分割電圧を超えれば第2出力信号を発生する段階と、(f)前記入力電圧を前記第2分割電圧及び所定の第2クリッピング電圧と比較する段階と、(g)前記入力電圧のレベルが前記第2クリッピング電圧と前記第2分割電圧との間にあれば第3出力信号を発生する段階と、(h)前記入力電圧のレベルが前記第2分割電圧を超えれば第4出力信号を発生する段階と、(i)前記第1及び第2出力信号に応答して前記入力電圧のレベルを下げる方向に調整する段階と、(j)前記第3及び第4出力信号に応答して前記入力電圧のレベルを高める方向に調整する段階と、(k)前記調整された電圧を前記パワーアンプに印加する段階とを具備することを特徴とする。
【0029】
具体例として、前記入力電圧はクリッピングが始まる瞬間の前記第1分割電圧と同じ電圧レベルを有し、前記第1クリッピング電圧はクリッピングが始まる瞬間の前記入力電圧より一定した電圧レベルほど小さい電圧を有し、前記第2クリッピング電圧はクリッピングが始まる瞬間の前記入力電圧より一定した電圧レベルほど大きい電圧を有する。
【0030】
また、本発明に係るパワーアンプクリッピング回路は、他の形態として、入力電圧を受信する受信手段と、入力電圧のレベル区間を分ける第1及び第2分割電圧を発生する分割手段と、前記入力電圧を前記第1分割電圧及び所定の第1クリッピング電圧と比較する第1比較手段と、前記入力電圧のレベルが前記第1分割電圧と前記第1クリッピング電圧との間にあれば第1出力信号を発生する第1発生手段と、前記入力電圧のレベルが前記第1分割電圧を超えれば第2出力信号を発生する第2発生手段と、前記入力電圧を前記第2分割電圧及び所定の第2クリッピング電圧と比較する第2比較手段と、前記入力電圧のレベルが前記第2クリッピング電圧と前記第2分割電圧との間にあれば第3出力信号を発生する第3発生手段と、前記入力電圧のレベルが前記第2分割電圧を超えれば第4出力信号を発生する第4発生手段と、前記第1及び第2出力信号に応答して前記入力電圧のレベルを下げる方向に調整する第1調整手段と、前記第3及び第4出力信号に応答して前記入力電圧のレベルを高める方向に調整する第2調整手段と、前記調整された電圧を前記パワーアンプに印加する印加手段とを具備する。
【0031】
さらに、前記パワーアンプクリッピング回路は、好ましい形態として、前記第1分割電圧をクリッピングが始まる瞬間の前記入力電圧と同一に制御する第1制御手段と、前記第1クリッピング電圧をクリッピングが始まる瞬間の前記入力電圧より一定電圧レベルほど小さい電圧に制御する第2制御手段と、前記第2クリッピング電圧をクリッピングが始まる瞬間の前記入力電圧より一定した電圧レベルほど大きい電圧に制御する第3制御手段とを具備する。
【0032】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施の形態を説明する。なお、以下の最適な実施の形態において特定用語が使われるが、これは単に本発明を説明する目的から使われるものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。また、各図面に提示された同じ参照符号は同じ部材を示す。
【0033】
図4は本発明に係るパワーアンプクリッピング回路の実施の形態を示す回路図である。
図4を参照すれば、パワーアンプクリッピング回路400は入力電圧レベル分割部410、第1ないし第6バイアストランジスタBTR1〜BTR6、第1及び第2定電流源IC1,IC2、第1差動増幅部420、第2差動増幅部430、第1出力電圧制御部440、及び第2出力電圧制御部450を具備する。
【0034】
入力電圧レベル分割部410は入力電圧VIのレベルが属する区間を分ける第1及び第2分割電圧VP1,VP2を各々発生する。
より詳細に説明すれば、入力電圧レベル分割部410は正の外部電源電圧+VCCに一端が、第1分割電圧VP1を発生する第1ノードN1に他端が接続される第1分割抵抗R1と、第1ノードN1に一端が、接地電圧GNDに他端が接続される第2分割抵抗R2と、接地電圧GNDに一端が、第2分割電圧VP2を発生する第2ノードN2に他端が接続される第3分割抵抗R3と、第2ノードN2に一端が、負の外部電源電圧−VCCに他端が接続される第4分割抵抗R4とを具備する。
第1ないし第4分割抵抗R1,R2,R3,R4は、第2分割抵抗R2と第3分割抵抗R3とが同じ抵抗値を持ち、第1分割抵抗R1と第4分割抵抗R4とが同じ抵抗値を持つ。
第1及び第2分割抵抗R1,R2は、第1分割抵抗R1の抵抗値と第2分割抵抗R2の抵抗値との和を第2分割抵抗R2の抵抗値で割ったものがパワーアンプ460の利得と同一である。
【0035】
第1及び第2バイアストランジスタBTR1,BTR2は、正の内部電源電圧IVCCに接続されて電流ミラーを形成し、所定の第1差動増幅部420にバイアス電圧を提供する。第3バイアストランジスタBTR3は第1バイアストランジスタBTR1に接続され、前記第1差動増幅部410にバイアス電圧を提供する。
第1定電流源IC1は、第3バイアストランジスタBTR3と負の内部電源電圧−IVCC間に接続され、第3バイアストランジスタBTR3を制御する。
【0036】
第1差動増幅部420は、第1分割電圧VP1と入力電圧VIを受信し、入力電圧VIのレベルが第1分割電圧VP1と所定の第1クリッピング電圧VCP1との間にあれば第1出力信号OUTS1を発生し、入力電圧VIのレベルが第1分割電圧VP1を超えれば第2出力信号OUTS2を発生する。
【0037】
より詳細に説明すれば、第1差動増幅部420は、第2バイアストランジスタBTR2のコレクタ及びベースにコレクタが接続され、第1分割電圧VP1がベースに印加される第1立下り差動トランジスタQ1と、第2バイアストランジスタBTR2のコレクタ及びベースにコレクタが接続され、入力電圧VIがベースに印加される第2立下り差動トランジスタQ2と、第1立下り差動トランジスタQ1のエミッタにエミッタが接続され、第3バイアストランジスタBTR3のベースにベースが接続され、コレクタから第2出力信号OUTS2を発生する第3立下り差動トランジスタQ3と、第2立下り差動トランジスタQ2のエミッタにエミッタが接続され、第3バイアストランジスタBTR3のベースにベースが接続される第4立下り差動トランジスタQ4と、第3及び第4立下り差動トランジスタQ3,Q4のコレクタと負の内部電源電圧−IVCCとの間に接続され、第1出力信号OUTS1を発生する第1能動負荷部425とを具備する。
【0038】
第1能動負荷部425は、第3立下り差動トランジスタQ3のコレクタにコレクタが接続され、エミッタが負の内部電源電圧−IVCCに接続される第1立下り負荷トランジスタQ5、及び第4立下り差動トランジスタQ4のコレクタにコレクタが接続され、第1立下り負荷トランジスタQ5のベースにベースとコレクタとが共通に接続され、負の内部電源電圧−IVCCにエミッタが接続される第2立下り負荷トランジスタQ6を具備し、第1出力信号OUTS1が第1及び第2立下り負荷トランジスタQ5,Q6のベースから出力される。
【0039】
第1及び第3立下り差動トランジスタQ1,Q3の間と第2及び第4立下り差動トランジスタQ2,Q4の間に抵抗素子をさらに具備することができる。また、第1クリッピング電圧VCP1は、パワーアンプ460の出力波形V0がクリッピングされ始める瞬間の入力電圧VIより立下り差動トランジスタのスレッショルド電圧の2n倍ほど低い電圧であり、ここでnは立下り差動トランジスタの数を表す。
本発明の実施の形態において入力電圧VIは、パワーアンプ460の出力波形V0がクリッピングされ始める瞬間の第1分割電圧VP1と同じである。
【0040】
第4及び第5バイアストランジスタBTR4,BTR5は、負の内部電源電圧−IVCCに接続されて電流ミラーを形成し、所定の第2差動増幅部430にバイアス電圧を提供する。第6バイアストランジスタBTR6は、第4バイアストランジスタBTR4に接続され、第2差動増幅部430にバイアス電圧を提供する。
第2定電流源IC2は、第6バイアストランジスタBTR6と正の内部電源電圧IVCC間に接続され、第6バイアストランジスタBTR6を制御する。
【0041】
第2差動増幅部430は、第2分割電圧VP2と入力電圧VIを受信し、入力電圧VIのレベルが所定の第2クリッピング電圧VCP2と第2分割電圧VP2との間にあれば第3出力信号OUR3を発生し、入力電圧VIのレベルが第2分割電圧VP2を超えれば第4出力信号OUTS4を発生する。
【0042】
より詳細に説明すれば、第2差動増幅部430は、第5バイアストランジスタBTR5のコレクタ及びベースにコレクタが接続され、第2分割電圧VP2がベースに印加される第1立上り差動トランジスタQ12と、第5バイアストランジスタBTR5のコレクタ及びベースにコレクタが接続され、入力電圧VIがベースに印加される第2立上り差動トランジスタQ13と、第1立上り差動トランジスタQ12のエミッタにエミッタが接続され、第6バイアストランジスタBTR6のベースにベースが接続され、コレクタから第4出力信号OUTS4を発生する第3立上り差動トランジスタQ10と、第2立上り差動トランジスタQ13のエミッタにエミッタが接続され、第6バイアストランジスタBTR6のベースにベースが接続される第4立上り差動トランジスタQ11と、第3及び第4立上り差動トランジスタQ10,Q11のコレクタと正の内部電源電圧IVCC間に接続され、第3出力信号OUTS3を発生する第2能動負荷部435とを具備する。
【0043】
第2能動負荷部435は、第3立上り差動トランジスタQ10のコレクタにコレクタが接続され、エミッタが前記正の内部電源電圧IVCCに接続される第1立上り負荷トランジスタQ7、及び第4立上り差動トランジスタQ11のコレクタにコレクタが接続され、第1立上り負荷トランジスタQ7のベースにベースとコレクタとが共通に接続され、正の内部電源電圧IVCCにエミッタが接続される第2立上り負荷トランジスタQ8を具備し、第3出力信号OUTS3が第1及び第2立上り負荷トランジスタQ7,Q8のベースから出力される。
【0044】
第1及び第3立上り差動トランジスタQ12,Q10間と第2及び第4立上り差動トランジスタQ13,Q11との間に抵抗素子をさらに具備することもできる。第2クリッピング電圧VCP2は、パワーアンプ460の出力波形V0がクリッピングされ始める瞬間の入力電圧VIより立上り差動トランジスタのスレッショルド電圧の2m倍ほど高い電圧であり、ここでmは前記立上り差動トランジスタの数を表す。
本発明の実施の形態においてパワーアンプ460の入力電圧VIは、出力波形V0がクリッピングされ始める瞬間の第2分割電圧VP2と同じである。
【0045】
第1出力電圧制御部440は、負の内部電源電圧−IVCCと、入力電圧VIに直列に接続される入力抵抗R0がパワーアンプ460に接続される出力ノードNOUTとの間に接続され、第1及び第2出力信号OUTS1,OUTS2に応答して入力電圧VIのレベルを下げてパワーアンプ460に印加する。
より詳細に説明すれば、第1出力電圧制御部440は、負の内部電源電圧−IVCCにエミッタが接続され、第1出力信号OUTS1がベースに印加され、コレクタが出力ノードNOUTに接続される第1立下り制御トランジスタQ14、及び負の内部電源電圧−IVCCにコレクタが接続され、第2出力信号OUTS2がベースに印加され、エミッタが出力ノードNOUTに接続される第2立下り制御トランジスタQ16を具備する。
【0046】
第2出力電圧制御部450は、正の内部電源電圧IVCCと出力ノードNOUTとの間に接続され、第3及び第4出力信号OUTS3,OUTS4に応答して入力電圧VIのレベルを上げる。そして、第2出力電圧制御部450は入力電圧VIをパワーアンプ460に印加する。
より詳細に説明すれば、第2出力電圧制御部450は、正の内部電源電圧IVCCにエミッタが接続され、第3出力信号OUTS3がベースに印加され、コレクタが出力ノードNOUTに接続される第1立上り制御トランジスタQ9、及び正の内部電源電圧IVCCにコレクタが接続され、第4出力信号OUTS4がベースに印加され、エミッタが出力ノードNOUTに接続される第2立上り制御トランジスタQ15を具備する。
【0047】
図5の参照番号500で示されている部分は図4のパワーアンプクリッピング回路の出力波形を示した波形図である。
ここで、本来の入力波形510は、高周波雑音なしに出力波形512にクリッピングされている。また、従来の回路でキャパシタの追加により発生した歪みがないこと、さらに如何なる追加的な歪が発生していないことが円で示された部分514から分かる。
【0048】
以下、図4及び図5を参照して本発明に係るパワーアンプクリッピング回路の動作を詳細に説明する。
図4のパワーアンプ460の利得をAVとし、(R1+R2)/R2=AVになるように第1分割抵抗R1と第2分割抵抗R2との抵抗値を設定する。第3分割抵抗R3は第2分割抵抗R2と、第4分割抵抗R4は第1分割抵抗R1と各々抵抗値が同じなので、第1ないし第4分割抵抗R1,R2,R3,R4の抵抗値を前記の数学式が成立するように設定すれば、第1分割電圧VP1と第2分割電圧VP2は各々パワーアンプ460の出力V0がクリッピングされる入力電圧VIのレベルと同一になる(この場合、パワーアンプ460の出力範囲は正の外部電源電圧+VCC及び負の外部電源電圧−VCCと同じであると仮定する。実際には、パワーアンプ460内部の素子により出力範囲は正の外部電源電圧+VCC及び負の外部電源電圧−VCCより小さな値になるが、このような偏差は第1ないし第4分割抵抗らR1,R2,R3,R4の値によって補償できるので説明の便宜のために上のように仮定する)。
【0049】
入力電圧VIが第1分割電圧VP1より小さく、第2分割電圧VP2より大きい場合、すなわち、出力波形V0がクリッピングされない区間内で入力電圧VIがスイングしている場合には、第1差動増幅部420の第2立下り差動トランジスタQ2、及び第2差動増幅部430の第2立上り差動トランジスタQ13はターンオフされる。したがって、第1出力電圧制御部440の第1立下り制御トランジスタQ14及び第2立下り制御トランジスタQ16と、第2出力電圧制御部450の第1立上り制御トランジスタQ9及び第2立上り制御トランジスタQ15もターンオフされ、入力電圧VIと出力ノードNOUTとの間に直列に接続される入力抵抗R0に電流が流れないため、入力電圧VIに電圧立下りが発生せず、入力電圧VIの全てがパワーアンプ460に印加されて正常動作をするようになる。
【0050】
入力電圧VIが第1分割電圧VP1に接近して第1差動増幅部420の第2立下り差動トランジスタQ2がアクティブ領域に入って第2立下り差動トランジスタQ2に電流が流れ始めれば、電流は第4立下り差動トランジスタQ4、及び第1能動負荷部425の第2立下り負荷トランジスタQ6に流れる。すると、第2立下り負荷トランジスタQ6は第1出力信号OUTS1を発生し、第1出力信号OUTS1は第1出力電圧制御部440の第1立下り制御トランジスタQ14に印加される。ここで、第1出力信号OUTS1は第2立下り差動トランジスタQ2から第2立下り負荷トランジスタQ6に流れる電流であることが分かる。
【0051】
すると、第1立下り制御トランジスタQ14を介して入力抵抗R0に電流が流れ始めるため、入力抵抗R0に電圧立下りが発生し始める。そして、入力抵抗R0の電圧立下りによって、パワーアンプ460の出力波形V0をクリッピングさせる入力電圧VIより一定した電圧レベルほど減衰された入力電圧VIがパワーアンプ460に印加される。
これをパワーアンプ460の出力の部分で考えれば、出力波形V0がクリッピングされる電圧より一定した電圧ほど低い電圧から出力波形V0が滑らかに出力されるということを意味する。これは図5において(i)に示されている。
【0052】
より詳細に説明すれば、第1差動増幅部420の第2立下り差動トランジスタQ2がアクティブ領域に入り始める入力電圧VIは、図4の本発明の実施の形態では第1差動増幅部420が第1ないし第4立下り差動トランジスタQ1〜Q4の2段構成であるため、概略“第1分割電圧VP1-8*VT”(ここで、VTは第1ないし第4立下り差動トランジスタQ1,Q2,Q3,Q4のスレッショルド電圧)程度となる。ここで*表示は乗算を意味する。以下同じである。また、以下では第2立下り差動トランジスタQ2がアクティブ領域に入り始める電圧レベルを第1クリッピング電圧VCP1とする。
第1クリッピング電圧VCP1は、パワーアンプ460の出力波形V0がクリッピングされ始める瞬間の入力電圧VIレベル(本発明の実施の形態においては第1分割電圧VP1と同じ電圧レベルである)より概略8*VTぐらい低い電圧である。そして、この第1クリッピング電圧VCP1からパワーアンプ460に印加される入力電圧VIのレベルが減衰されることになり、出力からみれば出力波形V0がクリッピングされる電圧より概略8*VT*AVぐらい低い電圧から出力波形V0が滑らかに出力されて全体的にも円滑にクリッピングされる。
【0053】
図4の実施の形態では、第1差動増幅部420の第1及び第3立下り差動トランジスタQ1,Q3の間と第2及び第4立下り差動トランジスタQ2,Q4間に抵抗素子をさらに具備できる。ここで抵抗素子とは普通の抵抗であり、またはダイオードである。このように普通の抵抗やダイオードをさらに具備することによって出力波形V0をより一層線形に制御できる。
【0054】
入力電圧VIが第1分割電圧VP1より高まれば、第1差動増幅部420の第2立下り差動トランジスタQ2の電流が増加し、それは第2立下り負荷トランジスタQ6に印加される。すると、第1立下り負荷トランジスタQ5が第2立下り負荷トランジスタQ6と電流ミラーの関係にあるので第1立下り負荷トランジスタQ5の電流も増加し、第2出力信号OUTS2が発生されて第2立下り制御トランジスタQ16に印加される。よって、第2立下り制御トランジスタQ16はターンオンされる。第2出力信号OUTS2は電流であることが分かる。
【0055】
すると、入力抵抗R0に流れる電流としては、第1立下り制御トランジスタQ14のコレクタ電流だけでなく第2立下り制御トランジスタQ16のエミッタ電流も加えられる。しかも、第1立下り制御トランジスタQ14の電流は[第4立下り差動トランジスタQ4の電流*(第2立下り負荷トランジスタQ6及び第1立下り制御トランジスタQ14の電流ミラーの比)]で流れるが、第2立下り制御トランジスタQ16の電流は概略[(第4立下り差動トランジスタQ4のコレクタ電流−第3立下り差動トランジスタQ3のコレクタ電流)*第2立下り制御トランジスタQ16の電流利得値]で流れる。したがって、入力電圧VIが第1分割電圧VP1より大きい場合は、入力電圧VIが第1クリッピング電圧VCP1と第1分割電圧VP1との間にある時より極めて多くの電流が入力抵抗R0に流れるようになる。
これは、入力電圧VIが第1分割電圧VP1より大きくなっても、パワーアンプ460に入力される入力電圧VIは絶対に第1分割電圧VP1より極少量以上は大きくならないということを意味する。そして、入力電圧VIが、出力波形V0にクリッピングが発生する電圧すなわち第1分割電圧VP1より極少量以上は大きくならないため、パワーアンプ460の出力波形V0もほとんど水平にクリッピングされる。これは図5の(ii)に示されている。
【0056】
入力電圧VIが第2分割電圧VP2に近づく場合の第2差動増幅部430及び第2出力電圧制御部450の動作は、入力電圧VIが第1分割電圧VP1に近づく場合の第1差動増幅部420及び第1出力電圧制御部440の動作と同一で、電流方向のみ反対であるため詳細な説明は省略する。
【0057】
図4のパワーアンプクリッピング回路400の動作を入力電圧VIの大きさにより三部分に分けて整理すれば次の通りである。
【0058】
第1に、正常動作区間は入力電圧VIが“第2分割電圧VP2+8*VT”より大きく、“第1分割電圧VP1-8*VT”より小さな場合であって、入力抵抗R0に電流が流れない。したがって、パワーアンプ460に入力電圧VIがそのまま印加される。
【0059】
第2に、出力波形V0が滑らかにクリッピングされる区間は、入力電圧VIが第2分割電圧VP2より大きく、“第2分割電圧VP2+8*VT”より小さな場合、または入力電圧VP1が“第1分割電圧VP1-8*VT”より大きく、第1分割電圧VP1より小さな場合であって、入力抵抗R0に流れる電流は第1立上り制御トランジスタQ9のコレクタ電流または第1立下り制御トランジスタQ14のコレクタ電流である。したがって、パワーアンプ460に印加される入力電圧VIは、“入力電圧VI-(第1立上り制御トランジスタQ9のコレクタ電流または第1立下り制御トランジスタQ14のコレクタ電流)*入力抵抗R0”である。
【0060】
第3に、出力波形V0が完全にクリッピングされる区間は、入力電圧VIが第1分割電圧VP1より大きく、または入力電圧VIが第2分割電圧VP2より小さな場合であって、入力抵抗R0に流れる電流は、“第1立下り制御トランジスタQ14の電流+第2立下り制御トランジスタQ16の電流”または“第1立上り制御トランジスタQ9の電流+第2立上り制御トランジスタQ15の電流”である。したがって、パワーアンプ460に印加される入力電圧VIは、“入力電圧VI−(第1立下り制御トランジスタQ14の電流+第2立下り制御トランジスタQ16の電流または第1立上り制御トランジスタQ9の電流+第1立上り制御トランジスタQ15の電流)*入力抵抗R0”である。
【0061】
そして、このような本発明のパワーアンプクリッピング回路400によれば、クリッピングされる場合にもパワーアンプ460のフィードバックループが破れず、正常な状態にあるので、スピーカを表すインダクタL負荷による高周波雑音が発生しない。また、キャパシタを使っていないので、キャパシタの放電により出力波形V0が正常な出力波形より小さく出力される短所がない。
【0062】
さらに、従来の図2のパワーアンプクリッピング回路200では、出力波形V0が正常動作区間と完全クリッピング区間だけであるので、正常動作区間と完全クリッピング区間の境界面における急激な出力波形V0の変化による雑音が発生する恐れがあるが、本発明は全くない。
【0063】
さらに、第1差動増幅部420または第2差動増幅部430にダイオードやエミッタ抵抗を追加して回路構成を異ならせることにより第1または第2クリッピング電圧VCP1,VCP2を変化させ得る。
【0064】
【発明の効果】
以上のように、本発明に係るパワーアンプクリッピング回路及びパワーアンプ出力クリッピング方法は、過度な入力電圧の印加により出力波形がクリッピングされる時、出力波形の急激な変化を抑制し、かつ過度な入力電圧の印加以後すぐ現れる出力波形も本来の波形と一致する長所がある。すなわち、出力波形歪み及び高周波雑音を最小化できる。
【図面の簡単な説明】
【図1】従来のパワーアンプクリッピング回路の出力波形を示す波形図である。
【図2】出力歪みを防止するための従来のパワーアンプクリッピング回路を示す回路図である。
【図3】図2のパワーアンプクリッピング回路の出力波形を示した波形図である。
【図4】本発明に係るパワーアンプクリッピング回路の実施の形態を示す回路図である。
【図5】図4のパワーアンプクリッピング回路の出力波形を示した波形図である。
【符号の説明】
400 パワーアンプクリッピング回路
410 入力電圧レベル分割部410
BTR1〜BTR6 第1ないし第6バイアストランジスタ
IC1,IC2 第1及び第2定電流源
420 第1差動増幅部
430 第2差動増幅部
440 第1出力電圧制御部
450 第2出力電圧制御部
460 パワーアンプ
Claims (15)
- 入力電圧のレベルが属する区間を分ける第1及び第2分割電圧を発生する入力電圧レベル分割部と、
正の内部電源電圧に接続され、電流ミラーを形成し、所定の第1差動増幅部にバイアス電圧を提供する第1及び第2バイアストランジスタと、
前記第1バイアストランジスタに接続され、前記第1差動増幅部にバイアス電圧を提供する第3バイアストランジスタと、
前記第3バイアストランジスタと負の内部電源電圧間に接続され、前記第3バイアストランジスタを制御する第1定電流源と、
前記第1分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが前記第1分割電圧と所定の第1クリッピング電圧との間にあれば第1出力信号を発生し、前記入力電圧のレベルが前記第1分割電圧を超えれば、前記第1出力信号と第2出力信号を発生する前記第1差動増幅部と、
負の内部電源電圧に接続されて電流ミラーを形成し、所定の第2差動増幅部にバイアス電圧を提供する第4及び第5バイアストランジスタと、
前記第4バイアストランジスタに接続され、前記第2差動増幅部にバイアス電圧を提供する第6バイアストランジスタと、
前記第6バイアストランジスタと正の内部電源電圧間に接続され、前記第6バイアストランジスタを制御する第2定電流源と、
前記第2分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが所定の第2クリッピング電圧と前記第2分割電圧との間にあれば第3出力信号を発生し、前記入力電圧のレベルが前記第2分割電圧を超えれば、前記第3出力信号と第4出力信号を発生する前記第2差動増幅部と、
前記入力電圧に直列に接続される入力抵抗がパワーアンプに接続される出力ノードと前記負の内部電源電圧との間に接続され、前記第1及び第2出力信号に応答して前記入力電圧のレベルを下げて前記パワーアンプに印加する第1出力電圧制御部と、
前記正の内部電源電圧と前記出力ノードとの間に接続され、前記第3及び第4出力信号に応答して前記入力電圧のレベルを上げて前記パワーアンプに印加する第2出力電圧制御部とを具備し、
前記第1出力電圧制御部は、
前記負の内部電源電圧にエミッタが接続され、前記第1出力信号がベースに印加され、コレクタが前記出力ノードに接続される第1立下り制御トランジスタと、
前記負の内部電源電圧にコレクタが接続され、前記第2出力信号がベースに印加され、エミッタが前記出力ノードに接続される第2立下り制御トランジスタとを具備し、
前記入力電圧のレベルが前記第1クリッピング電圧までの場合は前記第1および第2立下り制御トランジスタが共にオフされ、前記入力電圧のレベルが前記第1分割電圧と前記第1クリッピング電圧との間にあれば前記第1出力信号によって前記第1立下り制御トランジスタがオンされ、前記入力電圧のレベルが前記第1分割電圧を超えれば、前記第1出力信号と第2出力信号によって前記第1および第2立下り制御トランジスタがオンされることを特徴とするパワーアンプクリッピング回路。 - 入力電圧のレベルが属する区間を分ける第1及び第2分割電圧を発生する入力電圧レベル分割部と、
正の内部電源電圧に接続され、電流ミラーを形成し、所定の第1差動増幅部にバイアス電圧を提供する第1及び第2バイアストランジスタと、
前記第1バイアストランジスタに接続され、前記第1差動増幅部にバイアス電圧を提供する第3バイアストランジスタと、
前記第3バイアストランジスタと負の内部電源電圧間に接続され、前記第3バイアストランジスタを制御する第1定電流源と、
前記第1分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが前記第1分割電圧と所定の第1クリッピング電圧との間にあれば第1出力信号を発生し、前記入力電圧のレベルが前記第1分割電圧を超えれば、第2出力信号を発生する前記第1差動増幅部と、
負の内部電源電圧に接続されて電流ミラーを形成し、所定の第2差動増幅部にバイアス電圧を提供する第4及び第5バイアストランジスタと、
前記第4バイアストランジスタに接続され、前記第2差動増幅部にバイアス電圧を提供する第6バイアストランジスタと、
前記第6バイアストランジスタと正の内部電源電圧間に接続され、前記第6バイアストランジスタを制御する第2定電流源と、
前記第2分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが所定の第2クリッピング電圧と前記第2分割電圧との間にあれば第3出力信号を発生し、前記入力電圧のレベルが前記第2分割電圧を超えれば、前記第3出力信号と第4出力信号を発生する前記第2差動増幅部と、
前記入力電圧に直列に接続される入力抵抗がパワーアンプに接続される出力ノードと前記負の内部電源電圧との間に接続され、前記第1及び第2出力信号に応答して前記入力電圧のレベルを下げて前記パワーアンプに印加する第1出力電圧制御部と、
前記正の内部電源電圧と前記出力ノードとの間に接続され、前記第3及び第4出力信号に応答して前記入力電圧のレベルを上げて前記パワーアンプに印加する第2出力電圧制御部とを具備し、
前記第2出力電圧制御部は、
前記正の内部電源電圧にエミッタが接続され、前記第3出力信号がベースに印加され、コレクタが前記出力ノードに接続される第1立上り制御トランジスタと、
前記正の内部電源電圧にコレクタが接続され、前記第4出力信号がベースに印加され、エミッタが前記出力ノードに接続される第2立上り制御トランジスタとを具備し、
前記入力電圧のレベルが前記第2クリッピング電圧までの場合は前記第1および第2立上り制御トランジスタが共にオフされ、前記入力電圧のレベルが前記第2クリッピング電圧と前記第2分割電圧との間にあれば前記第3出力信号によって前記第1立上り制御トランジスタがオンされ、前記入力電圧のレベルが前記第2分割電圧を超えれば、前記第3出力信号と第4出力信号によって前記第1および第2立上り制御トランジスタがオンされることを特徴とするパワーアンプクリッピング回路。 - 前記入力電圧レベル分割部は、
正の外部電源電圧に一端が接続され、前記第1分割電圧を発生する第1ノードに他端が接続される第1分割抵抗と、
前記第1ノードに一端が、接地電圧に他端が接続される第2分割抵抗と、
前記接地電圧に一端が、前記第2分割電圧を発生する第2ノードに他端が接続される第3分割抵抗と、
前記第2ノードに一端が、負の外部電源電圧に他端が接続される第4分割抵抗とを具備することを特徴とする請求項1または2に記載のパワーアンプクリッピング回路。 - 前記第1ないし第4分割抵抗は、
前記第2分割抵抗と前記第3分割抵抗とが同じ抵抗値を持ち、前記第1分割抵抗と前記第4分割抵抗とが同じ抵抗値を持つことを特徴とする請求項3に記載のパワーアンプクリッピング回路。 - 前記第1及び第2分割抵抗は、
前記第1分割抵抗の抵抗値と前記第2分割抵抗の抵抗値との和を前記第2分割抵抗の抵抗値で割ったものが前記パワーアンプの利得と同一であることを特徴とする請求項3に記載のパワーアンプクリッピング回路。 - 前記第1差動増幅部は、
前記第2バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第1分割電圧がベースに印加される第1立下り差動トランジスタと、
前記第2バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第2立下り差動トランジスタと、
前記第1立下り差動トランジスタのエミッタにエミッタが接続され、前記第3バイアストランジスタのベースにベースが接続され、コレクタから前記第2出力信号を発生する第3立下り差動トランジスタと、
前記第2立下り差動トランジスタのエミッタにエミッタが接続され、前記第3バイアストランジスタのベースにベースが接続される第4立下り差動トランジスタと、
前記第3及び第4立下り差動トランジスタのコレクタと前記負の内部電源電圧との間に接続され、前記第1出力信号を発生する第1能動負荷部とを具備することを特徴とする請求項1または2に記載のパワーアンプクリッピング回路。 - 前記第1能動負荷部は、
前記第3立下り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記負の内部電源電圧に接続される第1立下り負荷トランジスタと、
前記第4立下り差動トランジスタのコレクタにコレクタが接続され、前記第1立下り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記負の内部電源電圧にエミッタが接続される第2立下り負荷トランジスタとを具備し、
前記第1出力信号が前記第1及び第2立下り負荷トランジスタのベースから出力されることを特徴とする請求項6に記載のパワーアンプクリッピング回路。 - 前記第1及び第3立下り差動トランジスタの間と、第2及び第4立下り差動トランジスタの間とに抵抗素子をさらに具備することを特徴とする請求項6に記載のパワーアンプクリッピング回路。
- 前記第1クリッピング電圧は、
前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立下り差動トランジスタのスレッショルド電圧の2n倍ほど低い電圧であり、ここでnは立下り差動トランジスタの数を表すことを特徴とする請求項1または2に記載のパワーアンプクリッピング回路。 - 前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、
前記第1分割電圧と同じレベルであることを特徴とする請求項9に記載のパワーアンプクリッピング回路 - 前記第2差動増幅部は、
前記第5バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第2分割電圧がベースに印加される第1立上り差動トランジスタと、
前記第5バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第2立上り差動トランジスタと、
前記第1立上り差動トランジスタのエミッタにエミッタが接続され、前記第6バイアストランジスタのベースにベースが接続され、コレクタから前記第4出力信号を発生する第3立上り差動トランジスタと、
前記第2立上り差動トランジスタのエミッタにエミッタが接続され、前記第6バイアストランジスタのベースにベースが接続される第4立上り差動トランジスタと、
前記第3及び第4立上り差動トランジスタのコレクタと前記正の内部電源電圧との間に接続され、前記第3出力信号を発生する第2能動負荷部とを具備することを特徴とする請求項1または2に記載のパワーアンプクリッピング回路。 - 前記第2能動負荷部は、
前記第3立上り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記正の内部電源電圧に接続される第1立上り負荷トランジスタと、
前記第4立上り差動トランジスタのコレクタにコレクタが接続され、前記第1立上り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記正の内部電源電圧にエミッタが接続される第2立上り負荷トランジスタとを具備し、
前記第3出力信号が前記第1及び第2立上り負荷トランジスタのベースから出力されることを特徴とする請求項11に記載のパワーアンプクリッピング回路。 - 前記第1及び第3立上り差動トランジスタの間と前記第2及び第4立上り差動トランジスタの間に抵抗素子をさらに具備することを特徴とする請求項11に記載のパワーアンプクリッピング回路。
- 前記第2クリッピング電圧は、
前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立上り差動トランジスタのスレッショルド電圧の2m倍ほど高い電圧であり、ここでmは前記立上り差動トランジスタの数を表すことを特徴とする請求項1または2に記載のパワーアンプクリッピング回路。 - 前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、
前記第2分割電圧と同じレベルであることを特徴とする請求項14に記載のパワーアンプクリッピング回路。
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