JP3981076B2 - 薄いシリコンカーバイドエピタキシャル層の接触方法及びこの方法により形成された半導体素子 - Google Patents

薄いシリコンカーバイドエピタキシャル層の接触方法及びこの方法により形成された半導体素子 Download PDF

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Description

（関連出願の相互参照）
この出願は、２００１年１月２２日に申請された米国特許出願第０９／７６７,０９２号の利益を主張するものである。
（発明の分野）
本発明は、半導体素子の製造方法、特に、半導体素子に利用される化合物半導体層に対するオーミック接触の提供方法に関するものである。
（関連技術の説明）
基本的なトランジスタ素子の製造と動作はよく知られている。新技術革新により、高温、高電流、かつ高放射のような限界動作条件に耐え得る高速で高電力のトランジスタが必要となる。シリコンカーバイド素子はこの必要性を満たす潜在能力を有するが、まだ商業的成功には至っていない。シリコンカーバイドｎ電子素子の使用に対する１つの障害は、素子に対して電気的接触を提供することの困難性にある。
シリコンカーバイドに対する電気的接触は、接触金属をシリコンカーバイドと反応させることにより形成できる。かかる１つの方法はシリコンカーバイドの表面上で合金を融解することを含む。合金が融解するとき、溶けてシリコンカーバイドの小部分と反応して接触を形成する。接触の第２の生成方法は、接触金属によるシリコンカーバイドの表面のラミネートを含む。アニーリング時、この金属はシリコンカーバイドと反応してオーミック接触を形成する。この第１の方法では、接触が小型素子で使用するには大き過ぎてしまう。第２の方法のアニーリング温度は絶縁層に対して破壊的となってしまう。両方法とも、金属スパイク現象の問題のため薄いシリコンカーバイド層を有する半導体素子には不向きである。
金属スパイク現象を防ぐ為、接触金属とシリコンカーバイドとの間の障壁層を使用できる。一方法では、ドープされたシリコンカーバイドの一部は、イオンで衝撃されて高ドープ障壁領域を生成し、この高ドープ障壁領域に接触が行われる。他の方法では、アニーリング中にシリサイド障壁層を形成する。これらの両方法とも、薄いシリコンカーバイド層に接触を形成するには非実用的である。イオン衝撃は、高ドープ障壁領域が層全体を通って下の層中へ延長するため、薄いシリコンカーバイド層には実行できない。同様に、シリサイド障壁層の形成により、薄いシリコンカーバイド層の全体の厚さと下の層の一部が反応により消費し得るため、薄いシリコンカーバイド層が下層に電気的に短絡し得る。
（発明の要約）
以下に詳述する実施の形態のプロセスにより、上記の問題は解消し、微小接触を生成できるため現代の小型素子と適合できる。詳述する実施の形態の他の利点は、低温プロセスのためプロセス中に生成された絶縁層が保存されることである。最後に、詳述する実施の形態は、層を通る電気的短絡を生じさせることなく薄いシリコンカーバイド層と使用できる。
一組の実施の形態では、化合物半導体層に対する接触の形成プロセスは、基板上に第１の化合物半導体層の形成を含む。第１の化合物半導体層は第１の導電型を有する。また、この形成プロセスは第２の化合物半導体層の形成を含む。第２の化合物半導体層は第１の導電型と反対の第２の導電型を有する。更に、この形成プロセスは第３の化合物半導体層の形成を含む。第３の化合物半導体層は第１の導電型を有する。更に、この形成プロセスは第３の化合物半導体層をパターン化して壁を有する開口を形成することを含む。また、この形成プロセスは壁に沿って絶縁材を形成して開口内に少なくとも部分的に第４の化合物半導体層を形成することを含む。第４の化合物半導体層は第２の導電型と第２の化合物半導体層より高ドーパント濃度とを有する。また、第４の化合物半導体層は第２の化合物半導体層に電気的に接続し、第３の化合物半導体層から絶縁される。
他の組の実施の形態では、半導体素子は、第１の化合物半導体材を含むとともに第１の導電型を有する第１の活性層を含む。この半導体素子は第２の化合物半導体材を含むとともに第１の導電型と反対の第２の導電型を有する第２の活性層を含む。第２の活性層は第１の活性層に接触する。更に、この半導体素子は第１の導電型を有する第３の化合物半導体材を含む第３の活性層を含む。第３の活性層は第２の活性層に接触し、第１と第２と第３の活性層を組合せたものがトランジスタの少なくとも一部となり得る。開口は第３の活性層を通って延長して第２の活性層に接触する。更に、この半導体素子は開口内に少なくとも部分的に第４の化合物半導体材を含む。第４の化合物半導体材は、第２の導電型と第２の活性層より高ドーパント濃度とを有し、第２の活性層に電気的に接続する。また、この半導体素子は開口内に少なくとも部分的に第１の絶縁層を含む。第１の絶縁層は第３の活性層と第４の化合物半導体材との間にある。
上述の概要と以下の詳細は例示かつ説明の目的のみであり、特許請求の範囲に記載する発明を限定するものではない。
本発明は添付図面で例として図示し、それに限定するものではない。
図中の要素は簡単かつ明瞭のために図示しており、必ずしも縮尺で描いていない。例えば、図中の要素の幾つかの寸法は，本発明の実施の形態の理解を助けるため他の要素に対して誇張して示す。
（発明の詳細な説明）
以下、シリコンカーバイド層のスパイク現象の発生を減少させ、金属接点と薄いシリコンカーバイド層との間の電気的接続を製造するプロセスを詳述する。接触プロセスは平面多層シリコンカーバイド素子の製造の脈絡において述べるが、任意の適用可能な金属とシリコンカーバイド層との間の接続の形成に使用できる。
図１は、基板１０の一部の図示を含む。基板１０は、シリコンカーバイド、窒化ガリウム、窒化アルミニウム、或いは他の広バンドギャップ半導体を含む。広バンドギャップ材は、約３ｅＶ以上のバンドギャップを有する。活性層１２、１４及び１６を順次基板１０上に形成する。各活性層１２、１４及び１６は、従来のエピタキシャル成長技術を使用して形成でき、1種以上の化合物半導体材を含む。化合物半導体は、半導体材を形成する少なくとも２種の異なる元素を含む。１つの特定の例では、カーボン、シリコン或いはゲルマニウムのような少なくとも２種の異なるIVＡ族元素が半導体材の一部となり得る。シリコンカーバイド（ＳｉＣ）はIVＡ族元素を有する化合物半導体材の例である。この特定の実施の形態では、活性層１２、１４及び１６がＳｉＣを含む。ＳｉＣポリタイプ４Ｈは、６Ｈ、３Ｃ或いは他の似た反応性ポリタイプに加えて使用できる。
活性層１２は約２〜２０ミクロンの厚さを有し、窒素、燐などでｎ型にドープされ、１立方ｃｍ当り約１Ｅ１５〜１Ｅ１８原子のドーパント濃度を有し得る。活性層１４は約０．１〜２．０ミクロンの厚さを有し、アルミニウム、ホウ素などでｐ型にドープされ、１立方ｃｍ当り約１Ｅ１５〜１Ｅ１７原子のドーパント濃度を有し得る。活性層１６は約０．５〜２．０ミクロンの厚さを有し、窒素、燐などでｎ型にドープされ、１立方ｃｍ当り約１Ｅ１７〜１Ｅ１９原子のドーパント濃度を有し得る。活性層１２はトランジスタのコレクタ、活性層１４はベース、活性層１６はエミッタになる。
次に、活性層１６をアルミニウム、ニッケルなど（図示せず）でマスクして活性層１６をエッチングすることにより開口２０を形成する。開口２０は活性層１６を通って延長して活性層１４の一部を露出する。イオン化したＣＦ４／Ｏ２／Ｈ２雰囲気中で反応性イオンエッチング（ＲＩＥ）を使用できる。
それから、図３に示すように、異方的にエッチングされ得る絶縁層３０を活性層１６の露出した表面上と開口２０内に少なくとも部分的に堆積する。二酸化シリコン、窒化シリコン、酸窒化シリコンなどのような絶縁体を絶縁層３０に使用できる。絶縁層３０は、後に形成され活性層１４に電気的に接続される材料から開口２０と活性層１６の壁を不動態化する働きがある。絶縁層３０の一部は、機械的或いは化学的に除去して活性層１６を露出する。それから、図４に示すように、絶縁層３０をマスクして開口２０の絶縁材を異方的にエッチングし活性層１４の一部を露出する。典型的な異方性エッチングはＣＦ４／Ｏ２反応性イオンエッチングである。
それから、図５に示すように、活性層１４上に高ドープＳｉＣ層５０をスパッタリングする。高ドープＳｉＣ層５０はＳｉＣターゲットを使用して約１００〜２００Ｗの電力でＲＦ（無線周波数）スパッタリングされ得る。スパッタリングは、アルゴンのような非反応性ガスの存在下で約５０〜２００ｍＴｏｒｒの低圧で行う。スパッタリング中、基板は、絶縁層３０の融点（約１１００℃）以下の約８００〜１１００℃の温度に保つ。
ＳｉＣ層５０の所望のドーパント濃度は、１立方ｃｍ当り約１Ｅ１９〜１Ｅ２０原子である。ドーパントは、同時に共スパッタリング、ＤＣスパッタリングにより、或いは気体の存在下でのスパッタリングにより組み入れる。例えば、アルミニウムは、アルミニウムターゲットから同時に共スパッタリング、ＤＣスパッタリングにより、或いは気体状トリメチルアルミニウム（Ａｌ（ＣＨ３）３）の存在下でのスパッタリングにより組み入れる。アルミニウムは、約１０〜５０ＷのDC電力でスパッタリングされ得る。それに代わるｐ型ドーパントはホウ素であり、気体状ジボラン（Ｂ２Ｈ６）として添加され得る。或いは、ドーパントは、ＳｉＣターゲットを混ぜて合金にし得る。
図６に示すように、第３の活性層１６上のＳｉＣ層５０の一部は、機械的或いは化学的に除去して活性層１６の一部を露出し、開口２０内に少なくとも部分的にＳｉＣ材５０を残す。
図７に示すように、金属層７０を高ドープシリコンカーバイド６０上に堆積する。金属層７０はアルミニウム或いはｐ型ドープシリコンカーバイドにオーミック接触を形成できる任意の他の金属であってよい。金属層７２をｎ型ドープシリコンカーバイド層１６上に堆積する。ｎ型ドープシリコンカーバイド層１６上の金属層７２はニッケル或いはｎ型ドープシリコンカーバイドにオーミック接触を形成できる任意の他の金属であってよい。金属層７０と７２は、ＤＣスパッタリング、ＲＦスパッタリング、熱的蒸発、電子ビーム蒸発及び化学的蒸着を含む多くの方法によって堆積できる。金属層７０と７２は、写真平板法と湿式又は乾式化学的エッチングによりパターン化する。
金属層７０と７２をアニーリングして下のシリコンカーバイドとオーミック電気的接続或いは接触を形成する。アニーリング温度は金属に依存して絶縁層３０の融点（約１１００℃）以下の約６００〜１１００℃である。高ドープシリコンカーバイド層５０の厚さにより、金属のアニーリング時に生じる金属接点７０と高ドープシリコンカーバイド層５０との間の反応領域７４は、薄い層１４を通って延長しない。この特定の実施の形態では、反応領域７４は物理的に層１４に接触しない。
図８に示すように、絶縁層８０を層１６及び金属層７０と７２上に堆積する。絶縁層８０は二酸化シリコン、窒化シリコン、酸窒化シリコンなどのような絶縁体である。それから、図９に示すように、絶縁層８０を機械的或いは化学的に除去して金属層７０と７２の表面を露出する。ワイヤリード（図示せず）を、金属層７０と７２の接点に半田付け、接着、或いは電気的に接続する。基本的なトランジスタの動作のために、追加のワイヤリードを層１２に取り付け完成した半導体素子を形成する。
適当な接点と導電型を有する追加の化合物半導体層を組み込んでサイリスタのような素子を生成しても良い。
従って、製造した素子は、活性層１４が薄いため高速性能を示し、高接触抵抗或いは接合スパイク現象を示さない。更に、高温アニーリングは絶縁材が損傷し得る段階において必要ではないので、処理が簡単で減少される。また、図９に示すように、素子は平面な露出面を有し、半導体素子の集積化と外部接続を従来のマルチレベル素子より簡単にする。シリコンカーバイドの高バンドギャップと化学的安定性のため、ここに述べた素子は、従来のシリコン素子より高電力用途と高温又は高放射レベルで使用できる。また、シリコンカーバイド素子の増加電力処理能力と温度抵抗により、従来のシリコン素子より小型素子を製造できる。
これらの利益のため、ここに述べたプロセスにより製造したトランジスタは、任意の標準トランジスタ用途で動作でき、特に、現存の素子より小型化・高速化するワイヤレス通信ベース増幅器或いは高電力スイッチング素子に適する。増幅のようなRF用途では、これらの素子は約３GHzで１ｍｍペリメーター当り約１２０V、約５Wまで処理できる。電力スイッチング素子は約２０００Vを処理でき、約１MHzのスイッチング周波数を有し得る。素子は、より大きな電力レベルを利用できるように調整可能である。
本発明を特定の実施の形態について上述したが、種々の修正及び変更は特許請求の範囲から逸脱することなく行うことができる。従って、明細書及び図面は限定ではなく図示とみなすべきである。全ての斯かる修正は本発明の範囲内に含まれる。
利益、他の利点、及び問題の解決策は特定の実施の形態について上述した。しかしながら、利益、他の利点、問題の解決策、及び任意の利益、利点、或いは解決策を発生或いはより明白にし得る任意の要素を、特許請求の範囲の必要不可欠な特徴又は要素として解するべきではない。
第１と第２と第３の活性層を形成した後の基板の一部の断面図を含む。 第３の活性層をパターン化し開口を形成した後の図１の基板の断面図を含む。 第３の活性層上と開口内に絶縁層を形成した後の図２の基板の断面図を含む。 絶縁層を平面化してエッチングしトレンチの底に第２の活性層を露出させた後の図３の基板の断面図を含む。 トレンチに堆積した高ドープシリコンカーバイド層を形成した後の図４の基板の断面図を含む。 開口の外側にある高ドープシリコンカーバイド層の一部を除去した後の図５の基板の断面図を含む。 第２と第３の活性層に金属接点を形成した後の図６の基板の断面図を含む。 第３の活性層と金属接点の上に絶縁層を形成した後の図７の基板の断面図を含む。 絶縁層の一部を除去し金属接点の表面を露出させた後の図８の基板の断面図を含む。

Claims (14)

  1. 第１の化合物半導体材料を含み第１の導電型ドーパントを有する第１の化合物半導体層を形成する工程、
    第２の化合物半導体材料を含み前記第１の導電型と反対の第２の導電型ドーパントを有する第２の化合物半導体層を前記第１の化合物半導体層上に形成する工程、
    第３の化合物半導体材料を含み前記第１の導電型ドーパントを有する第３の化合物半導体層を前記第２の化合物半導体層上に形成する工程であって、前記第１、第２及び第３の化合物半導体層をそれぞれトランジスタ素子の第１、第２及び第３の活性層とする工程、
    前記第３の活性層をパターン化して壁を有する開口を前記第３の活性層に形成し前記第２の活性層の一部を露出する工程、
    前記第２の導電型ドーパントを有し前記第２の化合物半導体層のドーパント濃度より高いドーパント濃度を有する第４の化合物半導体材料を前記露出させた第２の活性層の少なくとも一部上に形成する工程、
    前記第３の活性層と前記第４の化合物半導体材料との上に平面絶縁材料層を堆積して接点用開口を有するように前記平面絶縁材料層をパターン化する工程、及び
    前記第３の活性層と前記第２の活性層とに対する接点の上面を同一平面とするために、前記平面絶縁材料層の表面から前記第３の活性層までの前記平面絶縁材料層の前記開口と、前記平面絶縁材料層の表面から前記第４の化合物半導体材料を通って下の前記第２の活性層までの前記平面絶縁材料層の前記開口とに前記接点を形成する工程を含むことを特徴とする、半導体素子用接点の形成方法。
  2. 前記第４の化合物半導体材料はスパッタリングにより形成することを特徴とする請求項１記載の接点の形成方法。
  3. 前記第１、第２、第３及び第４の化合物半導体材料の各々は少なくとも２種のＩＶＡ族元素を含むことを特徴とする請求項１記載の接点の形成方法。
  4. 前記第１、第２、第３及び第４の化合物半導体材料の各々はシリコンカーバイドを含むことを特徴とする請求項１記載の接点の形成方法。
  5. 前記第３の化合物半導体層上に第１タイプの金属の第１の金属接点を形成して前記第４の化合物半導体材料上に第２タイプの金属の第２の金属接点を形成することを更に含むことを特徴とする請求項１記載の接点の形成方法。
  6. 前記第３の化合物半導体材料と前記第１の金属接点との間の電気的接続はオーミックであり、前記第４の化合物半導体材料と前記第２の金属接点との間の電気的接続はオーミックであることを特徴とする請求項５記載の接点の形成方法。
  7. 前記第１の金属接点はアルミニウムからなり、前記第２の金属接点はニッケルからなることを特徴とする請求項５記載の接点の形成方法。
  8. 第１の化合物半導体材を含み第１の導電型ドーパントを有する第１の活性層、
    第２の化合物半導体材を含み前記第１の導電型と反対の第２の導電型ドーパントを有する第２の活性層であって、前記第１の活性層と接触する前記第２の活性層、
    第３の化合物半導体材を含み前記第１の導電型を有する第３の活性層であって、前記第２の活性層と接触する前記第３の活性層、ここで前記第１と第２と第３の活性層を組合せたものがトランジスタの少なくとも一部であり、
    前記第２と第３の活性層によって形成された開口であって、前記第３の活性層を通って延長して前記第２の活性層内に接触して終端する前記開口、
    前記開口を隣接した前記第３の活性層から絶縁する前記開口内の１つ以上の側壁絶縁層、
    前記開口内と前記第２の活性層上とに少なくとも部分的にある第４の化合物半導体材であって、前記第２の導電型ドーパントと前記第２の活性層のドーパント濃度より高ドーパント濃度とを有し、前記第２の活性層に電気的に接続される前記第４の化合物半導体材、及び
    前記第３の活性層と前記第４の化合物半導体材との上にあり、第１及び第２の金属接点を含む平面絶縁材料層であって、前記接点が前記絶縁材料層により互いに分離され、前記第１の金属接点が前記第３の活性層と電気的に接触し、前記第２の金属接点が前記第４の化合物半導体材と電気的に接触し、前記金属接点と前記平面絶縁材料層との上面が同一平面内にある前記平面絶縁材料層を含むことを特徴とする半導体素子。
  9. 前記第１、第２、第３及び第４の化合物半導体材の各々は少なくとも２種のＩＶＡ族元素を含むことを特徴とする請求項８記載の半導体素子。
  10. 前記第１、第２、第３及び第４の化合物半導体材の各々はシリコンカーバイドを含むことを特徴とする請求項８記載の半導体素子。
  11. 前記第３の活性層と前記第４の化合物半導体材にそれぞれ対する第３と第４の電気接点を更に含むことを特徴とする請求項８記載の半導体素子。
  12. 前記第３と第４の電気接点はそれぞれアルミニウムとニッケルからなり、前記電気接点はオーミックであることを特徴とする請求項１１記載の半導体素子。
  13. 前記第３の活性層の表面上に第２の絶縁層を更に含むことを特徴とする請求項１２記載の半導体素子。
  14. 前記第２の活性層は約０．１〜２ミクロンの厚さを有することを特徴とする請求項８記載の半導体素子。
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