JP3963008B2 - イメージセンサの出力補正装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、MOS型イメージセンサにおける各画素の出力のバラツキを補正するイメージセンサの出力補正装置に関する。
【0002】
【従来の技術】
従来、MOS型のイメージセンサにあっては、その1画素分の光センサ回路が、図1に示すように、入射光Lsの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードPDと、そのフォトダイオードPDに流れるセンサ電流をサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号Vpdに変換するトランジスタQ1と、その変換された電圧信号Vpdを増幅するトランジスタQ2と、読出し信号Vsのパルスタイミングでもってセンサ信号Voを出力するトランジスタQ3とによって構成され、ダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようになっている。そして、トランジスタQ1のドレイン電圧VDを所定時間だけ定常値よりも低く設定することにより、フォトダイオードPDの寄生容量に蓄積された残留電荷を放電させて初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光Lsの光量に応じた電圧信号Vpdが得られるようにして、入射光量が少ない場合でも残像が生ずることがないようにしている(特開2000−329616号公報参照)。
【0003】
このような光センサ回路にあっては、図3に示すように、入射光量に応じてフォトダイオードPDに流れるセンサ電流が多いときには対数出力特性を示すが、センサ電流が少ないときにはフォトダイオードPDの寄生容量Cの充電に応答遅れを生じてほぼ線形の非対数出力特性を示すようになっている。図中、WAは非対数応答領域を示し、WBは対数応答領域を示している。
【0004】
しかして、このような光センサ回路を画素単位に用いたイメージセンサでは、図4に示すように、各画素の構造上からくる出力特性のバラツキを生じてしまい、その出力特性が揃うように各画素の出力補正を行う必要があるものになっている。図中、Ioは入射光がないときにフォトダイオードPDに流れる暗電流に応じた暗時のセンサ電流を示している。
【0005】
各画素の出力特性のバラツキの要因としては、主として、トランジスタQ1のサブスレッショルド領域の特性を利用して入射光Lsの光量に応じた電圧信号Vpdを生じさせるに際して、そのトランジスタQ1のサブスレッショルド値が画素ごとに異なるためである。また、各画素にあって対数変換された電圧信号を高インピーダンスをもって増幅して出力させる必要があるが、その増幅用トランジスタQ2の特性の不揃いも各画素の出力のバラツキの要因となっている。
【0006】
そのため、以下の方法によって各画素の出力特性のバラツキを補正することが本願と同一の出願人によって提案されている(特願2000−404931、特願2000−404933、特願2001−75035、特願2001−75036)。
【0007】
それは、予め各画素の出力特性のバラツキ状態を測定して、それが所定の出力特性になるようなオフセット補正値およびゲイン補正値を作成してメモリに記憶しておき、そのメモリから対応する補正値を読み出して各画素の出力のオフセット補正およびゲイン補正を行わせるようにしている。
【0008】
その際、対数出力特性をもったイメージセンサでは、基本的に画素に蓄積された電荷の強制リセットが行われないために暗出力は得られない。そのため、以下のような補正手段がとられている。
【0009】
まず、暗レベルの補正を行わせるべく、入射光をしゃ断した暗時の状態で、各画素の暗時(Io)の出力が一致するようにオフセット補正を行わせる。次いで、明レベルの補正を行わせるべく、均一な光を入射させた明時の状態で、各画素の出力特性の傾きが揃うようにゲイン補正を行わせる。あるいはまた、これとは逆の手順で、均一な光を入射させた明時の状態で各画素の出力が揃うようにオフセット補正を行わせたうえで、入射光をしゃ断した暗時の状態で各画素の暗時の出力が一致するようにゲイン補正を行わせることによって、各画素の出力特性のバラツキを補正するようにしている。
【0010】
図8はこのような従来のイメージセンサの出力補正装置の構成を示すもので、イメージセンサ8から時系列的に読み出される各画素の出力信号をAD変換器10によってデジタル信号に変換したうえで、オフセット補正回路121においてメモリ111から読み出された各対応する画素のオフセット補正値を用いた所定の演算処理によるオフセット補正を行ったうえで、ゲイン補正回路122においてメモリ112から読み出された各対応する画素のゲイン補正値を用いた所定の演算処理によるゲイン補正を逐次行い、必要に応じてDA変換器13を介してその補正された各画素の信号を送出するように構成されている。
【0011】
このように構成されたものにあっては、イメージセンサ8からの各画素の出力信号をデジタル値に変換するためのAD変換器10の分解能がnビットの場合、その分解能を有効に利用するために、従来ではメモリ111およびメモリ112に記憶する補正値をnビットのものとしている。このような構成にすることにより、デジタル値に変換された各画素の出力レベルの如何にかかわらず、常に所定の信号レベルに補正することができるようになる。
【0012】
なお、その際、イメージセンサ8における各画素のアドレスに対応するメモリ11,13のアドレスに補正値を記憶しておき、イメージセンサ8からの画素信号の出力に応じて対応するアドレスにおける補正値をメモリ11,13からそれぞれ読み出すようにしている。このような手段をとることにより、イメージセンサ8からの各画素の出力に応じたメモリアクセスを容易に行わせることができるようになる。
【0013】
【発明が解決しようとする課題】
解決しようとする問題点は、イメージセンサから時系列的に読み出される各画素の出力信号をAD変換器によってデジタル値に変換したうえで、メモリから読み出された各対応する画素の補正値を用いて所定の補正を行わせるに際して、AD変換器の分解能を例えば10ビットや12ビットというように設定した場合に、メモリの記憶データが1バイト(8ビット)単位、1ワード(16ビット)単位で構成されているために、メモリの使用効率が悪くなってしまうことである。
【0014】
【課題を解決するための手段】
本発明によるイメージセンサの出力補正装置にあっては、入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をAD変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるに際して、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器の分解能をnビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(m<n)とするとともに、各画素の明時の出力信号のバラッキ幅の分解能をiビット(i<n)として、メモリにmビットのオフセット補正値およびiビットのゲイン補正値を記憶して、各画素の暗時の出力のオフセット補正を行ったのち、明時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させるようにしている。
【0015】
また、本発明は、そのイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器の分解能をnビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(m<n)とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をiビット(i<n)として、メモリにmビットのゲイン補正値およびiビットのオフセット補正値を記憶して、各画素の明時の出力のオフセット補正を行ったのち、暗時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させるようにしている。
【0016】
【実施例】
本発明に係るイメージセンサは、基本的に、前述した図1に示す光センサ回路を画素単位に用いている。
【0017】
その光センサ回路としては、入射光Lsの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードPDと、そのフォトダイオードPDに流れるセンサ電流を、サブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号Vpdに変換するトランジスタQ1と、その変換された電圧信号Vpdを増幅するトランジスタQ2と、読出し信号Vsのパルスタイミングでもってセンサ信号Voを出力するトランジスタQ3とによって構成されている。
【0018】
その場合、トランジスタQ1のゲート電圧VGの値が、そのドレイン電圧VD以下となるように設定される。
【0019】
その光センサ回路では、フォトダイオードPDに充分な光量をもって入射光Lsが当たっているときには、トランジスタQ1には充分なセンサ電流が流れることになり、そのトランジスタQ1の抵抗値もさほど大きくないことから、イメージセンサとして残像を生ずることがないような充分な応答速度をもって光信号の検出を行わせることができる。
【0020】
しかし、フォトダイオードPDの入射光Lsの光量が少なくなってトランジスタQ1に流れるセンサ電流が小さくなると、トランジスタQ1はそれに流れる電流が1桁小さくなるとその抵抗値が1桁大きくなるように動作するように設定されていることから、トランジスタQ1の抵抗値が増大し、フォトダイオードPDの寄生容量Cとの時定数が大きくなってその寄生容量Cに蓄積された電荷を放電するのに時間がかかるようになる。そのため、入射光Lsの光量が少なくなるにしたがって、残像が長時間にわたって観測されることになる。
【0021】
したがって、フォトダイオードPDの入射光Lsの光量が少ないときのセンサ電流に応じた電圧信号Vpdの飽和時間が長くなるため、図5に示すような読出し信号Vsのパルスタイミングでセンサ信号Voの読み出しを行うと、当初ほど大きなレベルの出力が残像となってあらわれる。なお、図5中、Vpd′は増幅用のトランジスタQ2によって反転増幅された電圧信号を示している。
【0022】
このような光センサ回路にあって、センサ信号Voの読出しに先がけて、トランジスタQ1のドレイン電圧VDを所定時間だけ定常値よりも低く設定して、フォトダイオードPDの寄生容量Cに蓄積された電荷を放電させて初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光量に応じた電圧信号が得られるようにして、入射光Lsの光量が少ない場合でも残像を生ずることがないようにしている。
【0023】
図2は、そのときの光センサ回路における各部信号のタイムチャートを示している。ここで、t1は初期化のタイミングを、t2は光信号検出のタイミングを示している。トランジスタQ1のドレイン電圧VDを定常値(ハイレベルH)から低い電圧(ローレベルL)に切り換える所定時間tmとしては、例えば1画素分の読出し速度が100nsec程度の場合に5μsec程度に設定される。図中、TはフォトダイオードPDの寄生容量Cの蓄積期間を示しており、その蓄積期間TはNTSC信号の場合1/30sec(または1/60sec)程度となる。
【0024】
このようなものにあって、初期化時にトランジスタQ1のドレイン電圧VDがローレベルLに切り換えられると、そのときのゲート電圧VGとドレイン電圧VDとの間の電位差がトランジスタQ1のしきい値よりも大きければトランジスタQ1が低抵抗状態になる。それにより、そのときのソース側の電位がドレイン電圧VDと同じになり(n−MOSトランジスタではソース電圧=ドレイン電圧となる)、フォトダイオードPDの接合容量Cが放電状態になる。
【0025】
そして、tm時間の経過後にそのドレイン電圧VDが定常のハイレベルHに切り換えられて光信号の検出が行われると、ソース側の電位がドレイン電圧VDよりも低くなって、そのときのゲート電圧VGとドレイン電圧VDとの間の電位差がしきい値よりも大きければMOSトランジスタQ1が低抵抗状態になり、フォトダイオードPDの接合容量Cに充電が開始される。
【0026】
このように光信号の検出に先がけてフォトダイオードPDの接合容量Cを放電させて初期化したのちにその寄生容量Cを充電させるようにすると、その初期化のタイミングから一定時間経過した時点での出力電圧(フォトダイオードPDの端子電圧)Vpdは入射光Lsの光量に応じた値となる。すなわち、初期化後には入射光Lsの光量の変化に追随した一定の時定数による放電特性が得られるようになる。
【0027】
その際、長時間放置すればドレイン電圧VDからトランジスタQ1を通して供給される電流とフォトダイオードPDを流れる電流とは同じになるが、前に残った電荷がなければ常に同じ放電特性が得られるので残像が生ずることがなくなる。
【0028】
したがって、初期化してから一定の時間を定めて光信号を検出するようにすれば、入射光Lsの光量に応じた残像のないセンサ信号Voを得ることができるようになる。
【0029】
図6は、このような光センサ回路を画素単位として、画素をマトリクス状に複数配設して、各画素のセンサ信号の時系列的な読出し走査を行わせるようにしたイメージセンサの一構成例を示している。
【0030】
そのイメージセンサは、その基本的な構成が、例えば、D11〜D44からなる4×4の画素をマトリクス状に配設して、各1ライン分の画素列を画素列選択回路1から順次出力される選択信号LS1〜LS4によって選択し、その選択された画素列における各画素を、画素選択回路2から順次出力される選択信号DS1〜DS4によってスイッチ群3における各対応するスイッチSW1〜SW4が逐次オン状態にされることによって各画素のセンサ信号Voが時系列的に読み出されるようになっている。図中、4は各画素における前記トランジスタQ1のゲート電圧VG用電源であり、6はドレイン電圧VD用電源である。
【0031】
そして、このようなイメージセンサにあって、各1ライン分の画素列の選択に際して、その選択された画素列における各画素の前記トランジスタQ1のドレイン電圧VDを所定のタイミングをもって定常時のハイレベルHおよび初期化時のローレベルLに切り換える電圧切換回路5が設けられている。
【0032】
このように構成された本発明によるイメージセンサの動作について、図7に示す各部信号のタイムチャートとともに、以下説明をする。
【0033】
まず、画素列選択信号LS1がハイレベルHになると、それに対応するD11,D12,D13,D14からなる第1の画素列が選択される。そして、LS1がハイレベルHになっている一定期間T1のあいだ画素選択信号DS1〜DS4が順次ハイレベルHになって、各画素D11,D12,D13,D14のセンサ信号Voが順次読み出される。
【0034】
次いで、画素列選択信号LS1がローレベルLになった時点で次のLS2がハイレベルHになると、それに対応するD21,D22,D23,D24からなる第2の画素列が選択される。そして、LS2がハイレベルHになっている一定期間T1のあいだ画素選択信号DS1〜DS4が順次ハイレベルHになって、各画素D21,D22,D23,D24のセンサ信号Voが順次読み出される。
【0035】
以下同様に、画素列選択信号LS3およびLS4が連続的にハイレベルHになって各対応する第3および第4の画素列が順次選択され、LS3およびLS4がそれぞれハイレベルHになっている一定期間T1のあいだ画素選択信号DS1〜DS4が順次ハイレベルHになって、各画素D31,D32,D33,D34およびD41,D42,D43,D44のセンサ信号Voが順次読み出される。
【0036】
また、画素列選択信号LS1がT1期間後にローレベルLに立ち下がった時点で、そのとき選択されている第1の画素列における各画素D11,D12,D13,D14のドレイン電圧VD1をそれまでのハイレベルHからローレベルLに所定時間T2のあいだ切り換えることによって各画素の初期化が行われ、1サイクル期間T3の経過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【0037】
次いで、画素列選択信号LS2がT1期間後にローレベルLに立ち下がった時点で、そのとき選択されている第2の画素列における各画素D21,D22,D23,D24のドレイン電圧VD1をそれまでのハイレベルHからローレベルLに所定時間T2のあいだ切り換えることによって各画素の初期化が行われ、1サイクル期間T3の経過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【0038】
以下同様に、画素列選択信号LS3およびLS4がそれぞれT1期間後にローレベルLに立ち下がった時点で、そのとき選択されている第3および第4の画素列にそれぞれ対応するドレイン電圧VD3をローレベルLに切り換えて各画素の初期化が行われ、1サイクル期間T3の経過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【0039】
なお、ここでは画素列選択信号LSX(X=1〜4)がT1期間後にローレベルLに立ち下がった時点でドレイン電圧VDXをローレベルLに切り換えて初期化を行わせるようにしているが、その初期化のタイミングは画素列選択信号LSXがローレベルL状態にある画素列選択の休止期間T4中であればよい。
【0040】
以上のような各部信号の発生のタイミングは、図示しないECUの制御下で画素列選択回路1、画素選択回路2および電圧切換回路5の駆動を行わせることによって決定されるようになっている。
【0041】
このように、各画素のセンサ信号の読出し走査に応じた適切なタイミングをもって各画素の初期化を行わせることによって、イメージセンサ全体としての蓄積時間の過不足を低減できるようになる。
【0042】
そして、残像がなく、ダイナミックレンジの広い対数出力特性をもったイメージセンサが実現できるようになる。
【0040】
本発明では、以上のように構成されたイメージセンサにあって、光センサ回路の構成上からくる出力特性のバラツキに起因する各画素におけるセンサ信号Voの出力レベルの不揃いを是正するべく、以下のような手段をとるようにしている。
【0041】
図9は、イメージセンサにおける各画素の出力信号のバラツキ状態を示している。ここで、Bminはバラツキのある明時の最低出力を、Bmaxはその最大出力を、Baveはその平均出力を、BWは明時のバラツキ幅を示している。Dminはバラツキのある暗時の最低出力を、Dmaxはその最大出力を、Daveはその平均出力を、DWは暗時のバラツキ幅を示している。また、PWはBmaxとDminとの間のイメージセンサの最大出力幅である。WAは、イメージセンサにおける各画素の出力信号をデジタル信号に変換するAD変換器の入力範囲を示している。
【0042】
本発明は、イメージセンサにおける各画素の出力信号をAD変換器によってデジタル信号に変換したうえで、各画素における暗時および明時の出力のバラツキを、予めメモリに記憶されている対応する画素の補正値を読み出して暗時および明時の出力補正を行わせるに際して、イメージセンサの暗時のバラツキ幅DWと明時のバラツキ幅BWとが最大出力幅PWよりも数段小さいことに着目し、メモリに記憶する補正値をイメージセンサの最大出力幅PWを網羅するAD変換器の分解能よりも少ないビット数で構成するようにしている。
【0043】
暗時のオフセット補正については、各画素の出力が暗時の平均値であるDaveに収束するようにしたうえで、所定の出力レベルになるようにオフセットレベルの調整を行うようにする。
【0044】
また、暗時にオフセット補正を行い、明時のゲイン補正を行う場合は、各画素の出力が明時の平均値であるBaveに収束するようにしたうえで、所定の出力レベルになるようにオフセットレベルの調整を行うようにする。
【0045】
いま、図10に示すように、イメージセンサ8における各画素の出力信号をAD変換器10によってデジタル信号に変換したうえで、予め各画素の出力特性のバラツキに応じてメモリ111に記憶されているオフセット補正値を読み出して、オフセット補正回路121において各画素における暗時の出力のオフセット補正を行わせるに際して、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器10の分解能をnビット、例えば10ビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(m<n)、例えば1バイト(8ビット)として、メモリ111にmビットのオフセット補正値を記憶させるようにしている。
【0046】
メモリ111からのオフセット補正値の読み出しとしては、イメージセンサ8から各画素のセンサ信号を時系列的に読み出すための駆動制御を行うECU(図示せず)の制御下で、処理対象となる画素に対応する補正値が逐次読み出されるようになっている。
【0047】
メモリ111には、各画素の暗時の出力がその平均出力Daveに収束するようなオフセット補正値OFと、暗時の平均出力Daveを所定の値(例えば0階調)にするためのオフセット値OFaveが記憶されている。
【0048】
そして、オフセット補正回路121において、イメージセンサ8から逐次与えられる各画素のデジタル変換された出力値にメモリ111から読み出したオフセット補正値OFおよびオフセット値OFaveを加える演算処理を行う。
【0049】
オフセット補正出力=画素出力+オフセット補正値OF+オフセット値OFave
【0050】
ここで、図9に示すイメージセンサ8における各画素の出力状態をみると、各画素のバラツキを含むイメージセンサ8の最大出力幅PWを10ビットの分解能をもったAD変換器10に取り込む場合、暗時のバラツキ幅DWは最大出力幅PWの1/4以下であり、それを1バイト(8ビット)以内であらわすことが可能になる。
【0051】
したがって、オフセット補正値を8ビットのデータとしてメモリ111に記憶しておき、実際には、
〔S9 S8 S7 S6 S5 S4 S3 S2 S1 S0〕
+〔00 00 D7 D6 D5 D4 D3 D2 D1 D0〕
というように演算することによって補正が可能になる。
【0052】
この演算例ではその結果が暗時の平均出力Daveに収束してしまうので、オフセット値OFaveを用いて任意の出力になるように演算を行う。
【0053】
図11および図12は、そのオフセット補正回路121における演算処理の内容をそれぞれ示している。x,yは処理対象となる画素のアドレスである。
【0054】
このような各画素の暗時の出力のオフセット補正を行わせたときのイメージセンサ8における各画素の出力状態は図13に示すようになる。図中、Aは明時における各画素の出力を、Bは暗時における各画素の出力をそれぞれ示している。
【0055】
また、図9に示すイメージセンサ8における各画素の出力信号のバラツキ状態をみると、明時のバラツキ幅BWはイメージセンサ8の最大出力幅PWの1/4程度であるので、それを1バイト(8ビット)以内であらわすことが可能になる。
【0056】
図10に示す構成にあって、メモリ111に各画素の暗時の出力が明時の平均出力Baveに収束するようなオフセット補正値OFと、暗時の平均出力Daveを任意の値(例えば1023階調)にするためのオフセット値OFaveとを記憶して、各画素の明時の出力のオフセット補正を行わせることにより、図14に示すように、各画素の明時に出力を揃えることができるようになる。
【0057】
そして、オフセット補正回路121においてオフセット補正された各画素の出力は10ビットの信号となってDA変換器13に与えられ、アナログ信号に変換されて送出される。
【0058】
図15は本発明の他の実施例を示しており、イメージセンサ8における各画素の出力信号をAD変換器10によってデジタル信号に変換したうえで、メモリ111に記憶されているオフセット補正値を読み出してオフセット補正回路121において各画素における暗時の出力のオフセット補正を行わせたのち、メモリ112に記憶されているゲイン補正値を読み出してゲイン補正回路122において各画素における明時の出力のゲイン補正を行わせるようにしている。
【0059】
ここでは、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器10の分解能をnビット(10ビット)とし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(8ビット)とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をiビット(i<n)、例えばi=8ビットとして、メモリ111にmビットのオフセット補正値を、メモリ112にiビットのゲイン補正値をそれぞれ記憶するようにしている。
【0060】
図13に示す各画素の暗時の出力をオフセット補正した後の明時の出力状態をみると、そのバラツキ範囲がAD変換器10の入力範囲(イメージセンサ8の最大出力幅PW)の1/4以下であるので、8ビットであらわすことができることがわかる。
【0061】
このように構成されたものにあっては、前述の場合と同様に、メモリ111から処理対象となる画素に対応するオセット補正値が読み出されて、オフセット補正回路121においてその画素の暗時の出力のオフセット補正が行われる。そして、その暗時の出力のオフセット補正がなされた画素の明時の出力のゲイン補正がゲイン補正回路122において行われる。
【0062】
メモリ112には、ゲイン補正値として、明時の平均出力Baveが所定の値(例えば1023階調)となるようなゲイン値Gaveと、各画素の明時の出力がその所定の値となるためのゲインの差分Gtrimとが記憶されている。
【0063】
ゲイン補正回路122は、処理対象の画素に対応してメモリ112から読み出したゲイン補正値を用いて、暗時出力のオフセット補正がなされた画素の信号に対して、ゲイン値Gaveにゲインの差分Gtrimを加えたゲイン補正値を乗ずる演算処理を行う。
【0064】
しかして、イメージセンサ8からの各画素の出力は、オフセット補正回路121およびゲイン補正回路122によって、以下の演算処理が行われることになる。
【0065】
補正出力=(画素出力+オフセット補正値OF+オフセット値OFave)
×(ゲイン値Gave+ゲイン差分Gtrim)
【0066】
このようなイメージセンサ8からの各画素の暗時の出力のオフセット補正を行わせたのちの明時の出力のゲイン補正を行わせたときの各画素の出力状態は図16に示すようになる。
【0067】
また、本発明は、図15に示す構成にあって、イメージセンサ8における各画素の出力信号をAD変換器10によってデジタル信号に変換したうえで、メモリ111に記憶されているオフセット補正値を読み出してオフセット補正回路121において各画素における明時の出力のオフセット補正を行わせたのち、メモリ112に記憶されているゲイン補正値を読み出してゲイン補正回路122において各画素における暗時の出力のゲイン補正を行わせるようにしている。そのオフセット補正およびゲイン補正の内容は前述と同様である。
【0068】
図17は、そのときのイメージセンサ8からの各画素の出力の補正状態を示している。同図(a)はイメージセンサ8からの各画素の出力状態を、同図(b)はその各画素の明時の出力をオフセット補正した状態を、同図(c)は各画素の明時の出力のオフセット補正および暗時の出力のゲイン補正をなした状態を示している。
【0069】
図18は、イメージセンサにおける各画素の出力特性のバラツキを補正するための具体的な構成を示している。
【0070】
それは、イメージセンサ8および各画素のセンサ信号を時系列的に読み出すための駆動制御を行うECU9と、イメージセンサ8から時系列的に出力する各画素のセンサ信号Voをデジタル信号に変換するAD変換器10と、予め各画素の特性に応じたオフセット補正値OFSおよびゲイン補正のための乗数MLTが設定されており、ECU9から与えられるセンサ信号読出し時における画素のアドレス(X,Y)の信号ADDRESSに応じて所定のオフセット補正値OFSおよび乗数MLTを読み出すメモリ11と、そのメモリ11から読み出されたオフセット補正値OFSおよび乗数MLTにもとづいてデジタル信号に変換されたセンサ信号DSのオフセット補正およびゲイン補正の各演算処理を行う出力補正回路12とによって構成されている。
【0071】
イメージセンサ8から時系列的に出力する各画素のセンサ信号Voとしては、前述したように、各画素におけるトランジスタQ1のゲート電圧VGが撮影時の定常値よりも高い値に切り換えられたときの暗時の出力と、光をしゃ断した状態での各画素におけるトランジスタQ1のゲート電圧VGおよびドレイン電圧VDが撮影時の定常値よりも低い値にそれぞれ切り換えられたときの明時の出力とが採用される。
【0072】
図20は、3つの画素の構成上からくる各センサ信号A,B,Cの出力特性のバラツキ状態の一例を示している。ここで、画素出力のしきい値Hに応じたセンサ電流の値Imは各画素のセンサ信号信号A,B,Cが非対数応答領域WAから対数応答領域WBに切り換わる点を示している。また、Ioは暗時のセンサ電流を示している。
【0073】
ここでは、このような非対数応答領域WAにおける各画素のセンサ信号の出力特性の形状がほぼ同一で、対数応答領域WBにおける各画素のセンサ信号の出力特性の傾きがそれぞれ異なるときのイメージセンサの出力補正を行わせる場合を示している。各画素のパラメータとして、それぞれの各センサ信号が非対数応答領域WAから対数応答領域WBに切り換わる点の情報と、暗時の画素出力とを用いている。
【0074】
図19は、出力補正回路12における処理のフローを示している。
【0075】
メモリ11には、センサ電流がImの値のときに画素出力がHとなるようなオフセット補正値OFSが設定されている。そして、オフセット補正部121において、そのオフセット補正値OFSを用いた加減算処理をなすことによって各画素のデジタル信号に変換されたセンサ信号DSのオフセット補正を行わせると、図21に示すように、各画素のセンサ信号A,B,Cにおける非対数応答領域WAの特性が一致するようになる。
【0076】
次に、そのオフセット補正されたセンサ信号DS1にもとづき、ゲイン補正部122において、しきい値H以上の対数応答領域WBに対してゲイン補正のための乗算処理を行う。
【0077】
具体的には、オフセット補正されたセンサ信号DS1がしきい値H以上であるか否かを判断して、しきい値H以上であれば、すなわちセンサ信号DS1が対数応答領域WBにあれば、メモリ10から読み出されたゲイン補正のための所定の乗数MLTを用いて、
出力←H+(センサ信号DS1−H)×乗数
なる演算を行って、その演算結果を出力補正されたセンサ信号DS2として出力する。
【0078】
このような各画素のセンサ信号A,B,Cのゲイン補正が行われた結果、図22に示すように、対数応答領域WBの特性が一致するようになる。
【0079】
また、その際、オフセット補正されたセンサ信号DS1がしきい値Hよりも小さければ、すなわちセンサ信号DS1が非対数応答領域WAにあれば、そのままオフセット補正されたセンサ信号DS1を出力補正されたセンサ信号DS2として出力する。
【0080】
図24は、3つの画素の構成上からくる各センサ信号A,B,Cの出力特性のバラツキ状態の他の例を示している。
【0081】
ここでは、このような対数応答領域WBにおける各センサ信号の出力特性の傾きがほぼ同一で、非対数応答領域WAにおける各センサ信号の出力特性の形状がそれぞれ異なるときにイメージセンサの出力補正を行わせる場合を示している。
【0082】
図23は、出力補正回路12における処理のフローを示している。
【0083】
メモリ11には、センサ電流がImの値のときに画素出力がHとなるようなオフセット補正値OFSが設定されている。そして、オフセット補正部121において、そのオフセット補正値OFSを用いた加減算処理をなすことによって各画素のデジタル信号に変換されたセンサ信号DSのオフセット補正を行わせると、図25に示すように、各画素のセンサ信号A,B,Cにおける対数応答領域WBの特性が一致するようになる。
【0084】
次に、そのオフセット補正されたセンサ信号DS1にもとづき、ゲイン補正部112において、しきい値H以下の非対数応答領域WAに対してゲイン補正のための乗算処理を行う。
【0085】
具体的には、オフセット補正されたセンサ信号DS1がしきい値H以下であるか否かを判断して、しきい値H以下であれば、すなわちセンサ信号DS1が非対数応答領域WAにあれば、メモリ10から読み出されたゲイン補正のための所定の乗数MLTを用いて、
出力←H−(H−センサ信号DS1)×乗数
なる演算を行って、その演算結果を出力補正されたセンサ信号DS2として出力する。
【0086】
このような各画素のセンサ信号A,B,Cのゲイン補正が行われた結果、図26に示すように、非対数応答領域WAの特性が一致するようになる。
【0087】
また、その際、オフセット補正されたセンサ信号DS1がしきい値Hよりも大きければ、すなわちセンサ信号DS1が対数応答領域WBにあれば、そのままオフセット補正されたセンサ信号DS1を出力補正されたセンサ信号DS2として出力する。
【0088】
図28は、イメージセンサ8における各画素の構成上からくるセンサ信号A,B,Cの出力特性のバラツキ状態のさらに他の例を示している。
【0089】
ここでは、対数応答領域WBにおける各センサ信号A,B,Cの出力特性の傾きがそれぞれ異なるとともに、非対数応答領域WAにおける各センサ信号A,B,Cの出力特性の形状がそれぞれ異なる場合を示している。
【0090】
このような場合には、図27の出力補正回路12における処理のフローに示すように、前述した図19および図23に示す各処理を組み合せて行わせることによって、各センサ信号A,B,Cのオフセット補正およびゲイン補正が逐次なされて最終的に非対数応答領域WAおよび対数応答領域WBAの特性が一致したセンサ信号DS2′が得られるようになる。
【0091】
【発明の効果】
以上、本発明によるイメージセンサの出力補正装置にあっては、入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をAD変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるに際して、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器の分解能をnビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(m<n)とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をiビット(i<n)として、メモリにmビットのオフセット補正値およびiビットのゲイン補正値を記憶して、各画素の暗時の出力のオフセット補正を行ったのち、明時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させることができるという利点を有している。
【0092】
また、本発明は、そのイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器の分解能をnビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(m<n)とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をiビット(i<n)として、メモリにmビットのゲイン補正値およびiビットのオフセット補正値を記憶して、各画素の明時の出力のオフセット補正を行ったのち、暗時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させることができるという利点を有している。
【図面の簡単な説明】
【図1】本発明によるイメージセンサに用いられる1画素分の光センサ回路を示す電気回路図である。
【図2】その光センサ回路における各部信号のタイムチャートである。
【図3】その光センサ回路のフォトダイオードに流れるセンサ電流に対するセンサ信号の出力特性を示す図である。
【図4】その光センサ回路を画素に用いたイメージセンサにおける各画素の出力特性のバラツキ状態の一例を示す図である。
【図5】初期化を行わない場合の光センサ回路における入射光量が少ないときに所定のタイミングで読み出されるセンサ信号の出力特性を示す図である。
【図6】本発明に係るイメージセンサの構成例を示すブロック図である。
【図7】そのイメージセンサにおける各部信号のタイムチャートである。
【図8】従来のイメージセンサの出力補正装置を示すブロック構成図である。
【図9】イメージセンサにおける各画素の出力信号の明時および暗時のバラツキ状態を示す特性図である。
【図10】本発明によるイメージセンサの出力補正装置の一実施例を示すブロック構成図である。
【図11】同実施例のオフセット補正回路における演算処理の内容の一例を示すブロック図である。
【図12】同実施例のオフセット補正回路における演算処理の内容の他の例を示すブロック図である。
【図13】イメージセンサからの各画素の暗時の出力をオフセット補正した処理結果を示す特性図である。
【図14】イメージセンサからの各画素の明時の出力をオフセット補正した処理結果を示す特性図である。
【図15】本発明によるイメージセンサの出力補正装置の他の実施例を示すブロック構成図である。
【図16】イメージセンサからの各画素の暗時の出力をオフセット補正したのちに各画素の明時の出力をゲイン補正した処理結果を示す特性図である。
【図17】イメージセンサからの各画素の明時の出力をオフセット補正したのちに各画素の暗時の出力をゲイン補正した処理過程を示す特性図である。
【図18】本発明によるイメージセンサの出力補正装置の具体的な構成例を示すブロック図である。
【図19】本発明によるイメージセンサの出力補正装置による出力補正回路における処理のフローの一例を示す図である。
【図20】イメージセンサにおける各画素の構成上からくるセンサ信号の出力特性のバラツキ状態の一例を示す特性図である。
【図21】図20に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正した結果を示す特性図である。
【図22】図20に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正およびゲイン補正した結果を示す特性図である。
【図23】本発明によるイメージセンサの出力補正装置による出力補正回路における処理のフローの他の例を示す図である。
【図24】イメージセンサにおける各画素の構成上からくるセンサ信号の出力特性のバラツキ状態の他の例を示す特性図である。
【図25】図24に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正した結果を示す特性図である。
【図26】図24に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正およびゲイン補正した結果を示す特性図である。
【図27】本発明によるイメージセンサの出力補正装置による出力補正回路における処理のフローのさらに他の例を示す図である。
【図28】イメージセンサにおける各画素の構成上からくるセンサ信号の出力特性のバラツキ状態のさらに他の例を示す特性図である。
【符号の説明】
8 イメージセンサ
10 AD変換器
111 メモリ
112 メモリ
121 オフセット補正回路
122 ゲイン補正回路
13 DA変換器
Claims (2)
- 入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をAD変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるようにしたイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器の分解能をnビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(m<n)とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をiビット(i<n)として、メモリにmビットのオフセット補正値およびiビットのゲイン補正値を記憶して、各画素の暗時の出力のオフセット補正を行ったのち、明時の出力のゲイン補正を行うようにしたことを特徴とするイメージセンサの出力補正装置。
- 入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をAD変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるようにしたイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するAD変換器の分解能をnビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をmビット(m<n)とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をiビット(i<n)として、メモリにmビットのゲイン補正値およびiビットのオフセット補正値を記憶して、各画素の明時の出力のオフセット補正を行ったのち、暗時の出力のゲイン補正を行うようにしたことを特徴とするイメージセンサの出力補正装置。
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