JP3924694B2 - 接続構造に対するアライメント許容範囲を増大させる方法 - Google Patents
接続構造に対するアライメント許容範囲を増大させる方法 Download PDFInfo
- Publication number
- JP3924694B2 JP3924694B2 JP2000533899A JP2000533899A JP3924694B2 JP 3924694 B2 JP3924694 B2 JP 3924694B2 JP 2000533899 A JP2000533899 A JP 2000533899A JP 2000533899 A JP2000533899 A JP 2000533899A JP 3924694 B2 JP3924694 B2 JP 3924694B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- plug
- conductive plug
- forming
- insulating material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/075—Silicon-containing compounds
- G03F7/0757—Macromolecular compounds containing Si-O, Si-C or Si-N bonds
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/16—Coating processes; Apparatus therefor
- G03F7/167—Coating processes; Apparatus therefor from the gas phase, by plasma deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、導電性突起を形成する半導体製造方法、及びアライメント許容範囲を増大させる方法に関するものである。
【0002】
【従来の技術】
半導体装置の寸法の縮小化に伴い、個々の装置部品のアライメントと、ミスアライメントに対する補償がますます重要になる。重要な部分のミスアライメントに関連した問題は、ショートや他の最悪な装置故障を起こし得る。
【0003】
半導体装置を形成することにおいて、基板ノードの位置と装置部品の間に中間電気接続を形成するために、導電性プラグのような、物質の導電性突起を使うことは珍しくない。代表的な導電性突起を図1から図3に示す。
【0004】
図1を参照すると、半導体ウェーハ片は、概して参照符号20で示され、半導体基板22からなる。本明細書においては、“半導体基板”という用語は、これに限定されるものではないが、半導体のウェーハ(単独か、その上に他の物質が載ったものを含む集合体)のようなバルク半導体物質や、半導体物質層(単独か、他の物質が含まれている集合体)を含むが、半導体物質からなるどんな構造体でも意味するように定義される。“基板”という用語は、これに限定されないが、上述の半導体基板を含む如何なる支持構造体をも指し示すものである。
【0005】
一対の分離酸化領域24が基板22の上方に形成される。ポリシリコン層28、シリサイド層30及び絶縁キャップ32を通常は含む複数の導電性ライン26が設けられる。側壁スペーサ34は、ライン26の導電性部分及び非導電性部分上に設けられる。拡散領域35が提供され、電気的な接続が要求されるノードの位置を形成する。ウェーハ片20は、ダイナミックランダムアクセスメモリ(DRAM)装置の一部を構成する。導電性突起36が提供される。最も中心の導電性突起36は、拡散領域とこれから形成されるビットラインとの間の電気的な接続を確立するように配置される。導電性突起は、ボロフォスフォシリケイトグラス(BPSG)のような絶縁酸化層の開口内に一般的には形成され、その後平坦化される。BPSGのような絶縁物質からなる層38が、基板22の上方に形成される。
【0006】
図2を参照すると、一対のコンタクト開口40が層38を介して形成され、図示する突起36を外側に向けて露出する。コンタクト開口40は、その中に蓄積コンデンサが形成される開口を構成する。このようなコンデンサは、典型的には、開口40内及び層38の上方に導電性物質層を提供し、その後コンデンサ誘電体層とその上方のセルプレート層を堆積させることによって形成される。
【0007】
図3を参照すると、図2の拡大された部分は、最も中心の導電性突起36と、1つの開口40の右側のエッジの点線で伸ばした部分との間のアライメント許容範囲Xの例を示す。Xよりも大きいコンタクト開口40を形成するために用いられるマスクの導電性突起の方向のミスアライメントは、コンタクト開口40と最も中心の導電性突起36の重複をもたらし得る。これは、その後コンタクト開口40の中に設けられる導電性コンデンサ物質が最も中心の導電性突起36とショートする原因となり、それによって装置のこの部分が機能しなくなる。
【0008】
本発明は、半導体ウェーハの上に形成される導電性突起と電気部品との間のアライメント許容範囲を増大させることに関する関心から案出されたものである。
【0009】
【発明の概要】
導電性突起を形成する半導体製造方法と、アライメント許容範囲を増大させる方法が記載されている。1つの例では、角領域を画定するための上表面とそれと接する側表面を含む導電性突起が基板表面領域の上方に形成される。導電性突起の角領域は、それに対するアライメント許容範囲を増大させるために、その後傾斜化される。もう1つの例では、導電性プラグが一対の導電性ライン間の基板ノード位置の上方に形成され、該プラグは最上面を有する。導電性プラグの物質は、少なくともその一部分が導電性ラインより高さ方向に高く配置される第2最上面を画定するために不均等に除去される。1つの形態では、導電性プラグ物質は、導電性プラグをファセットエッチングにより除去することが可能である。もう1つの形態では、導電性プラグ物質は、ドーパントで不均等にドープされており、ドーパントのより高い濃度を含有する導電性プラグ物質は、ドーパントのより低い濃度を含有するプラグ物質よりも速い速度でエッチングされる。
【0010】
【発明の実施の形態】
図4を参照すると、本発明の一実施例により処理中の半導体ウェーハ片が概して参照符号42で表され、該ウェーハ片は半導体基板44を含んでいる。ポリシリコン層48、シリサイド層50及び絶縁キャップ52からなる一対の導電性ライン46が基板44の上方に形成される。側壁スペーサ54は、ライン46の導電性部分及び非導電性部分の上に設けられる。ライン46は、電気的な接続が要求されるノード位置56又はそれらの間の表面エリアを画定する、一対の間隔をあけて絶縁された導電性ラインを形成する。図示する望ましい実施例では、ノード位置56は、ビットラインと接続される拡散領域57からなる。他のノード位置は、ノード位置56の横方向外側の拡散領域57によって画定され、そして以下で明らかになるように、蓄積コンデンサとの電気的な接続が要求される位置を構成する。第1絶縁層58は、ノード位置56の上方であって導電性ラインの間に形成される。層58の例示的な物質はBPSGである。
【0011】
図5を参照すると、層58は、略平坦な上表面60となるように、化学機械研磨法により平坦化される。層58の平坦化は、導電性ラインの絶縁キャップの上で、又はその上方で止めるようにすることが可能である。
【0012】
図6を参照すると、ノード位置56の上方に、略平坦な上表面64を有する絶縁物質62の第2の層が形成される。
【0013】
図7を参照すると、基板44の上方に、パターン化されたマスキング層66が形成される。
【0014】
図8を参照すると、第1及び第2の層58,62の両方の物質を貫通して、開口68がノード位置の近くまで形成される。開口は、その上方にそれぞれ形成されるノード位置を露出するのに十分であることが好ましい。
【0015】
図9を参照すると、導電性物質70が、基板、絶縁物質62の上方に、及び開口68の中に形成される。開口は、好ましくは導電性物質で満たされる。例示的な導電性物質はポリシリコンである。
【0016】
図10を参照すると、導電性物質70は、絶縁層上表面64に対して平坦化される。こうすることで、開口68内で導電性物質が分離され、基板の上方に平坦化された導電性突起72が提供される。図示する望ましい実施例では、導電性突起72は、DRAM回路の形成に関連して形成される導電性プラグを形成する。個々の導電性突起72は、それぞれの側表面76に接するそれぞれの上表面又は最上表面74を含む。側表面は、それぞれがその上方に形成されるノード位置から突出し、表面74の端部に連なっている。上表面及び側表面74,76間の結合部分は、個々の導電性突起の角領域を画定する。各突起の両角領域の中間であって角領域から離れたところは、中央領域78である。
【0017】
好ましくは図示のように、個々の導電性プラグは、導電性ラインの一つがノード位置から離れて突出する距離よりも遠い距離に、それの上方に各々が形成されるそれぞれのノード位置から離れて突出する。従って、各々のプラグの最上面は、両方の導電性ラインよりも上方に高度差をもって配置され、その絶縁物質62の略平坦な部分と実質上共通な面となる。
【0018】
図11を参照すると、導電性突起の角領域は、傾斜付されている。図示の例では、角領域の傾斜付けは、図示の傾斜構造を提供するために、導電性突起のファセットエッチングにより作られる。そのようなエッチングは、非加熱チャックを用いるコールドウォール処理チャンバー内で行われる。他の条件には、100W〜600Wの間の電力設定、10〜100mTorrの間の圧力設定、及び好ましくは45度〜60度の間の入射角を有するアルゴンイオンの使用が含まれる。絶縁物質は、ファセットエッチングの前に除去することができる。代わりに、絶縁物質をファセットエッチング中は残しておいても良い。
【0019】
導電性突起のファセットエッチングは、少なくともその一部が導電性ラインより高さ方向で高く配置される第2最上面80を十分に画定するように、導電性物質を不均等に除去するように行われる。この例では、各々のプラグの中央領域よりも角領域の方から、より多くの物質が除去され、第2最上面80は、概して平坦ではなくなる。
【0020】
図12には、図10に示すウェーハ片の後の工程に続く、第2実施例が示されている。この例では、導電性突起は、上表面及び側表面の近くが不均等にドープされている。このような不均等なドープは、約20keVから1000keVの間のエネルギーで、0度よりも大きく約60度よりも小さい角度で、傾斜イオン注入法を用いて行われる。傾斜イオン注入は、より大きい注入が上表面ではなく角領域に対して起こるように、通常の角度の注入より大きい角度となるようにして行なわれる。その結果、導電性プラグの最も外側の側面部、例えば角領域は、中央領域の近くのそれらの間のプラグ物質よりも高いドーパント濃度を有することになる。絶縁物質62(図10)は、導電性プラグをドープする前に除去しても良いし、ドープ中は残しておいても良い。
【0021】
図13を参照すると、個々の導電性プラグは傾斜化されていることが分かる。これは、より高いドーパント濃度を含有する導電性プラグ又は突起の物質を、より低いドーパント濃度を有する導電性突起の物質よりも、速い速度でエッチングすることにより達成される。絶縁物質62(図10)は、導電性プラグをエッチングする前に除去しても良いし、エッチング中は残しておいても良い。導電性プラグの傾斜部分は、少なくともその一部が導電性ラインよりも高さ方向に高く配置される第2最上表面80aを画定するように導電性プラグの物質を不均等に除去することで作られる。例示的なエッチングは、プラグ物質のドライエッチング又はウェットエッチングである。前者では、角領域のエッチングを十分に促進するためにCl2又はHBr化学反応を用いれば良い。後者では、十分に高いpHでのウェットエッチングを用いれば良い。例としては、TMAH又はSCI(APM)が含まれる。
【0022】
図14を参照すると、BPSGは一例であるが、物質82の層が基板の上方に形成される。
【0023】
図15を参照すると、開口84が基板の上方に形成され、第1アライメント許容範囲X(図3)よりも大きい第2アライメント許容範囲X1を画定する。
【0024】
図16を参照すると、導電性物質86が形成され、これは、最も右と最も左の導電性プラグ及びプラグがその上方に形成されるそれぞれの拡散領域との電気的な接続を行う。導電性物質86は、それぞれの蓄積ノード層を構成する。誘電体層88はそれぞれの蓄積ノード層86の上に形成され、そして、それぞれの誘電体層の上にセルプレート層90が形成される。導電性物質94は、最も中心の導電性プラグの上方に形成され、導電性物質94がその上方に形成される拡散領域と電気的な接続を行う。導電性物質94はビットラインを構成する。ここで、ビットラインコンタクト物質とこれに隣接する蓄積コンデンサとの間のアライメント許容範囲が増大していることが分かる。
【0025】
上述の方法及び構造の利点には、製造フローの僅かな改変のみでアライメント許容範囲を増大することができるということが含まれる。製造の実行可能性は、フォトアライメントにおいて又はフォトアライメント中に起こるシフトに対して向上することができる。更に、上記の方法は、より小さい装置の世代に対して、現代の技術の適用を可能にするものである。
【図面の簡単な説明】
【図1】 図1は、従来の製造方法に従って進行中の半導体ウェーハ片の断面図である。
【図2】 図2は、図1で示されたものの次の製造ステップにおける図1のウェーハ片の図である。
【図3】 図3は、図2の一部分の拡大図である。
【図4】 図4は、本発明の一実施例に従って進行中の半導体ウェーハ片の図である。
【図5】 図5は、図4で示されたものの次の製造ステップにおける図4のウェーハ片の図である。
【図6】 図6は、図5で示されたものの次の製造ステップにおける図4のウェーハ片の図である。
【図7】 図7は、図6で示されたものの次の製造ステップにおける図4のウェーハ片の図である。
【図8】 図8は、図7で示されたものの次の製造ステップにおける図4のウェーハ片の図である。
【図9】 図9は、図8で示されたものの次の製造ステップにおける図4のウェーハ片の図である。
【図10】 図10は、図9で示されたものの次の製造ステップにおける図4のウェーハ片の図である。
【図11】 図11は、図10で示されたものの次の製造ステップにおける図4のウェーハ片の図である。
【図12】 図12は、本発明のもう一つの実施例に従った製造ステップにおける図10のウェーハ片の図である。
【図13】 図13は、図12で示されたものの次の製造ステップにおける図12のウェーハ片の図である。
【図14】 図14は、図11か図13のどちらか一方に示されたものの次の製造ステップにおけるそれぞれの図のどちらか一方のウェーハ片の図である。
【図15】 図15は、図14で示されたものの次の製造ステップにおける図14のウェーハ片の図である。
【図16】 図16は、図15で示されたものの次の製造ステップにおける図14のウェーハ片の図である。
Claims (32)
- 導電性突起を形成する半導体製造方法であって、
電気的な接続が要求されており、それらの間にノード位置が画定される、一対の間隔をあけて絶縁された導電性ラインを基板の上方に形成し、
ノード位置の上方且つ導電性ラインの間に絶縁物質を形成し、
絶縁物質を貫通して、ノード位置の近くまで達するように、導電性ラインの間に開口を形成し、
ノード位置の上方の前記開口内に導電性物質を配置し、
前記導電性物質は絶縁された導電性ラインよりも上に突出する突起部を備えており、前記導電性物質は、上表面と、ノード位置から離れて突出し且つ上表面の終端に連なる側表面とを有しており、前記上表面と前記側表面によって、角領域が画定されており、前記側表面の形状によって、導電性物質の突起部の上表面の最大幅が画定されており、
前記導電性物質の突起部の上表面の最大幅を狭めるように、上表面の少なくとも一部を除去して、角領域に傾斜を付ける、ことを特徴とする半導体製造方法。 - 請求項1に記載の半導体製造方法であって、絶縁物質の形成は、ノード位置の上方に絶縁物質の第1及び第2層を形成することからなることを特徴とする半導体製造方法。
- 請求項2に記載の半導体製造方法であって、更に、絶縁物質の第2層を形成する前に、絶縁物質の第1層を平坦化することを含むことを特徴とする半導体製造方法。
- 請求項2に記載の半導体製造方法であって、更に、角領域に傾斜を付ける前に、絶縁物質の第1及び第2層を除去することを含むことを特徴とする半導体製造方法。
- DRAM回路を形成する方法であって、
一対の導電性ラインの間であって、ビットラインとの電気的な接続が要求される基板ノード位置の上方に、最上表面を有する導電性プラグを形成し、
少なくともその一部が導電性ラインよりも高く配置される第2最上表面を画定するために、導電性プラグを形成している物質を全体にわたって不均等に除去し、
前記導電性プラグを構成する物質の不均等な除去によって、前記第2最上表面の最大幅を前記最上表面の最大幅よりも狭めることを特徴とする方法。 - 請求項5に記載の方法であって、導電性プラグの物質を不均等に除去することは、導電性プラグをファセットエッチングすることからなることを特徴とする方法。
- 請求項5に記載の方法であって、導電性プラグの物質を不均等に除去することは、
プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不均等にドープし、
低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃度を含有する導電性プラグの物質を速い速度でエッチングする、
ことからなることを特徴とする方法。 - 請求項7に記載の方法であって、導電性プラグの物質を不均等にドープすることは、ドーパントの傾斜イオン注入法により行なわれることを特徴とする方法。
- 請求項5に記載の方法であって、導電性プラグの形成は、中央領域及び角領域を有するようにプラグを形成することからなり、導電性プラグの物質を不均等に除去することは、中央領域からよりも角領域の方からより多くの物質を除去することからなることを特徴とする方法。
- 請求項5に記載の方法であって、導電性プラグを形成する方法は、
略平坦な上表面を有する絶縁物質をノード位置の上方に形成し、
絶縁物質を貫通するコンタクト開口を形成し、ノード位置の一部を露出し、
導電性物質でコンタクト開口を満たし、
絶縁物質の上表面に対して面が一致するように導電性物質を平坦化する、
ことからなることを特徴とする方法。 - 請求項10に記載の方法であって、更に、第2最上表面を画定するために導電性プラグの物質を除去する前に絶縁物質を除去することを含むことを特徴とする方法。
- 請求項11に記載の方法であって、導電性プラグの物質の除去は、導電性プラグをファセットエッチングすることからなることを特徴とする方法。
- 請求項11に記載の方法であって、導電性プラグの物質の除去は、 プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不均等にドープし、低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃度を含有する導電性プラグの物質を速い速度でエッチングする、ことからなることを特徴とする方法。
- DRAMにおけるビットラインコンタクト物質である導電性プラグと、蓄積コンデンサとの間のアライメント許容範囲を増大させる方法であって、
ビットラインが電気的に接続する、拡散領域の上方に形成された前記導電性プラグの少なくとも1つの角部に傾斜を付け、導電性プラグの幅を狭め、
前記傾斜の付与は、導電性プラグの最初の最上表面を不均等に除去して、第2最上表面を形成して、導電性プラグの高さを減少させていることを特徴とする方法。 - 請求項14に記載の方法であって、傾斜が、少なくとも2箇所の角部に付けられることを特徴とする方法。
- DRAM回路を形成する方法であって、
一対の導電性ラインの間であって、ビットラインとの電気的な接続が要求される基板ノード位置の上方に、ほぼ平坦な最上表面を有する導電性プラグを形成し、
前記導電性プラグを構成する物質をエッチングすることで、平坦ではなく、少なくともその一部が導電性ラインよりも高く配置されており、その幅が前記最上表面の幅よりも狭くなっている第2最上表面を画定する、
ことを特徴とする方法。 - 請求項16に記載の方法であって、導電性プラグの物質のエッチングは、導電性プラグをファセットエッチングすることからなることを特徴とする方法。
- 請求項16に記載の方法であって、導電性プラグの物質のエッチングは、
プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不均等にドープし、
低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃度を含有する導電性プラグの物質を速い速度でエッチングする、ことからなることを特徴とする方法。 - 請求項16に記載の方法であって、導電性プラグの形成は、
ノード位置の上方に絶縁物質を形成し
絶縁物質を貫通してコンタクト開口を形成し、ノード位置の一部を露出し、コンタクト開口内に導電性物質を形成し、 導電性プラグの物質をエッチングする前に前記絶縁物質を除去する、ことを特徴とする方法。 - 請求項19に記載の方法であって、更に、導電性物質を平坦化することを含むことを特徴とする方法。
- 請求項19に記載の方法であって、ノード位置の上方への絶縁物質の形成は、ノード位置の上方に絶縁物質の第1及び第2層を形成することからなることを特徴とする方法。
- 請求項21に記載の方法であって、更に、第2絶縁層を形成する前に第1絶縁層を平坦化することを含むことを特徴とする方法。
- 請求項21に記載の方法であって、絶縁物質の第2層の形成は、ノード位置の上方に略平坦な表面を有するような第2層を形成し、更に、導電性物質の形成の後に、第2層表面と実質上共面となるように前記導電性物質を平坦化することを含むことを特徴とする方法。
- 請求項23に記載の方法であって、導電性プラグの物質のエッチングは、導電性プラグをファセットエッチングすることからなることを特徴とする方法。
- 請求項23に記載の方法であって、導電性プラグの物質のエッチングは、
プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不均等にドープし、
低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃度を含有する導電性プラグの物質を速い速度でエッチングする、
ことを特徴とする方法。 - DRAM回路を形成する方法であって、
一対の導電性ラインの間であって、ビットラインとの電気的な接続が要求される基板ノード位置の上方に、角領域によりその一部が画定される最上表面を有する導電性プラグを形成し、角領域へ不純物を添加し、 低い不純物濃度を含有する導電性プラグの物質よりも、高い不純物濃度を含有する導電性プラグの物質を速い速度でエッチングする、ことを特徴とする方法。 - 請求項26に記載の方法であって、不純物の添加は、不純物の傾斜イオン注入法により行なわれることを特徴とする方法。
- 請求項26に記載の方法であって、プラグの形成は、導電性ラインの一つがノード位置から突出する距離よりも遠くの距離にノード位置から突出するようにプラグを形成することからなることを特徴とする方法。
- 請求項26に記載の方法であって、プラグの形成は、両方の導電性ラインより高さ方向で上方にプラグの最上表面を形成することからなることを特徴とする方法。
- 請求項26に記載の方法であって、導電性プラグの形成は、
少なくとも一部が略平坦な表面を有する絶縁物質をノード位置の上方に形成し、 絶縁物質を貫通するコンタクト開口を形成して、ノード位置の一部を露出し、
コンタクト開口内であって絶縁物質の上方に導電性物質を形成し、 絶縁物質の略平坦な表面部と略共面となるように、最上プラグ表面を提供するために、導電性物質を十分に平坦化する、 ことを特徴とする方法。 - 請求項30に記載の方法であって、更に、導電性プラグの物質のエッチングの前に、絶縁物質を除去することを含むことを特徴とする方法。
- 請求項30に記載の方法であって、更に、角領域内への不純物の添加の前に、絶縁物質を除去することを含むことを特徴とする方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/032,254 | 1998-02-27 | ||
US09/032,254 US6083803A (en) | 1998-02-27 | 1998-02-27 | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
PCT/US1999/003791 WO1999044232A1 (en) | 1998-02-27 | 1999-02-22 | Method of increasing alignment tolerances for interconnect structures |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006285899A Division JP2007073979A (ja) | 1998-02-27 | 2006-10-20 | 接続構造に対するアライメント許容範囲を増大させる方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002505521A JP2002505521A (ja) | 2002-02-19 |
JP3924694B2 true JP3924694B2 (ja) | 2007-06-06 |
Family
ID=21863934
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000533899A Expired - Lifetime JP3924694B2 (ja) | 1998-02-27 | 1999-02-22 | 接続構造に対するアライメント許容範囲を増大させる方法 |
JP2006285899A Pending JP2007073979A (ja) | 1998-02-27 | 2006-10-20 | 接続構造に対するアライメント許容範囲を増大させる方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006285899A Pending JP2007073979A (ja) | 1998-02-27 | 2006-10-20 | 接続構造に対するアライメント許容範囲を増大させる方法 |
Country Status (6)
Country | Link |
---|---|
US (3) | US6083803A (ja) |
JP (2) | JP3924694B2 (ja) |
KR (1) | KR100387274B1 (ja) |
AU (1) | AU2780199A (ja) |
TW (1) | TW402786B (ja) |
WO (1) | WO1999044232A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6083803A (en) * | 1998-02-27 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
KR100290835B1 (ko) * | 1998-06-23 | 2001-07-12 | 윤종용 | 반도체소자의제조방법 |
US6365453B1 (en) | 1999-06-16 | 2002-04-02 | Micron Technology, Inc. | Method and structure for reducing contact aspect ratios |
KR100368321B1 (ko) * | 2000-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
DE10133873B4 (de) * | 2001-07-12 | 2005-04-28 | Infineon Technologies Ag | Verfahren zur Herstellung von Kontakten für integrierte Schaltungen |
US6781189B2 (en) * | 2002-01-22 | 2004-08-24 | Micron Technology, Inc. | Floating gate transistor with STI |
US7230292B2 (en) * | 2003-08-05 | 2007-06-12 | Micron Technology, Inc. | Stud electrode and process for making same |
US7309448B2 (en) | 2003-08-08 | 2007-12-18 | Applied Materials, Inc. | Selective etch process of a sacrificial light absorbing material (SLAM) over a dielectric material |
US7375033B2 (en) * | 2003-11-14 | 2008-05-20 | Micron Technology, Inc. | Multi-layer interconnect with isolation layer |
US20060019497A1 (en) * | 2004-07-22 | 2006-01-26 | Zhizhang Chen | Reduced feature-size memory devices and methods for fabricating the same |
US7126182B2 (en) * | 2004-08-13 | 2006-10-24 | Micron Technology, Inc. | Memory circuitry |
US20070077748A1 (en) * | 2005-09-30 | 2007-04-05 | Dominik Olligs | Method for forming a semiconductor product and semiconductor product |
KR102661847B1 (ko) * | 2018-09-11 | 2024-04-30 | 삼성전자주식회사 | 반도체 소자 |
US10910466B2 (en) | 2018-10-22 | 2021-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process for tuning via profile in dielectric material |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4438556A (en) * | 1981-01-12 | 1984-03-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming doped polycrystalline silicon pattern by selective implantation and plasma etching of undoped regions |
JPS57174466A (en) * | 1981-04-22 | 1982-10-27 | Hitachi Ltd | Dry etching method |
IT1225623B (it) | 1988-10-20 | 1990-11-22 | Sgs Thomson Microelectronics | Formazione di contatti autoallineati senza l'impiego di una relativa maschera |
US5362666A (en) * | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
JPH06208968A (ja) * | 1993-01-08 | 1994-07-26 | Toshiba Corp | 半導体装置の製造方法 |
US5381302A (en) * | 1993-04-02 | 1995-01-10 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
US5416048A (en) * | 1993-04-16 | 1995-05-16 | Micron Semiconductor, Inc. | Method to slope conductor profile prior to dielectric deposition to improve dielectric step-coverage |
KR970000198B1 (en) * | 1993-05-26 | 1997-01-06 | Hyundai Electronics Ind | Process for anisotropically etching semiconductor material |
US5397433A (en) * | 1993-08-20 | 1995-03-14 | Vlsi Technology, Inc. | Method and apparatus for patterning a metal layer |
JPH07283319A (ja) * | 1994-02-18 | 1995-10-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
US5668413A (en) | 1994-02-18 | 1997-09-16 | Ricoh Company, Ltd. | Semiconductor device including via hole |
US5702979A (en) | 1994-05-31 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
US5545581A (en) * | 1994-12-06 | 1996-08-13 | International Business Machines Corporation | Plug strap process utilizing selective nitride and oxide etches |
KR0146126B1 (ko) | 1994-12-16 | 1998-08-17 | 구자홍 | 전자레인지의 가열시간 제어장치 및 방법 |
US5705427A (en) * | 1994-12-22 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
JP3012187B2 (ja) | 1996-02-05 | 2000-02-21 | 松下電子工業株式会社 | 半導体装置の製造方法 |
JP3599466B2 (ja) * | 1996-03-18 | 2004-12-08 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
JPH09306992A (ja) * | 1996-05-17 | 1997-11-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5760474A (en) * | 1996-07-09 | 1998-06-02 | Micron Technology, Inc. | Capacitor, integrated circuitry, diffusion barriers, and method for forming an electrically conductive diffusion barrier |
US5759892A (en) * | 1996-09-24 | 1998-06-02 | Taiwan Semiconductor Manufacturing Company Ltd | Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell |
US5811363A (en) * | 1997-05-02 | 1998-09-22 | Exxon Research And Engineering Company | Catalyst rejuvenation in hydrocarbon synthesis slurry with reduced slurry recontamination |
US6046093A (en) * | 1997-06-13 | 2000-04-04 | Micron Technololgy, Inc. | Method of forming capacitors and related integrated circuitry |
US6083803A (en) * | 1998-02-27 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
-
1998
- 1998-02-27 US US09/032,254 patent/US6083803A/en not_active Expired - Lifetime
-
1999
- 1999-02-22 AU AU27801/99A patent/AU2780199A/en not_active Abandoned
- 1999-02-22 JP JP2000533899A patent/JP3924694B2/ja not_active Expired - Lifetime
- 1999-02-22 WO PCT/US1999/003791 patent/WO1999044232A1/en active IP Right Grant
- 1999-02-22 KR KR10-2000-7009183A patent/KR100387274B1/ko not_active IP Right Cessation
- 1999-04-12 TW TW088102974A patent/TW402786B/zh not_active IP Right Cessation
-
2000
- 2000-02-18 US US09/507,193 patent/US6309973B1/en not_active Expired - Fee Related
-
2001
- 2001-07-18 US US09/909,111 patent/US6559057B2/en not_active Expired - Fee Related
-
2006
- 2006-10-20 JP JP2006285899A patent/JP2007073979A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US6083803A (en) | 2000-07-04 |
TW402786B (en) | 2000-08-21 |
KR100387274B1 (ko) | 2003-06-12 |
AU2780199A (en) | 1999-09-15 |
WO1999044232A1 (en) | 1999-09-02 |
WO1999044232A8 (en) | 2000-03-02 |
US6309973B1 (en) | 2001-10-30 |
JP2007073979A (ja) | 2007-03-22 |
US6559057B2 (en) | 2003-05-06 |
US20010046772A1 (en) | 2001-11-29 |
KR20010041136A (ko) | 2001-05-15 |
JP2002505521A (ja) | 2002-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007073979A (ja) | 接続構造に対するアライメント許容範囲を増大させる方法 | |
KR100322536B1 (ko) | 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 | |
US7151291B2 (en) | Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures | |
US6376301B2 (en) | Methods of forming a capacitor and methods of forming a monolithic integrated circuit | |
KR100587635B1 (ko) | 반도체소자의 제조 방법 | |
US7361550B2 (en) | Methods of fabricating semiconductor memory devices including electrode contact structures having reduced contact resistance | |
US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
US6337275B1 (en) | Method for forming a self aligned contact in a semiconductor device | |
US6808975B2 (en) | Method for forming a self-aligned contact hole in a semiconductor device | |
KR100403329B1 (ko) | 반도체소자의 비트라인 형성방법 | |
US6359302B1 (en) | DRAM cells and integrated circuitry, and capacitor structures | |
US7582524B2 (en) | Method for preparing a memory structure | |
KR20000027444A (ko) | 반도체 메모리 장치의 콘택홀 형성방법 | |
KR20040016496A (ko) | 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 | |
KR100691484B1 (ko) | 반도체소자의 플러그 제조 방법 | |
KR100333539B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
KR100487915B1 (ko) | 반도체소자의캐패시터형성방법 | |
JPH11330400A (ja) | ダイナミックramセルキャパシタの製造方法 | |
KR100696774B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
KR100875658B1 (ko) | 반도체소자 제조방법 | |
KR100305401B1 (ko) | 반도체소자의캐패시터형성방법 | |
KR20040000016A (ko) | 반도체 소자의 콘택 형성 방법 | |
US20050070030A1 (en) | Device and method for forming a contact to a top electrode in ferroelectric capacitor devices | |
KR20070002235A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
KR20060135260A (ko) | 반도체 소자의 콘택 플러그 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060725 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060901 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061020 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |