JP2002505521A - 接続構造に対するアライメント許容範囲を増大させる方法 - Google Patents

接続構造に対するアライメント許容範囲を増大させる方法

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Abstract

(57)【要約】 導電性突起を形成する半導体製造方法及びアライメント許容範囲を増大させる方法が開示される。一つの例では、角領域を画定するように互いに接合した上表面と側表面とを含む導電性突起が基板表面領域の上方に形成される。導電性突起の角領域は、その後にそれに対するアライメント許容範囲を増大させるために傾斜を付けられる。別の例では、一対の導電性ラインの間の基板ノード位置の上方に、最上表面を有する導電性プラグが形成される。導電性プラグの物質は、少なくともその一部が導電性ラインよりも高さ方向に高く配置される第２最上表面を画定するために不均等に除去される。一つの形態では、導電性プラグ物質は、導電性プラグをファセットエッチングすることにより除去することが可能である。他の形態では、導電性プラグ物質がドーパントで不均等にドープされ、高いドーパント濃度を含有する導電性プラグ物質は、低いドーパント濃度を含有するプラグ物質よりもよりも速い速度でエッチングされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、導電性突起を形成する半導体製造方法、及びアライメント許容範囲
を増大させる方法に関するものである。
【０００２】
【従来の技術】
半導体装置の寸法の縮小化に伴い、個々の装置部品のアライメントと、ミスア
ライメントに対する補償がますます重要になる。重要な部分のミスアライメント
に関連した問題は、ショートや他の最悪な装置故障を起こし得る。
【０００３】 半導体装置を形成することにおいて、基板ノードの位置と装置部品の間に中間
電気接続を形成するために、導電性プラグのような、物質の導電性突起を使うこ
とは珍しくない。代表的な導電性突起を図１から図３に示す。
【０００４】 図１を参照すると、半導体ウェーハ片は、概して参照符号２０で示され、半導
体基板２２からなる。本明細書においては、“半導体基板”という用語は、これ
に限定されるものではないが、半導体のウェーハ（単独か、その上に他の物質が
載ったものを含む集合体）のようなバルク半導体物質や、半導体物質層（単独か
、他の物質が含まれている集合体）を含むが、半導体物質からなるどんな構造体
でも意味するように定義される。“基板”という用語は、これに限定されないが
、上述の半導体基板を含む如何なる支持構造体をも指し示すものである。
【０００５】 一対の分離酸化領域２４が基板２２の上方に形成される。ポリシリコン層２８
、シリサイド層３０及び絶縁キャップ３２を通常は含む複数の導電性ライン２６
が設けられる。側壁スペーサ３４は、ライン２６の導電性部分及び非導電性部分
上に設けられる。拡散領域３５が提供され、電気的な接続が要求されるノードの
位置を形成する。ウェーハ片２０は、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）装置の一部を構成する。導電性突起３６が提供される。最も中心の導電
性突起３６は、拡散領域とこれから形成されるビットラインとの間の電気的な接
続を確立するように配置される。導電性突起は、ボロフォスフォシリケイトグラ
ス（ＢＰＳＧ）のような絶縁酸化層の開口内に一般的には形成され、その後平坦
化される。ＢＰＳＧのような絶縁物質からなる層３８が、基板２２の上方に形成
される。
【０００６】 図２を参照すると、一対のコンタクト開口４０が層３８を介して形成され、図
示する突起３６を外側に向けて露出する。コンタクト開口４０は、その中に蓄積
コンデンサが形成される開口を構成する。このようなコンデンサは、典型的には
、開口４０内及び層３８の上方に導電性物質層を提供し、その後コンデンサ誘電
体層とその上方のセルプレート層を堆積させることによって形成される。
【０００７】 図３を参照すると、図２の拡大された部分は、最も中心の導電性突起３６と、
１つの開口４０の右側のエッジの点線で伸ばした部分との間のアライメント許容
範囲Ｘの例を示す。Ｘよりも大きいコンタクト開口４０を形成するために用いら
れるマスクの導電性突起の方向のミスアライメントは、コンタクト開口４０と最
も中心の導電性突起３６の重複をもたらし得る。これは、その後コンタクト開口
４０の中に設けられる導電性コンデンサ物質が最も中心の導電性突起３６とショ
ートする原因となり、それによって装置のこの部分が機能しなくなる。
【０００８】 本発明は、半導体ウェーハの上に形成される導電性突起と電気部品との間のア
ライメント許容範囲を増大させることに関する関心から案出されたものである。
【０００９】
【発明の概要】
導電性突起を形成する半導体製造方法と、アライメント許容範囲を増大させる
方法が記載されている。１つの例では、角領域を画定するための上表面とそれと
接する側表面を含む導電性突起が基板表面領域の上方に形成される。導電性突起
の角領域は、それに対するアライメント許容範囲を増大させるために、その後傾
斜化される。もう１つの例では、導電性プラグが一対の導電性ライン間の基板ノ
ード位置の上方に形成され、該プラグは最上面を有する。導電性プラグの物質は
、少なくともその一部分が導電性ラインより高さ方向に高く配置される第２最上
面を画定するために不均等に除去される。１つの形態では、導電性プラグ物質は
、導電性プラグをファセットエッチングにより除去することが可能である。もう
１つの形態では、導電性プラグ物質は、ドーパントで不均等にドープされており
、ドーパントのより高い濃度を含有する導電性プラグ物質は、ドーパントのより
低い濃度を含有するプラグ物質よりも速い速度でエッチングされる。
【００１０】
【発明の実施の形態】
図４を参照すると、本発明の一実施例により処理中の半導体ウェーハ片が概し
て参照符号４２で表され、該ウェーハ片は半導体基板４４を含んでいる。ポリシ
リコン層４８、シリサイド層５０及び絶縁キャップ５２からなる一対の導電性ラ
イン４６が基板４４の上方に形成される。側壁スペーサ５４は、ライン４６の導
電性部分及び非導電性部分の上に設けられる。ライン４６は、電気的な接続が要
求されるノード位置５６又はそれらの間の表面エリアを画定する、一対の間隔を
あけて絶縁された導電性ラインを形成する。図示する望ましい実施例では、ノー
ド位置５６は、ビットラインと接続される拡散領域５７からなる。他のノード位
置は、ノード位置５６の横方向外側の拡散領域５７によって画定され、そして以
下で明らかになるように、蓄積コンデンサとの電気的な接続が要求される位置を
構成する。第１絶縁層５８は、ノード位置５６の上方であって導電性ラインの間
に形成される。層５８の例示的な物質はＢＰＳＧである。
【００１１】 図５を参照すると、層５８は、略平坦な上表面６０となるように、化学機械研
磨法により平坦化される。層５８の平坦化は、導電性ラインの絶縁キャップの上
で、又はその上方で止めるようにすることが可能である。
【００１２】 図６を参照すると、ノード位置５６の上方に、略平坦な上表面６４を有する絶
縁物質６２の第２の層が形成される。
【００１３】 図７を参照すると、基板４４の上方に、パターン化されたマスキング層６６が
形成される。
【００１４】 図８を参照すると、第１及び第２の層５８，６２の両方の物質を介して、開口
６８がノード位置の近くまで形成される。開口は、その上方にそれぞれ形成され
るノード位置を露出するのに十分であることが好ましい。
【００１５】 図９を参照すると、導電性物質７０が、基板、絶縁物質６２の上方に、及び開
口６８の中に形成される。開口は、好ましくは導電性物質で満たされる。例示的
な導電性物質はポリシリコンである。
【００１６】 図１０を参照すると、導電性物質７０は、絶縁層上表面６４に対して平坦化さ
れる。こうすることで、開口６８内で導電性物質が分離され、基板の上方に平坦
化された導電性突起７２が提供される。図示する望ましい実施例では、導電性突
起７２は、ＤＲＡＭ回路の形成に関連して形成される導電性プラグを形成する。
個々の導電性突起７２は、それぞれの側表面７６に接するそれぞれの上表面又は
最上表面７４を含む。側表面は、それぞれがその上方に形成されるノード位置か
ら突出し、それが接するそれぞれの表面７４の近くで終わる。上表面及び側表面
７４，７６間の結合部分は、個々の導電性突起の角領域を画定する。各突起の両
角領域の中間であって角領域から離れたところは、中央領域７８である。
【００１７】 好ましくは図示のように、個々の導電性プラグは、導電性ラインの一つがノー
ド位置から離れて突出する距離よりも遠い距離に、それの上方に各々が形成され
るそれぞれのノード位置から離れて突出する。従って、各々のプラグの最上面は
、両方の導電性ラインよりも上方に高度差をもって配置され、その絶縁物質６２
の略平坦な部分と実質上共通な面となる。
【００１８】 図１１を参照すると、導電性突起の角領域は、傾斜付されている。図示の例で
は、角領域の傾斜付けは、図示の傾斜構造を提供するために、導電性突起のファ
セットエッチングにより作られる。そのようなエッチングは、非加熱チャックを
用いるコールドウォール処理チャンバー内で行われる。他の条件には、１００Ｗ
〜６００Ｗの間の電力設定、１０〜１００ｍＴｏｒｒの間の圧力設定、及び好ま
しくは４５度〜６０度の間の入射角を有するアルゴンイオンの使用が含まれる。
絶縁物質は、ファセットエッチングの前に除去することができる。代わりに、絶
縁物質をファセットエッチング中は残しておいても良い。
【００１９】 導電性突起のファセットエッチングは、少なくともその一部が導電性ラインよ
り高さ方向で高く配置される第２最上面８０を十分に画定するように、導電性物
質を不均等に除去するように行われる。この例では、各々のプラグの中央領域よ
りも角領域の方から、より多くの物質が除去され、第２最上面８０は、概して平
坦ではなくなる。
【００２０】 図１２には、図１０に示すウェーハ片の後の工程に続く、第２実施例が示され
ている。この例では、導電性突起は、上表面及び側表面の近くが不均等にドープ
されている。このような不均等なドープは、約２０ｋｅＶから１０００ｋｅＶの
間のエネルギーで、０度よりも大きく約６０度よりも小さい角度で、傾斜イオン
注入法を用いて行われる。傾斜イオン注入は、より大きい注入が上表面ではなく
角領域に対して起こるように、通常の角度の注入より大きい角度となるようにし
て行なわれる。その結果、導電性プラグの最も外側の側面部、例えば角領域は、
中央領域の近くのそれらの間のプラグ物質よりも高いドーパント濃度を有するこ
とになる。絶縁物質６２（図１０）は、導電性プラグをドープする前に除去して
も良いし、ドープ中は残しておいても良い。
【００２１】 図１３を参照すると、個々の導電性プラグは傾斜化されていることが分かる。
これは、より高いドーパント濃度を含有する導電性プラグ又は突起の物質を、よ
り低いドーパント濃度を有する導電性突起の物質よりも、速い速度でエッチング
することにより達成される。絶縁物質６２（図１０）は、導電性プラグをエッチ
ングする前に除去しても良いし、エッチング中は残しておいても良い。導電性プ
ラグの傾斜部分は、少なくともその一部が導電性ラインよりも高さ方向に高く配
置される第２最上表面８０ａを画定するように導電性プラグの物質を不均等に除
去することで作られる。例示的なエッチングは、プラグ物質のドライエッチング
又はウェットエッチングである。前者では、角領域のエッチングを十分に促進す
るためにＣｌ２又はＨＢｒ化学反応を用いれば良い。後者では、十分に高いｐＨ
でのウェットエッチングを用いれば良い。例としては、ＴＭＡＨ又はＳＣＩ（Ａ
ＰＭ）が含まれる。
【００２２】 図１４を参照すると、ＢＰＳＧは一例であるが、物質８２の層が基板の上方に
形成される。
【００２３】 図１５を参照すると、開口８４が基板の上方に形成され、第１アライメント許
容範囲Ｘ（図３）よりも大きい第２アライメント許容範囲Ｘ１を画定する。
【００２４】 図１６を参照すると、導電性物質８６が形成され、これは、最も右と最も左の
導電性プラグ及びプラグがその上方に形成されるそれぞれの拡散領域との電気的
な接続を行う。導電性物質８６は、それぞれの蓄積ノード層を構成する。誘電体
層８８はそれぞれの蓄積ノード層８６の上に形成され、そして、それぞれの誘電
体層の上にセルプレート層９０が形成される。導電性物質９４は、最も中心の導
電性プラグの上方に形成され、導電性物質９４がその上方に形成される拡散領域
と電気的な接続を行う。導電性物質９４はビットラインを構成する。ここで、ビ
ットラインコンタクト物質とこれに隣接する蓄積コンデンサとの間のアライメン
ト許容範囲が増大していることが分かる。
【００２５】 上述の方法及び構造の利点には、製造フローの僅かな改変のみでアライメント
許容範囲を増大することができるということが含まれる。製造の実行可能性は、
フォトアライメントにおいて又はフォトアライメント中に起こるシフトに対して
向上することができる。更に、上記の方法は、より小さい装置の世代に対して、
現代の技術の適用を可能にするものである。
【図面の簡単な説明】
【図１】 図１は、従来の製造方法に従って進行中の半導体ウェーハ片の断面図である。
【図２】 図２は、図１で示されたものの次の製造ステップにおける図１のウェーハ片の
図である。
【図３】 図３は、図２の一部分の拡大図である。
【図４】 図４は、本発明の一実施例に従って進行中の半導体ウェーハ片の図である。
【図５】 図５は、図４で示されたものの次の製造ステップにおける図４のウェーハ片の
図である。
【図６】 図６は、図５で示されたものの次の製造ステップにおける図４のウェーハ片の
図である。
【図７】 図７は、図６で示されたものの次の製造ステップにおける図４のウェーハ片の
図である。
【図８】 図８は、図７で示されたものの次の製造ステップにおける図４のウェーハ片の
図である。
【図９】 図９は、図８で示されたものの次の製造ステップにおける図４のウェーハ片の
図である。
【図１０】 図１０は、図９で示されたものの次の製造ステップにおける図４のウェーハ片
の図である。
【図１１】 図１１は、図１０で示されたものの次の製造ステップにおける図４のウェーハ
片の図である。
【図１２】 図１２は、本発明のもう一つの実施例に従った製造ステップにおける図１０の
ウェーハ片の図である。
【図１３】 図１３は、図１２で示されたものの次の製造ステップにおける図１２のウェー
ハ片の図である。
【図１４】 図１４は、図１１か図１３のどちらか一方に示されたものの次の製造ステップ
におけるそれぞれの図のどちらか一方のウェーハ片の図である。
【図１５】 図１５は、図１４で示されたものの次の製造ステップにおける図１４のウェー
ハ片の図である。
【図１６】 図１６は、図１５で示されたものの次の製造ステップにおける図１４のウェー
ハ片の図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 グリーティンガー， トーマス， エム． アメリカ合衆国， アイダホ州 83706， ボイズ， リードヴィル アヴェニュ ー， エス． 1880 (72)発明者 パレック， クーナル アメリカ合衆国， アイダホ州 83712， ボイズ， ダンモア ドライヴ 2099 Ｆターム(参考） 5F004 AA03 DB02 EA19 EA37 EB01 EB02 FA02 5F033 HH00 HH04 HH25 JJ00 JJ01 JJ04 KK01 LL04 MM07 NN37 NN40 QQ09 QQ11 QQ19 QQ25 QQ34 QQ35 QQ37 QQ48 QQ59 QQ65 RR15 TT02 TT08 VV10 VV16 XX15 5F083 AD26 GA09 GA30 JA32 JA53 JA56 KA08 LA21 MA03 MA06 MA17 MA20 PR03 PR05 PR06 PR09 PR21 PR29 PR37 PR38

Claims (46)

    【特許請求の範囲】
  1. 【請求項１】 導電性突起を形成する半導体製造方法は、 導電性突起がその上方に形成される表面領域を有する基板を提供し、 角領域を画定する互いに接合した上表面と側表面とを有する導電性突起を表面
    領域の上方に形成し、 導電性突起の角領域に傾斜を付ける、 ことを特徴とする半導体製造方法。
  2. 【請求項２】 請求項１に記載の半導体製造方法であって、表面領域は、拡
    散領域からなり、更に、角領域に傾斜を付けた後に、拡散領域と電気的に接続す
    る導電性物質を導電性突起の上に形成すること含むことを特徴とする半導体製造
    方法。
  3. 【請求項３】 請求項１に記載の半導体製造方法であって、角領域の傾斜付
    けは、導電性突起をファセットエッチングすることからなることを特徴とする半
    導体製造方法。
  4. 【請求項４】 請求項１に記載の半導体製造方法であって、角領域の傾斜付
    けは、 上表面及び側表面の近くの導電性突起の物質を不均等にドープし、 低いドーパント濃度を含有する導電性突起の物質よりも、高いドーパント濃度
    を含有する導電性突起の物質を速い速度でエッチングする、 ことからなることを特徴とする半導体製造方法。
  5. 【請求項５】 導電性突起を形成する半導体製造方法は、 電気的な接続が要求される基板ノード位置の近くに導電性ラインを形成し、 少なくともその一部が導電性ラインより高さ方向で上方となるように設けられ
    る、角領域を互いに接合することにより画定する上表面と側表面とを有する導電
    性突起をノード位置の上方に形成し、 角領域部に傾斜を付ける、 ことを特徴とする半導体製造方法。
  6. 【請求項６】 請求項５に記載の半導体製造方法であって、角領域部の傾斜
    付けは、角領域部をファセットエッチングすることからなることを特徴とする半
    導体製造方法。
  7. 【請求項７】 請求項５に記載の半導体製造方法であって、角領域の傾斜付
    けは、 上表面及び側表面の近くの導電性突起の物質を不均等にドープし、 低いドーパント濃度を含有する導電性突起の物質よりも、高いドーパント濃度
    を含有する導電性突起の物質を速い速度でエッチングする、 ことからなることを特徴とする半導体製造方法。
  8. 【請求項８】 導電性突起を形成する半導体製造方法は、 それとの電気的な接続が要求されるそれらの間にノード位置を画定する、一対
    の間隔をあけて絶縁された導電性ラインを基板の上方に形成し、 ノード位置の上方且つ導電性ラインの間に絶縁物質を形成し、 絶縁物質を介して、ノード位置の近くまでラインの間に開口を形成し、 側表面及び上表面は少なくとも一つの角領域を画定し、ノード位置から突出し
    上表面の近くで終わる側表面を有する導電性物質を、ノード位置の上方の開口内
    に形成し、 角領域に傾斜を付ける、 ことを特徴とする半導体製造方法。
  9. 【請求項９】 請求項８に記載の半導体製造方法であって、絶縁物質の形成
    は、ノード位置の上方に絶縁物質の第１及び第２層を形成することからなること
    を特徴とする半導体製造方法。
  10. 【請求項１０】 請求項９に記載の半導体製造方法であって、更に、絶縁物
    質の第２層を形成する前に、絶縁物質の第１層を平坦化することを含むことを特
    徴とする半導体製造方法。
  11. 【請求項１１】 請求項９に記載の半導体製造方法であって、更に、角領域
    に傾斜を付ける前に、絶縁物質の第１及び第２層を除去することを含むことを特
    徴とする半導体製造方法。
  12. 【請求項１２】 ＤＲＡＭ回路を形成する方法は、 一対の導電性ラインの間であって、ビットラインとの電気的な接続が要求され
    る基板ノード位置の上方に、最上表面を有する導電性プラグを形成し、 少なくともその一部が導電性ラインよりも高さ方向に高く配置される第２最上
    表面を画定するために導電性プラグの物質を不均等に除去する、 ことを特徴とする方法。
  13. 【請求項１３】 請求項１２に記載の方法であって、導電性プラグの物質を
    不均等に除去することは、導電性プラグをファセットエッチングすることからな
    ることを特徴とする方法。
  14. 【請求項１４】 請求項１２に記載の方法であって、導電性プラグの物質を
    不均等に除去することは、 プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも
    大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不
    均等にドープし、 低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃
    度を含有する導電性プラグの物質を速い速度でエッチングする、 ことからなることを特徴とする方法。
  15. 【請求項１５】 請求項１４に記載の方法であって、導電性プラグの物質を
    不均等にドープすることは、ドーパントの傾斜イオン注入法により行なわれるこ
    とを特徴とする方法。
  16. 【請求項１６】 請求項１２に記載の方法であって、導電性プラグの形成は
    、互いに接合した中央領域及び角領域を有するようにプラグを形成することから
    なり、導電性プラグの物質を不均等に除去することは、中央領域からよりも角領
    域の方からより多くの物質を除去することからなることを特徴とする方法。
  17. 【請求項１７】 請求項１２に記載の方法であって、導電性プラグの形成は
    、 略平坦な上表面を有する絶縁物質をノード位置の上方に形成し、 絶縁物質を介してコンタクト開口を形成し、ノード位置の一部を露出し、 導電性物質でコンタクト開口を満たし、 絶縁物質の上表面に対して面が一致するように導電性物質を平坦化する、 ことからなることを特徴とする方法。
  18. 【請求項１８】 請求項１７に記載の方法であって、更に、第２最上表面を
    画定するために導電性プラグの物質を除去する前に絶縁物質を除去することを含
    むことを特徴とする方法。
  19. 【請求項１９】 請求項１８に記載の方法であって、導電性プラグの物質の
    除去は、導電性プラグをファセットエッチングすることからなることを特徴とす
    る方法。
  20. 【請求項２０】 請求項１８に記載の方法であって、導電性プラグの物質の
    除去は、 プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも
    大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不
    均等にドープし、 低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃
    度を含有する導電性プラグの物質を速い速度でエッチングする、 ことからなることを特徴とする方法。
  21. 【請求項２１】 ＤＲＡＭにおけるビットラインコンタクト物質と蓄積コン
    デンサとの間のアライメント許容範囲を増大させる方法は、ビットラインが電気
    的に接続する、拡散領域の上方に形成された導電性プラグに傾斜を付けることを
    特徴とする方法。
  22. 【請求項２２】 ＤＲＡＭ回路を形成する方法は、 一対の導電性ラインの間であって、ビットラインとの電気的な接続が要求され
    る基板ノード位置の上方に、最上表面を有する導電性プラグを形成し、 概して平坦ではなく、少なくともその一部が導電性ラインよりも高さ方向に高
    く配置される第２最上表面を画定するために導電性プラグの物質をエッチングす
    る、 ことを特徴とする方法。
  23. 【請求項２３】 請求項２２に記載の方法であって、導電性プラグの物質の
    エッチングは、導電性プラグをファセットエッチングすることからなることを特
    徴とする方法。
  24. 【請求項２４】 請求項２２に記載の方法であって、導電性プラグの物質の
    エッチングは、 プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも
    大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不
    均等にドープし、 低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃
    度を含有する導電性プラグの物質を速い速度でエッチングする、 ことからなることを特徴とする方法。
  25. 【請求項２５】 請求項２２に記載の方法であって、導電性プラグの形成は
    、 ノード位置の上方に絶縁物質を形成し、 絶縁物質を介してコンタクト開口を形成し、ノード位置の一部を露出し、 コンタクト開口内に導電性物質を形成し、 導電性プラグの物質をエッチングする前に前記絶縁物質を除去する、 ことを特徴とする方法。
  26. 【請求項２６】 請求項２５に記載の方法であって、更に、導電性物質を平
    坦化することを含むことを特徴とする方法。
  27. 【請求項２７】 請求項２５に記載の方法であって、ノード位置の上方への
    絶縁物質の形成は、ノード位置の上方に絶縁物質の第１及び第２層を形成するこ
    とからなることを特徴とする方法。
  28. 【請求項２８】 請求項２７に記載の方法であって、更に、第２絶縁層を形
    成する前に第１絶縁層を平坦化することを含むことを特徴とする方法。
  29. 【請求項２９】 請求項２７に記載の方法であって、絶縁物質の第２層の形
    成は、ノード位置の上方に略平坦な表面を有するような第２層を形成し、更に、
    導電性物質の形成の後に、第２層表面と実質上共面となるように前記導電性物質
    を平坦化することを含むことを特徴とする方法。
  30. 【請求項３０】 請求項２９に記載の方法であって、導電性プラグの物質の
    エッチングは、導電性プラグをファセットエッチングすることからなることを特
    徴とする方法。
  31. 【請求項３１】 請求項２９に記載の方法であって、導電性プラグの物質の
    エッチングは、 プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも
    大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不
    均等にドープし、 低いドーパント濃度を含有する導電性プラグの物質よりも、高いドーパント濃
    度を含有する導電性プラグの物質を速い速度でエッチングする、 ことを特徴とする方法。
  32. 【請求項３２】 ＤＲＡＭ回路を形成する方法は、 一対の導電性ラインの間であって、ビットラインとの電気的な接続が要求され
    る基板ノード位置の上方に、角領域によりその一部が画定される最上表面を有す
    る導電性プラグを形成し、 角領域へ不純物を提供し、 低い不純物濃度を含有する導電性プラグの物質よりも、高い不純物濃度を含有
    する導電性プラグの物質を速い速度でエッチングする、 ことを特徴とする方法。
  33. 【請求項３３】 請求項３２に記載の方法であって、不純物の提供は、不純
    物の傾斜イオン注入法により行なわれることを特徴とする方法。
  34. 【請求項３４】 請求項３２に記載の方法であって、プラグの形成は、導電
    性ラインの一つがノード位置から突出する距離よりも遠くの距離にノード位置か
    ら突出するようにプラグを形成することからなることを特徴とする方法。
  35. 【請求項３５】 請求項３２に記載の方法であって、プラグの形成は、両方
    の導電性ラインより高さ方向で上方にプラグの最上表面を形成することからなる
    ことを特徴とする方法。
  36. 【請求項３６】 請求項３２に記載の方法であって、導電性プラグの形成は
    、 少なくとも一部が略平坦な表面を有する絶縁物質をノード位置の上方に形成し
    、 絶縁物質を介してコンタクト開口を形成し、ノード位置の一部を露出し、 コンタクト開口内であって絶縁物質の上方に導電性物質を形成し、 絶縁物質の略平坦な表面部と略共面となるように、最上プラグ表面を提供する
    ために、導電性物質を十分に平坦化する、 ことを特徴とする方法。
  37. 【請求項３７】 請求項３６に記載の方法であって、更に、導電性プラグの
    物質のエッチングの前に、絶縁物質を除去することを含むことを特徴とする方法
    。
  38. 【請求項３８】 請求項３６に記載の方法であって、更に、角領域内への不
    純物の提供の前に、絶縁物質を除去することを含むことを特徴とする方法。
  39. 【請求項３９】 ＤＲＡＭ回路を形成する方法は、 ビットラインとの電気的な接続が要求され、一対の導電性ラインの間で少なく
    とも部分的に画定される基板ノード位置の上方に、基板から伸び出ており、ワー
    ドラインよりも高さ方向に高く配置された最上表面を有する導電性物質を形成し
    、導電性物質は、コンデンサが形成される基板位置に対する第１アライメント許
    容範囲を有し、 導電性物質の物質を不均等に除去し、略平坦ではなく、少なくとも一部がワー
    ドラインよりも高さ方向に高く配置された第２最上表面を画定し、導電性物質は
    、第１アライメント許容範囲よりも大きい、基板位置に対する第２アライメント
    許容範囲を有する、 ことを特徴とする方法。
  40. 【請求項４０】 請求項３９に記載の方法であって、導電性物質の物質を不
    均等に除去することは、導電性物質に傾斜を付けることからなることを特徴とす
    る方法。
  41. 【請求項４１】 請求項３９に記載の方法であって、導電性物質の物質を不
    均等に除去することは、導電性物質をファセットエッチングすることからなるこ
    とを特徴とする方法。
  42. 【請求項４２】 請求項３９に記載の方法であって、導電性物質の物質を不
    均等に除去することは、 プラグの最上表面で最外側部に近いところが、それらの間のプラグ物質よりも
    大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不
    均等にドープし、 低いドーパント濃度を含有する導電性物質の物質よりも、高いドーパント濃度
    を含有する導電性物質の物質を速い速度でエッチングする、 ことを特徴とする方法。
  43. 【請求項４３】 請求項３９に記載の方法であって、導電性物質の形成は、 ノード位置の上方に絶縁物質を形成し、 絶縁物質を介してコンタクト開口を形成し、ノード位置の一部を露出し、 コンタクト開口内であって絶縁物質の上方に導電性物質を形成し、 最上表面を提供するためにノード位置の上方に設けられた導電性物質を平坦化
    する、 ことを特徴とする方法。
  44. 【請求項４４】 請求項４３に記載の方法であって、更に、導電性物質の物
    質を不均等に除去する前に、絶縁物質を除去することを含むことを特徴とする方
    法。
  45. 【請求項４５】 請求項４４に記載の方法であって、導電性物質の物質の除
    去は、導電性物質をファセットエッチングすることからなることを特徴とする方
    法。
  46. 【請求項４６】 請求項４４に記載の方法であって、導電性物質の物質の除
    去は、 その最上表面であって、それらの間のプラグ物質よりも高いドーパント濃度を
    有するプラグの最外側部の近くの導電性物質の物質を不均等にドープし、 低いドーパント濃度を含有する導電性物質の物質よりも、高いドーパント濃度
    を含有する導電性物質の物質を速い速度でエッチングする、 ことを特徴とする方法。
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