JP3897357B2 - 撮像素子、撮像システムおよび撮像方法 - Google Patents

Description

本発明は、撮像素子、撮像システムおよび撮像方法に関し、より詳細には画像センサとして使用するための半導体画素撮像素子と、この画素半導体撮像素子を用いる撮像システムおよび撮像方法と、に関する。
先行技術においては、(1)電荷結合素子（ＣＣＤ）としても知られる電荷結合画像センサおよび(2)パルス計数半導体画素素子の２種類の基本的な半導体画素素子が知られている。
ＣＣＤは、過去約15年にわたって画像センサとして用いられている（例えばＳ．Ｍ．セー（S.M.Sze）著「半導体素子の物理学」第２版（"Physics of Semiconductor Devices" 2nd Edition)(1981年）を参照のこと）。入手可能なＣＣＤは事実上すべてシリコン（Ｓｉ）生産技術を用いて製造されている。ＣＣＤの動作原理は、電極ゲートを経由して適当な電圧を印加するとバルクＳｉの区画において多数キャリア（例えばホール）が空乏化し、かつ電子の蓄積可能な領域（空乏領域）が形成される、という事実に基づいている。この空乏領域は、印加電圧に比例した深さをもつポテンシャルの井戸となる。このとき、あるＣＣＤ画素内に蓄積可能な最大電荷は、電極に覆われた面積、印加電圧、井戸を連続的に満たすバルクＳｉからの暗電流ないしは漏れ電流、および電極とバルクＳｉとの間の酸化物層の厚さに依存する。これらの各因子は有効なＣＣＤの電荷蓄積容量を決定する。
電子がポテンシャルの井戸内に蓄積され読出しが必要になったとき、電極ゲートにおける電位はパルス化され、あるゲート下に蓄積された電子パッケージが次のゲートへとクロックされ始める。この電子パッケージは決してＳｉ基板を離れないので、ある画素位置における蓄積電荷を読み出すためには、まずその前にある他の画素すべての内容を逐次的なやり方で読み出さなければならない。この処理の間、さらなる電荷を蓄積することは、画素毎の電荷内容に関する情報を破壊し、結果的に画像の解像度およびコントラストを損なうことになるためできない。したがって読出しの間、画像センサは動作していない。上述の処理には１画素当り少なくとも３つの電極ゲートが必要となる。
ＣＣＤは、光および／または放射（ラデイエイシヨン）から作り出される電荷の検出、蓄積、および読出しのために使用するか、または別の検出手段（例えば光ダイオード）において作り出された電荷を読み出すための読出し素子として使用することが可能である。信号読出しと同様、入射された放射の検出に使用する場合にも、ＣＣＤは低効率という付加的な制限を受ける。
特に高エネルギー（数keVを上回るＸ線）において、ＣＣＤはＸ線を光に変換するところの光変換スクリーンと共に用いられる。光に対してＣＣＤは、より感度を有する。しかし光の拡散によって解像度およびコントラストは悪化する。
ゆえに、ＣＣＤは以下のように動作する。
(1) 電荷は、印加電圧によって形成された空乏領域内に蓄積される。各画素について空乏領域はポテンシャルの井戸の形状を有しており、Ｓｉ基板の区画内に残留するように電子を電極ゲートの下に拘束する。
(2) 次の画素に対応する区画まで各電荷パッケージをクロックするため、電圧がパルス化されて電極ゲートに送られる。電荷パッケージは常にＳｉ基板内にあって、画素から画素へとクロックして進み、共通出力となる。そのような処理の間、付加的に電荷を蓄積することはできない。
以上の結果として、ＣＣＤは下記の２つの本質的な限界をもつ素子である。
(1) 妥協的なダイナミックレンジ。一般的に、１個のＣＣＤは10万ないし70万個の電子を蓄積することが可能である。ダイナミックレンジが制限される理由は、ポテンシャルの井戸がＳｉ区画内の暗電流によって満たされること、その下に電荷が蓄積される電極ゲート表面が全画素面積のせいぜい３分の１である（したがって画素の電荷蓄積容量全体を利用していない）こと、および蓄積容量が依存する酸化物層の厚さが、読出しに必要な突発的電圧パルスに耐えるよう厚くなければならないこと、である（注：酸化物層が厚くなるほどポテンシャルの井戸内に蓄積可能な電荷量が小さくなる。）。
(2) 長い非動作時間。読出しに必要な非動作時間が相当に長い。そのため多くの場合、ＣＣＤをマルチフレームの高速な動画像の蓄積に使用することはできない。
ＣＣＤを用いたシステムの２つの例が、英国特許出願GB-A-2249430号およびGB-A-2262383号に含まれている。両出願とも本質的なＣＣＤの限界を克服する方法に関するものである。
半導体画素検出器は、各画素に空乏電圧を印加し電荷収集区画を形成する電極をもつ半導体基板を包含している。光子が光吸収されるかまたは電離放射線が半導体基板の空乏領域と交差すると、単純バッファ回路が電気信号を読み出す。バッファ回路は、電荷収集区画と同じ基板上（EP-A-0,287,197を参照）か、または例えば周知のバンプ接着技術（バンプ接着は10年以上にわたって知られている技術である）によって電荷収集区画をもつ基板に機械的に接着された別の基板上（EP-A-0,571,135を参照）のどちらかに配置することができる。これらの画素検出器はパルスモードで動作する。画素を連続的に読み出すかまたは画素を十分な高速で逐次的に読み出すことによって、パルス計数モードまたは単にパルス撮像を実行することができる。
どちらの場合においても、電荷が高エネルギーの放射線または光線の結果として現われるごとに、その電荷を読み出して情報を処理することが目標となる。これらの画素検出器は、セグメンテーションの度合が高くかつ並列の読み出しチャネルが多いので必要な読み出し速度が遅くなる。一方、これらの画素検出器は、読出し用電子装置がオーバーフローするかまたは計数能力が飽和して画像コントラストを損なうので、高強度の用途に対応することができない。これらの素子の中には、同時に入射光が、解消不可能でありかつ解像度を悪化させる不明瞭な「ゴースト」によるヒットを発生させるものもある。これらの素子は入射放射を直接検出するが、単一パルス計数モードに基づく動作および離散点の計数に基づく撮像による限界を有する。
以上のことから、現在入手可能なそれらの素子すべてが、解決不可能な限界を有していることが了解されるであろう。特にＣＣＤは継続的なヒットによる電荷の蓄積を可能にしているが、これはＳｉ基板内のポテンシャルの井戸の中において可能な限定された範囲に過ぎないので、ダイナミックレンジを実質的に制限することになる。また、この電荷蓄積方法のために、画素の電荷内容を（常に同じＳｉ基板である）隣接する画素蓄積単位にクロックすることにより、電荷の読出しはタイムシーケンスモードになる。したがって、付加的に入射する放射および／または光は読み出し処理の間、画素の位置と１対１対応では記録されないので、すべての画素がタイムトレインシーケンスとして読み出されるまで、ＣＣＤは新規の画像フレームを蓄積することができない。結果として、制限されたダイナミックレンジおよび撮像の間の非動作時間が長いことがＣＣＤ）における２つの主要な限界である。
一方では、ヒットが検出されるごとに画素内容を直接読み出す半導体画素素子も提案されている。これらの素子は単一パルス計数モードで動作し、高い計数速度においては飽和の問題が生じる。このような従来の単一ヒット計数素子のダイナミックレンジは、きわめて小さい。
したがって本発明の目的は、先行技術の問題点の軽減および／または解決を可能にする異なったアプローチによる撮像素子を提供することにある。
本発明のある側面によれば、放射を撮像するための撮像素子が提供され、この撮像素子は、入射放射に応答して電荷を発生する画素検出器の配列と、対応する画素回路の配列と、を有する半導体基板を含む画素セルの配列を包含しており、各画素回路は、画素検出器に入射する放射の結果生じる電荷を蓄積するため画素検出器それぞれに関連づけられており、この画素回路は個別にアドレス可能であり、かつそれぞれの画素検出器に対する連続的な放射ヒットからの電荷を蓄積するための回路を包含している。
本発明は、能動画素半導体撮像素子（ＡＳＩＤ）として記述可能な撮像素子を提供する。本発明による撮像素子の実施例は、特にＸ線、β線、およびα線による実時間撮像などの高エネルギー放射の撮像に適している。本発明はまた、例えば光を含む他の種類の放射を撮像するために応用可能である。
ＡＳＩＤは、照射の間、個々の画素に関して能動的に電荷を蓄積することができる。ＡＳＩＤは、半導体基板の画素セル検出器に入射する光線を直接検出し、その画素セル検出器に対応する能動回路に（電荷を直接電荷の値として蓄積することによって、または電荷を電圧または電流に変換し、その結果としての電圧または電流を蓄積することによって）電荷を蓄積する。各画素の能動回路を個別に、すなわち他のすべての画素回路から独立して（例えばランダムまたは逐次的順序で）アドレス可能にすることによって、蓄積電荷を照射の間または後にいつでも読み出すことができる。
そのため本発明のある実施例においては、電荷は電荷蓄積回路（例えば集積トランジスタのゲートまたは集積コンデンサ）に蓄積される。ＣＣＤの場合のように空乏層およびポテンシャルの井戸の必要はなく、かつそれらは無益である。ＦＥＴのゲートまたはコンデンサなどの電荷蓄積素子は、画素回路領域の実質的に全体を最低限の厚さの酸化物層で覆うよう最適化することができる。これら２つの要因が、例えばＣＣＤのそれよりも２桁大きく電荷蓄積容量を増加させる。さらに、各画素はその隣接する画素に干渉しない。画素に対する独立したアクセスによって、ＣＣＤでは不可能な高速の動画フレームの蓄積が可能になる。
本発明のある実施例はまた、読出し前に数百ないし数千のパルスを蓄積することができる点において、高計数率におけるパルス計数画素素子の従来の限界を克服することができる。その結果、読出しチャネルの数は、素子の性能を妥協することなく減らすことができる。
この能動回路は、（画素セル検出器を包含する半導体基板と一体化して、またはそこに接着された基板上に）画素検出器に近接して配置することが好ましく、また対応する画素検出器に対する数百または数千の放射ヒットに対応する電荷を蓄積するのに十分なダイナミックレンジを有している。
これら能動画素回路の読出しは、きわめて高速に、かつ他のすべての画素回路から独立して、したがって事実上不動作時間なしに行なわれるように調整することができるので、能動回路および対応する画素セル検出器は、放射ヒットの蓄積を続行する準備が直ちにできるようになっている。
各検出素子および関係する能動回路は、放射の間の電荷の（直接電荷として、または等価電圧ないし等価電流としての）蓄積が可能であり、かつ照射中または照射後の読出しが可能な、ランダムアクセス可能の動的能動的撮像画素を構成する。各画素の内容は、近傍の画素に逐次的に転送されるのではなく、他のすべての画素から独立して読み出される。読出し速度、および読出しデータに関する並列的または逐次的信号処理の程度は、放射の強度、および１つの画像フレームを蓄積するために利用可能な時間に適合するように最適化することができる。
したがって、本発明による撮像素子は、検出画素セルと１対１対応で配設されているトランジスタおよび／またはコンデンサの大きいダイナミックレンジを利用して、連続的な放射または光のヒットから電荷を蓄積することができる。ＣＣＤはＳｉ基板内の空乏層を利用してポテンシャルの井戸内に電荷を蓄積するのに対して、ＡＳＩＤはトランジスタのゲートおよび／またはコンデンサに電荷を蓄積する。ＡＳＩＤはその結果、ＣＣＤよりも２桁まで大きなダイナミックレンジを有している。この同じ電荷蓄積画素回路素子により、画像フレーム蓄積の間事実上不動作時間なしに、検出画素素子と１対１に対応する各蓄積された電荷の値を読み出すことも可能になる。ＡＳＩＤはまた、撮像が蓄積された電荷全体に正比例して、かつ放射ヒット数には比例せず行なわれるので、パルス計数モードで動作する従来の半導体画素素子の制約を低減させる。従来のパルス計数画素素子は高い計数率において飽和する欠点があるが、ＡＳＩＤは読み出される前に数百または数千のヒットを蓄積することができる。長い電荷蓄積時間（数マイクロ秒から約１秒まで可能）によって、画素回路のリセットによる影響が低減される。そのため各画素回路の全不動作時間は、電荷蓄積時間（ないしは動作時間）に対して非常に小さな部分である。
本発明は、高強度の撮像の用途に関して特に適用性がある。非現実的な読出し速度、従来の画素検出器の不明瞭な「ゴースト」によるヒット、およびＣＣＤ素子の低効率、低ダイナミックレンジおよび長い不動作時間の問題は、本発明の実施例によってすべて克服可能である。しかし、本発明が高エネルギーおよび高強度の用途に限定されず、また本発明の実施例が（例えば紫外、光学的または赤外の波長における）低エネルギーの用途および（天文学における）低強度の用途にも応用可能であることは了解されるであろう。
各画素回路は、電荷を蓄積するための電荷蓄積素子、例えばコンデンサおよび／またはトランジスタを包含することが好ましい。本発明のある好ましい実施例においては、電荷は、好ましくはカスコード増幅器段階として接続された一対のＦＥＴの一方をなすＦＥＴのゲートに蓄積される。
また、各画素回路は、例えばそこに蓄積された電荷の読出しの後に電荷蓄積素子を選択的にリセットするための回路を包含することが好ましい。本発明のある好ましい実施例は、イネーブル信号に応答して電荷蓄積素子を、蓄積電荷を出力するための出力線に接続する第１のＦＥＴスイッチと、リセット信号に応答して電荷蓄積素子をリセットするため電荷蓄積素子を接地する第２のＦＥＴスイッチと、を包含する。
例えばガンマカメラや核医学などのいくつかの用途では、画素寸法は幅１ｍｍのオーダー以下、好ましくは幅約350μｍにすることができる。
他の用途では、画素セル寸法を幅約150μｍ以下、好ましくは幅約50μｍ以下、またより好ましくは幅約10μｍで基板の厚さ200μｍないし３ｍｍにすることができる。
画素回路は、基板と一体化して実装し、かつ対応する画素検出器と位置を合わせることができる。他の方法として、画素回路をもう１つの基板内に形成することともでき、この画素回路を組み込んでいるもう１つの基板は、画素検出器を組み込んでいる基板と結合されており、各画素回路は対応する画素検出器と位置合わせされ、かつ結合されている。
本発明の特定の実施例では、前記配列は、スリット状撮像素子を形成する１列の画素検出器および関連する画素回路、またはスロット状撮像素子を形成する複数列の画素検出器および関連する画素回路を包含している。このような実施例では、画素検出器それぞれに対応する画素回路を、対応する画素検出器の横の近傍に配置することもできる。
この撮像素子のための撮像システムは、画素回路から蓄積電荷を読み出しまた画素回路を選択的にリセットするために個々の画素回路をアドレスするためのアドレス論理回路を含むところの撮像素子に関する電子制御装置を包含している。このアドレス論理回路は、画素回路の出力線を撮像素子の出力に接続するための手段と、読出しイネーブル信号を画素回路の読出しイネーブル入力に供給するための手段と、リセット信号を画素回路のリセット入力に供給するための手段と、を具備することが好ましい。
出力線を接続するための手段は、画素の各桁に関する画素回路の出力線を撮像素子の出力に逐次的に接続するためのシフトレジスタまたはカウンタを具備することができる。同様に、読出しイネーブル信号を供給するための手段は、読出しイネーブル信号を画素の各行に関する画素回路の読出しイネーブル入力に逐次的に供給するためのシフトレジスタまたはカウンタを具備することができ、かつ／またはリセット信号を供給するための手段は、リセット信号を画素の各行に関する画素回路のリセット入力に逐次的に供給するためのシフトレジスタまたはカウンタを具備することが可能である。
このように本発明のある好ましい実施例では、アドレス論理回路は、画素の各桁に関する画素回路の出力線を撮像素子の出力に逐次的に接続するための第１のシフトレジスタと、読出しイネーブル信号を画素の各行に関する画素回路の読出しイネーブル入力に逐次的に供給するための第２のシフトレジスタと、リセット信号を画素の各行に関する画素回路のリセット入力に逐次的に供給するための第３のシフトレジスタと、を具備している。別の好ましい実施例では、出力選択信号、リセット信号、および読出しイネーブル信号にデコードされる行および桁アドレスを生成するカウンタによって同じ制御信号を実行することが可能である。この電子制御装置は、画素回路から読み出された電荷をディジタルの電荷の値に変換するためのアナログディジタル変換器（ＡＤＣ）を含むことができる。
この電子制御装置の少なくとも一部分は、画素回路が形成されている半導体基板に組み込むことができる。
この撮像システムは、それぞれの画素回路からのディジタルの電荷の値を処理して、表示装置に表示する画像を形成するための、電子制御装置に接続された画像プロセッサを具備することが好ましい。
捕捉された画像の表示を最適化するため、このプロセッサは、表示する画素に関する最大および最小の電荷の値を決定し、極限のグレースケールまたは色の値をその最大および最小の電荷の値に割り当て、個々の画素に、その画素の電荷の値に応じてそれら極限値の間のスライディングスケールに従いグレースケールまたは色の値を割り当てる。
これらのグレースケールまたは色の値は、以下の式によって割り当てることが好ましい。

本発明のある好ましい実施例では、複数の上記撮像素子を具備する撮像システムが、モザイクを形成するようにまとめてタイル状に配されている。これにより、表面積が非常に大きい集積素子が通常直面する歩留まりの問題を伴わずに面積の大きい撮像素子を構成することができる。このモザイクは、複数列のタイル状に配された撮像素子を包含することができ、隣接する列の撮像素子は列の方向にずらされている。この撮像システムは、完全な画像領域にわたって画像を蓄積するため撮像素子および／または撮像対象をステップまたは移動させるための手段を含むことが好ましい。
ある実施例では、撮像システムは２枚の撮像面を具備しており、各撮像面は撮像素子のモザイクを包含しており、前記撮像面は相互に実質的に平行に配置され、かつ撮像対象を前記の面の間に置いて相互に離間させられており、そのモザイクは、前記対象の実質的に完全な撮像を実現するように互に横にずらされている。これにより、撮像面の平行移動機構の必要なしに、ある用途における実質的に完全な撮像が可能になる。
複数のタイル状に配された撮像素子のそれぞれの画像出力は、共通のマルチプレクサに接続されることが好ましく、このマルチプレクサの出力は共通のアナログディジタル変換器に接続されている。もう１つの方法として、複数のタイル状に配された撮像素子をまずデイジーチェイン接続し、しかる後に共通のＡＤＣに変換することができる。また、蓄積電荷のアナログ値をディジタル値に変換するためのアナログディジタル変換器の解像度を最適化するようにある速度で蓄積電荷を読み出すために個々の画素回路をアドレスすることも可能である。これらの方法により、費用（より多くの多重化とより少ないＡＤＣ）と画像コントラスト（より少ない多重化とより多くのＡＤＣ）とを最適化するための設計の柔軟性がもたらされる。
１個以上の上記スリットまたはスロット形状の撮像素子を具備する撮像システムでは、ある撮像領域にわたって完全な画像を蓄積するため、撮像素子の長手軸に対し横断方向にスリットまたはスロット形状の撮像素子を移動させるための手段を配設することができる。
本発明のもう１つの側面によれば、上記スリットまたはスロット形状の撮像素子１個をもつ撮像システムを操作する方法が提供され、この方法は、スリットまたはスロット形状の撮像素子を横断方向に移動させることと、運動方向の画素寸法の半分以下だけの撮像素子の移動に相当する速度でスリットまたはスロット形状の撮像素子の画素回路から蓄積電荷を読み出すことと、を包含している。
本発明のもう１つの側面によれば、上記スリットまたはスロット形状の撮像素子１個以上を具備する撮像システムを操作する方法が提供され、この方法は、以下のパラメータ間の関係を最適化することによって散乱放射の効果を最小化することを包含しており、それらパラメータは：放射線源と撮像対象との距離；撮像対象とスリットまたはスロット形状の撮像素子との距離；およびスリットまたはスロット形状の撮像素子の幅である。
本発明はまた、例えば上記撮像素子のそれぞれの画素位置に関して蓄積された電荷の値などの、画素配列内のそれぞれの画素位置に対応する蓄積された値を画像化するための方法を提供するものであり、この方法は：
画像化されるべき画素配列の領域内の画素に関する最大および最小の蓄積された値を決定することと；
画像化されるべきグレースケールまたはカラースケールの極限におけるグレースケールまたは色の値をその最大および最小の蓄積された値に割り当てることと；
それら極限値に従って評価された個々の画素に関する蓄積された値にグレースケールまたは色の値を割り当てることと；
それぞれの画素位置において、割り当てられたグレースケールまたは色の値を画像化することと；を包含している。
言い換えれば、本発明による撮像素子により捕捉された画像の各部分に関して、表示されるべきすべての画素の電荷密度が比較され、最高および最低の電荷密度の点に、使用されるグレースケールまたはカラースケールの両極限における色の値が割り当てられる。画素の点の残余には、それぞれの画素に蓄積された電荷に応じてグレースケールまたはカラースケールからある値が与えられる。
本発明はまた、使用されている半導体の素材または化合物および入射放射のエネルギーおよび種類によって、入射放射が半導体基板の画素検出器に異なる電気信号を残すところのさまざまな撮像用途のための、例えば上記撮像システムを用いて撮像を自動的に最適化する方法を提供するものであり、この方法は：
重心技術を用いて、期待される最良の解像度を決定することと；
期待される効率を、放射の種類およびエネルギーの関数として決定することと；
選択された放射の種類およびエネルギーおよび選択された半導体の素材または化合物の関数として画素の寸法および厚さを決定することと；を包含している。
この方法はまた、決定された画素の寸法および厚さを有する撮像素子を自動的に選択するステップを含むことができる。
この方法により、使用される半導体の素材または化合物によって、入射放射が半導体基板の画素検出器に入射放射のエネルギーおよび種類に関係する異なる電気信号を残すところのさまざまな撮像用途のための画像処理を自動的に最適化することが可能になる。この方法によれば、期待される最良の解像度は、半導体内部の放射の各段階がエネルギー損によって、またはその段階で生成された電荷信号によって等価的に加重されるところの重心を用いる技術により決定される。それ故、解像度は電荷による加重平均として決定される。同様に、期待される効率は、放射の種類およびエネルギーの関数として決定される。ＡＳＩＤの半導体の素材または化合物のそれぞれに関して、データベースはさまざまな放射の種類およびエネルギーに関する値を供給し、それによって設計仕様の即時かつ自動的な最適化が可能となる。
本発明はまた、例えば上記撮像素子などの撮像素子の画素セルに入射する放射を表わす検出された画素の値を自動的に検出および除外するための方法を提供するものであり、この方法は：
検出された画素の値を、直接に入射する放射に関して期待される最低の検出される電荷の値に関係するしきい値と比較することと；
そのしきい値よりも小さい検出された画素の値を放棄することと；を包含している。
このように本発明のこの側面によって、撮像素子に入射する前に散乱された入射放射（特に低強度の放射）を処理の前に除外することができる。これは、電気信号の形で蓄積されたエネルギーによって、検出された放射を識別することによって行なわれる。散乱放射はそのエネルギーの一部分を失っているので、ミニマムエネルギカツトオフ（最低エネルギーによるカットオフ）を通過しない。
本発明のもう１つの側面はまた、無機物または有機物の対象の実時間撮像を行なうための方法を提供するものであり、この方法は：
Ｘ線、γ線、β線またはα線を発する放射源（ラデイエイシヨンソース）を用いて対象を照射することと；
上記撮像素子の１枚以上の半導体撮像面において、吸収されない放射、または対象の選択された領域から発せられる放射を検出し、それによって撮像素子のそれぞれの画素セルにおける入射放射から生じる電荷が画素セルのそれぞれの能動回路に蓄積されることと；
蓄積電荷を読み出すために画素セルの能動回路を個々にアドレスすることと；
読出し電荷を処理して画像画素データを供給することと；
その画像画素データを表示することと；を包含している。
このように、新しい撮像素子を提供する他に、本発明はまた、その撮像素子を利用するシステムを提供する。第１の好ましい構成では、撮像画素はＭ×Ｎの行列に配列され、ＭおよびＮを数千にされ、それによって全視野撮像面を提供することができる。もう１つの好ましい構成では、撮像画素は数千行および行当り数桁のスリットまたはスロット形状に配列されている。このスリットまたはスロットは撮像される面の上を定速で移動させられ、また近接するフレームの間で走査される距離が運動方向に沿った画素寸法の半分より小さくなるようにスリット（またはスロット）フレームは十分な高速で読み出される。この構成および動作の方式によって、運動方向の画素寸法に等しい、同じ方向に沿ったポジシヨンレゾリユーシヨン（点解像度）を達成することが可能である。このようにして、全視野撮像面によって、または前述の方式での動作を行なわない従来のスリットまたはスロットによって得られる点解像度を、係数で２倍分だけ改善することができる。もう１つの好ましい構成では、数個の上記スリット（またはスロット）が相互に平行に、かつスリット（またはスロット）の縦軸間に一定の距離を置いて同一の面上に配置されている。このようにして、ｎ個のそのようなスリット（またはスロット）が存在し、かつ走査される合計距離がＸｃｍの場合、各スリット（またはスロット）はＸ／ｎ ｃｍだけ走査すればよい。これにより、高速の走査機構の必要が低下し、より低電流（単一スリット／スロットの場合のｎ分の１の低電流）で動作するＸ線源によって単位時間の間に同じ画像を形成することができる。
本発明はまた、蓄積電荷のアナログ値をディジタル値に変換するためのアナログディジタル変換器の解像度を最適化するようにある速度で個々の画素回路から蓄積電荷を読み出すことを包含するところの、上記撮像素子または撮像システムの操作方法を提供する。
本発明はまた、上記素子およびシステムを利用するための方法を提供する。
このようにして、本発明は、ヒットの計数による従来のディジタル撮像技術とは異なり、直接検出される高エネルギー光線の能動蓄積アナログ撮像を行なうものである。本発明によれば、点の数ではなく電荷（または等価電流ないし等価電圧）の値が蓄積され、この電荷の値は初期光線のエネルギー全体と正比例的に対応している。ＣＣＤは、超低エネルギー（光学スペクトル付近）における直接撮像が可能であるにすぎない。高エネルギー用途（10ｋｅＶを超えるＸ線）に関して、ＣＣＤは、高エネルギー光線をＣＣＤがより感応する光学波長に変換する変換スクリーンとともに使用される。その処理の間、光の発生および拡散が画像のコントラストおよび解像度を実質的に悪化させる。さらに、ＣＣＤはすべての実用的目的に関して、Ｓｉのみによる実装に限定される。しかしＳｉは、相対的に低密度の物質であり、数ｋｅＶを超えるエネルギーをもつ光線検出のための効率がきわめて低いことが知られている。
本発明のある側面によれば、画像の所与の部分に関して、達成可能な最高のコントラストおよび解像度を実現するために電荷を蓄積して画像に変換するための方法が提供される。これは、画像のあらゆる部分に関して、すべての画素の電荷密度を比較することによって可能になる。最高および最低の電荷密度の点には、使用されるグレースケールまたはカラースケールの両極限における色の値を割り当てることができる。残余の点には、それらの画素に関して蓄積された電荷（またはその等価電流ないしその等価電圧）に応じてグレースケールまたはカラースケールからある値が与えられる。
本発明はまた、撮像素子に入射する前に散乱された光線の画像解像度に対する影響を最小化するための方法を提供する。それによって、直接検出される光線の能動蓄積アナログ撮像の方式が有効なとき、散乱光は撮像素子に蓄積しているエネルギーがはるかに低いので、コントラストスケールにおける重みもはるかに小さい。蓄積されたエネルギーは電荷の値（またはその等価電流ないしその等価電圧）に対応し、それは非散乱光に関しては、ずっと大きい。このようにして、画像処理の間、蓄積された電荷の値に応じてカラースケールまたはグレースケールの値が各画素に割り当てられると、散乱放射の影響を最小化することができる。
本発明はまた、撮像素子に入射する前にコヒーレントに、またはインコヒーレントに散乱された光線を除外するための方法を提供する。このために、スロット技術が、撮像スロットに向けられた光線を発するように調整されるコリメートされた光源とともに用いられる。光源を観測対象から離す距離、観測対象を撮像スロットから離す距離、およびスロットの幅を最適化することによって、散乱光の検出を最小化する外形を決定することができる。これは、散乱光が小さな位相空間に「遭遇」すること、及び狭い撮像スロットに入射する「理由がない」こと、の結果である。この方法は外形に関する技術であり、光線のエネルギーに関する知識を必要としないので特に有力である。散乱光は、インコヒーレントに散乱されそのエネルギーの一部分を失っているにせよ（コンプトン散乱）、コヒーレントに散乱されそのエネルギーのすべてを保っているにせよ（レイリー散乱）、検出されない可能性が高い。
本発明はまた、低強度の用途において撮像素子に入射する前に散乱された放射を検出から除外する。エネルギーが所定の値を下回っているところの検出された放射を除外するため、しきい値を用いることにより、インコヒーレントに散乱されその初期エネルギーの一部分を失ったエネルギーを検出から除外することができる。
本発明はまた、各撮像用途に関する特定の構成の自動的最適化を可能にする。使用される半導体の素材、および放射の種類およびエネルギーによって、異なる電気信号が蓄積される。期待される最良の解像度は、重心法を用いて求めることができる。放射の種類およびエネルギーの関数としての、期待される効率も決定することが可能である。あらゆる半導体画素素材ないし化合物について、データベースはさまざまな放射の種類およびエネルギーに関する値を供給し、それによって設計仕様の即時的かつ自動的な最適化が可能になる。
上記の撮像素子または撮像システムは、通常のＸ線、胸部Ｘ線、Ｘ線マモグラフィー、Ｘ線断層撮影、コンピュータ断層撮影、らせん式コンピュータ断層撮影、Ｘ線骨密度測定、γ線核放射線写真法、単一光子エミッションコンピュータ断層撮影（ＳＰＥＣＴ）用ガンマカメラ、ポジトロンエミッション断層撮影（ＰＥＴ）、Ｘ線歯科撮像、Ｘ線パノラマ歯科撮像、ＤＮＡ、ＲＮＡ、およびタンパクの配列決定、原位置でのハイブリダイゼーション、ＤＮＡ、ＲＮＡ、および単離または複合タンパクのハイブリダイゼーション、および一般的に、クロマトグラフィおよびポリメラーゼ連鎖反応を用いるβ線撮像およびオートラジオグラフィのための同位体を用いるβ線撮像、製品品質管理におけるＸ線およびγ線撮像、実時間およびオンラインによる非破壊試験およびモニタリング、セキュリティ管理システム、および、光を含む放射を用いる実時間（動画）撮像、のために用いることができる。
本発明の典型的な実施例を、以下において付属図面を例示のためにのみ参照してもらいつつ記述する：その付属図面において：
図１は、本発明による撮像素子のある実施例を含む撮像システムの図式的ブロック図である；
図１ａはＦＥＴの図式的図である；
図２は、本発明による撮像素子のための画素回路の一例を示す図式的回路図である；
図３は、本発明による撮像素子のための撮像配列および電子制御装置の図式的部分図である；
図４は、本発明による撮像素子の画素セルのブロックを備えた撮像素子のための撮像配列および電子制御装置の部分図式的回路図である；
図５は、本発明による撮像素子のモザイクを形成するようにタイル状に配された複数の撮像素子を示す図式的図である；
図５Ａは、モザイクを形成するようにタイル状に配された複数の撮像素子を包含する本発明のある実施例のための電子制御装置の図式的部分図である；
図６Ａから６Ｃはタイル形状の撮像素子の図式的図である；
図７Ａから７Ｄは、本発明の一用途による撮像対象の両側に２枚の撮像面が位置している例を図示したものである；
図８は、本発明による撮像素子のための画素回路のもう１つの例を示す図式的回路図である；
図９Ａおよび９Ｂは、図８の実施例のための、それぞれ撮像配列および制御接続の部分図式的ブロック図である；
図１０は、本発明による撮像素子の一例の部分断面図である；
図１１は、本発明による撮像素子のための画素回路のもう１つの例を示す図式的回路図である；
図１２は、スリットまたはスロット形状の撮像素子を用いた本発明による撮像技術を図示したものである；
図１３は、散乱の効果を低減するための、スリットまたはスロット形状撮像素子のパラメータ最適化を図示したものである；
図14は、β線のシリコン通過の図式的図である。
図１は、本発明による撮像素子のある実施例を含む撮像システム１０の用途の一例を示す図式的図である。
この用途は、放射１４にさらされた対象１２の放射撮像に関するものである。この放射は例えばＸ線放射であってもよく、また対象１２は例えば人体の一部分であってもよい。
この撮像素子は、複数の画素セル１８を具備した能動画素半導体撮像素子（ＡＳＩＤ）１６を包含している。この撮像素子は、Ｘ線、γ線、β線ないしはα線などの高エネルギー入射放射を直接検出し、各画素セルにおいて、対応する画素セル検出器上ないしは近傍にあるランダムにアクセス可能で能動的で動的な画素回路によりその画素セルに入射する放射を表わす値を蓄積する。
このＡＳＩＤは、各画素セルが画素検出器１９と能動画素回路２０とを包含している単一の半導体基板（例えばシリコン）として構成することができる。もしくは、このＡＳＩＤは、画素検出器１９の配列をもつ基板と能動画素回路２０の配列をもつ基板との２枚の基板上に構成することができ、これらの基板は、例えば従来のバンプ接着技術によって相互に機械的に接続されている。
各画素セル１８は、実質的にはバイアス電圧を印加する電極（図示せず）によって、画素セル１８の検出領域（すなわち画素検出器１９）を形成するよう、基板上に形成されている。電子的構造体（例えばトランジスタ、コンデンサなど）の形態をとる能動画素回路２０は、例えば光子または放射の荷電粒子が画素セル１８の空乏領域に入射したとき画素検出器内に作り出される電荷を蓄積するよう、各画素セル１８上または結合された第２の基板上の対応する位置に形成することができる。能動画素回路２０および画素検出器１９は寸法を数十ミクロン程度（例えば10ないし50μｍ）とすることができる。能動画素回路の例は、図２、８、および１１を参照しつつ以下に記述されている。
上記のように能動画素回路２０は、半導体プロセスの一部分として画素セル１８上に半導体基板１６と一体的に構成することができる。画素回路を検出画素と同じウエハ上に一体化するため特別な処理技術を用いることが可能である。もしくは、能動画素回路２０を第２のウエハ上に構成し、第１のウエハ上の画素セル１８それぞれについて形成された画素検出器１９に対応するように配置することもできる。その後これら２つの素子を、各画素セル１８の能動画素回路２０がその画素セル１８の対応する画素検出器１９の近傍に（後方に）位置して重なるように、例えばバンプ接着を用いた周知の方法により相互に接続することが可能である。
画素検出器１９は、光子が画素セル１８において半導体基板１６内に光吸収されて電荷を生じるか、または荷電放射が画素セル１８において半導体基板１６の空乏領域をイオン化したとき、電気パルスが半導体基板の空乏領域からその画素セル１８の能動画素回路２０へと流れるような、空乏領域とともに形成されている。その後、電気パルスに関するある値が、直接電荷の値として、または次に入って来る放射から生じる新規の電荷が連続的に加えられるような等価の電圧または電流の値として、能動回路素子内に蓄積される。可能な蓄積素子の例としては、集積コンデンサまたは集積トランジスタのゲートがある。能動画素回路２０における電荷蓄積プロセスは、ランダムアクセス方式によって実効的に各画素セルをアドレスすることによって各個別の画素セルから情報を読み出す処理を開始させるため、制御信号が電子制御装置２４から発せられるまで続く。蓄積された電荷の値を読み出す間、この読み出しは画素セルを検出するため常に個別に行なわれるので、電荷は蓄積され続ける。画素回路は、電荷蓄積回路素子を放電させるため読出しの後選択的にリセットしてもよく、その時に限って画素は非常に短期間不活性となる（以下に示されるように不動作時間は事実上ないに等しい）。このように、個々の画素が不活性であるのはリセットの間のみである。
図１Ａは、本発明による画素回路電荷蓄積素子の一例における電荷蓄積の原理を示している。この例においては電界効果トランジスタが半導体基板上に形成されている。具体的には、ｎ＋ドープ領域４および６がｐ型シリコン基板１内にそれぞれソースおよびドレインに関して形成されている。ソース３およびドレイン５の電極は酸化物層２内に形成されており、ゲート電極７は酸化物層２の上に形成されている。電荷は電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート電極７上に、ＦＥＴゲートキャパシタンスによって蓄積される。電荷がこのＦＥＴゲートに蓄積するにつれて、ＦＥＴの逆転層８（ＦＥＴの動作に必要な少数電子キャリアをもつ層）の電子の濃度を低下させる。蓄積可能な最大電荷は、この逆転層における最小許容電子密度に依存する。電荷は空乏区画には蓄積されないので、電荷蓄積はＣＣＤの場合のようにバルクシリコンから来る暗電流によっては影響されない。電荷蓄積容量は、（実質的に画素回路の面積に近くすることができるところの）ＦＥＴゲート全体の面積、（数ナノメートルまたは数十ナノメートルの厚さにすることができる）酸化物層の厚さ、および（最大ゲート電圧を決定するところの）ＦＥＴのダイナミックレンジのみによって決定される。これは画素回路電荷蓄積素子の一例に過ぎず、また本発明によれば、対応する画素回路に実装された任意の適当な電荷蓄積素子に電荷を蓄積することができることに留意すべきである。
画素のピッチは、優れた位置解像度、したがって優れた画像解像度をもたらす10μｍまで小さくすることができる。
図２は、本発明による撮像素子の一例における、画素セルの能動画素回路２０のある好ましい例を図示している。本発明のこの例は、カスコード接続増幅器として配列された電界効果トランジスタ（ＦＥＴ）を用いている。ＶＢＩＡＳ ４０は、画素セルの画素検出器１９を形成する空乏領域両端のバイアス電圧入力である。画素検出器１９はダイオード記号Ｄ１１によって表わされている。画素回路自体においてＳＩＧＯＵＴ ４２はアナログ信号出力であり、ＶＡＮＡ ４４はアナログ電源入力である。RES-R-1はリセット入力であり、ENA-R-1は画素回路のイネーブル入力である。RES-R-1 ４６およびENA-R-1 ４８の双方の入力が低いとき、トランジスタＭ１１Ａ ５０のゲートに電荷が蓄積される。
このゲートのキャパシタンスは実質的に入力ノードキャパシタンス（全キャパシタンス）を形成して電荷蓄積能力を最大化する。本発明の目的は、他のすべての回路（および検出器）コンポーネントの寄生的つまり不要なキャパシタンスを最小化し、かつ実質的にすべての入力ノードキャパシタンスを電荷蓄積トランジスタＭ１１Ａ ５０から形成することによって最大の電荷蓄積能力を提供することにある。35μｍ×35μｍの画素回路についてＭ１１Ａ ５０のキャパシタンスは２ｐＦとすることができ、ＦＥＴのゲート電圧ダイナミックレンジは少なくとも２ボルトとすることができる。これは、同じ画素寸法のＣＣＤの容量の100倍を上回る電子約2500万個の蓄積容量に相当する。上記の例におけるＦＥＴキャパシタンスの２ｐＦが実質的にその画素セルの入力ノードキャパシタンスのすべてを構成していることに留意すべきである。上記35×35μｍの画素の例において、各画素回路および対応する画素検出器の検出器およびその他の素子全体の寄生的キャパシタンスは数フェムトファラドないし数十フェムトファラドの範囲にある。この電荷蓄積素子のキャパシタンスは最大化すべきであり、いかなる場合にも各画素セルの寄生的キャパシタンスを実質的に上回るものとすべきである。上記の例において画素回路の電荷蓄積素子として動作するＦＥＴのキャパシタンスは、画素検出器および対応する画素回路を包含する画素セル全体のキャパシタンスの90％を上回っている。この結果、実質的にすべての収集された電荷が、検出器および残りの画素回路素子の間で共有されることなく、電荷蓄積ＦＥＴに蓄積される。
ＦＥＴの使用は本発明における一例のみを提供するものであり、この例において、各画素の入力ノードキャパシタンスの大部分を占める（ＦＥＴゲートまたはコンデンサなどの）画素電荷蓄積素子を用いて電荷蓄積キャパシタンスが最大化されていることは了解されるであろう。
画素セルを読み出すためには、ENA-R-1は高（ハイ）状態に置かれ、それによって、電流がトランジスタＭ１１Ａ ５０からトランジスタＭ１１Ｂ ５２を通ってＳＩＧＯＵＴ ４２へ流れる。画素回路はRES-R-1を高くすることによってリセットされるので、そのためRES-R-1が数マイクロ秒間だけ高められた後には、いかなる蓄積電荷もトランジスタＭ１１Ａ ５０のゲートから取り除かれている。RES-R-1 ４６が低位に移行した直後、トランジスタＭ１１Ａ ５０のゲートにおいて電荷が蓄積開始可能となる。もしリセット入力RES-R-1 ４６にリセットパルスが与えられない場合は、そのときはイネーブル入力ENA-R-1が高まる際の読み出し動作が電荷を破壊せず、その代わりに蓄積された電荷に正比例した電流が生じるだけである、ということに留意すべきである。このことにより、リセットを行なわない多重読み出しが可能になる。
図１１は、本発明による撮像素子の一例における画素セルの能動画素回路３２０のもう１つの例を図示している。この例は図２の例と類似している。画素検出器は画素セルのＰＤ ３１９において表わされている。画素回路自体においては、ＶＢＩＡＳ １４０は電圧バイアスであり、ＯＵＴ ３４２はアナログ信号出力であり、ＲＥＳＥＴ ３４６はリセットＦＥＴ ３４７に接続されたリセット入力であり、ＥＮＡＢＬＥ ３４８はこの画素回路のイネーブルＦＥＴ ３５２に接続されたイネーブル入力である。ＥＮＡＢＬＥ ３４８の入力が低く、かつＲＥＳＥＴ ３４６の入力が高いと電荷蓄積ＦＥＴ ３５０のゲートに電荷（電子）が蓄積される。画素セルを読み出すためには、ＥＮＡＢＬＥ ３４８が高状態に置かれ、それによって、電流がＦＥＴ ３５０からＦＥＴ ３５２を通ってＯＵＴ ３４２へ流れる。画素回路はＲＥＳＥＴを低くすることによってリセットされるので、そのためＲＥＳＥＴ ３４６が数マイクロ秒間だけ低められた後には、いかなる蓄積された電荷もＦＥＴ ３５０のゲートから取り除かれている。ＲＥＳＥＴ ３４６が高位に移行した直後、電荷はＦＥＴ ３５０のゲートにおいて蓄積開始可能となる。もしリセット入力ＲＥＳＥＴ ３４６にリセットパルスが与えられない場合は、そのときはイネーブル入力ＥＮＡＢＬＥが高まる際の読み出し動作が電荷を破壊せず、その代わりに蓄積された電荷に正比例した電流が生じるだけであることに留意すべきである。したがって図１１の回路の動作が図２のそれと類似していることが理解されるであろう。さらに図１１の回路は、画素回路の過負荷保護回路要素として動作するダイオード３５４および３５６を含んでいる。これらのダイオードは、ＦＥＴを損傷する可能性のある静電気およびＦＥＴの過負荷の双方に対して保護を行なうものである。ＦＥＴゲート３５０に所定の電荷しきい値（例えば電圧バイアスである５ボルト相当）を超えて蓄積が行なわれると、電流がダイオード３５６を通って接地に向かって流れ始め、それによってＦＥＴ ３５０を保護する。これは、例えば撮像対象の周囲外側の全放射線量を受容する画素セルを保護する。好ましくは２個のＦＥＴ ３５０および３５２がカスコード増幅器段階として用いられている。この構成において、２個のＦＥＴ ３５０および３５２は、それによってノイズを増加させることなくインピーダンス増加の変換を行なう。その結果、本実施例において記述されている各画素回路からのノイズレベルは約500ｅに過ぎないが、一方画素回路は（画素の寸法が10ないし20μｍの）きわめて小さい寸法、約５千万ｅのきわめて大きなダイナミックレンジ、および個別のアドレス指定能力を維持している。
図１１にはまた、選択的なバイポーラトランジスタ３６０が図示されているが、これは省略してもよい。このバイポーラトランジスタの目的は、その電圧源ＶＢＡＳＥとの接続とともに、以下において記述されるであろう。
図１０は、本発明による撮像素子の一例の略図である。図１０に示されている撮像素子は、マイクロバンプ２２２で画素検出器２１４に接続された第２の基板２１２上に能動画素回路が形成されているところの画素検出器基板２１４を包含している。能動画素回路２０はＦＥＴの記号によって基板２１２内に図式的に表わされている。
画素検出器基板２１４は、入射放射にさらされる基板のサイト上に連続式電極１１０を備えている。すなわち、図１０において、入射放射は上向きに到達するものと仮定されている。画素検出器基板１１２の本体は、したがって連続式電極１１０の背後に位置している。層１１２の背面上には、複数の画素検出器電極１１４が配設されている。画素検出器基板２１４内で個々の画素検出器セル１９を実際に形成しているのは、画素検出器電極１１４の配列である。各画素検出器電極１１４は、それぞれのマイクロバンプ２２２によってそれぞれの画素回路２０と電気的かつ機械的に結合されている。図１０の表示はきわめて概略的であって、一定の縮尺によっていないことは了解されるであろう。
以上すでに述べられた特徴に加えて、図１０にはまた、以下に述べられる方法で個々の画素回路を絶縁するために利用可能な選択的特徴が図示されている。
異なる検出器画素セルに関して、対応する電荷蓄積ＦＥＴ ３５０は、検出器画素に入射する異なる放射または光の強度の結果として、異なる量の電荷を蓄積することができる。その結果、隣接する画素の間に電位差が生じる。これらの画素が電気的に分離されていないと、この電位降下によって、信号電荷がある画素回路から検出器を通じ隣接する画素回路内へと漏れる可能性がある。蓄積時間が長いほどこの問題はより深刻になるであろう。本発明の好ましい側面によって、隣接する画素セルを電気的に分離するか、または同等に、隣接する画素セルの抵抗を最大化するための手段を設けることにより、この効果は低減ないし除去される。したがって、例えばポリアミドなどの不活性化層１１６が検出器画素セルの間（すなわち検出器画素セルを形成する電極１１４の間）に加えられる。そのような不活化層は不導通であるので、隣接する検出器画素セルは電気的に分離される。さらに、この不活化層上に電極を設けてもよく、その場合、印加電圧Ｖは検出器区画の内側に数マイクロメートル侵入する障壁電位１１８を生じさせる。このようにして、画素回路２０において電荷蓄積ＦＥＴから脱出しようとする電荷は、障壁電位に遭遇し、隣接する画素回路ＦＥＴ内に散逸することはない。
さらに、第３の選択は、各画素回路の入口にｎｐｎトランジスタ（バイポーラトランジスタ）を配設することである。これは図１１に示されている。バイポーラトランジスタのベースが、画素回路のすべてのバイポーラトランジスタに共通なある適当な電圧（約１Ｖ）にセットされたとき、このバイポーラトランジスタは、電荷をＦＥＴ ３５０のゲートに流入させるが同時に逆経路に沿った脱出を妨げるダイオードとして動作する。このようにして、（蓄積された異なる信号電荷に比例した）電荷蓄積ＦＥＴ ３５０のゲートにおける異なる電位降下を維持する一方、画素回路の入口における電位はすべての画素回路に共通なものになっている。このように、本発明のこの側面によれば、各画素回路に蓄積されたすべてないしは実質的にすべての電荷を保持するように撮像素子内の画素セルを電気的に分離するための手段が提供される。本発明のこの好ましい側面は、蓄積時間が例えば数十ないし数百マイクロ秒の範囲にあるようなかなり長い場合に特に有用であり、また蓄積時間がミリ秒ないし数十ないし数百ミリ秒の範囲にある場合にはさらに有用である。
画素回路２０は、50μｍ×50μｍを下回る画素寸法を維持する一方で、各画素上に６千万個までの電子に相当する電荷を蓄積することができる。画素の厚さまたは画素検出器の完全に空乏化された部分は3ｍｍまでにすることが可能であり、それによってこれら検出器を200ｋｅＶ未満のエネルギーをもつＸ線に対して非常に高感度にしている。荷電放射に関して、その感度は事実上100％である。最小の画素の厚さは、より低エネルギーの荷電放射を検出すべきときに改善された解像度の実現が可能な200μｍ程度とすることができる。放射に対し非感応的な半導体基板の不活性層は、３０ｋｅＶ未満のエネルギーをもつβ放射からの信号が失われないように５０ｎｍの厚さとすることが可能である。
図３は、図１の電子制御装置２４のある可能な構成、および電子制御装置２４の、画素セル１８の能動回路２０によるｍ×ｎマトリクスとの関係を示す略図である。図の簡略化のため、図３には９個の画素セルの配列が図示されており、図１の経路２２を構成する信号線はその一部分のみが示されている。本発明による撮像素子が、図３に示されているよりも非常に多くの画素セルを通常含むことは了解されるであろう。行選択論理回路６０は行読出し（ＥＮＡ７４）および行リセット（ＲＥＳ７６）を制御し、桁論理回路６２はクロック信号７９に応答して各画素回路２０からの蓄積された電荷の値の読出し（ＣＯＬ−ＳＥＬ）を可能にする。
電子制御装置２４は、行選択論理回路６０、列アドレス論理回路６２、電源回路７０、アナログディジタル変換器（ＡＤＣ）５６、および信号処理回路５８を含んでいる。好ましくは、すべてではなくともいくつかの電子制御装置２４は、画素セル１８の配列により形成された画像配列の周縁の基板１６上に実装されている。
電源回路７０は、線５４（図３では図式的に示されている）を介して画素セル１８上の個々の能動回路２０に電力を供給しており、画素セルを形成している電極に線（図示せず）を介してバイアス電圧を供給するように付加的に構成することが可能である。
行選択論理回路６０は、画素セル１８の個々の能動回路２０のそれぞれ読み出しおよびリセットに関して列を選択するために、それぞれ行イネーブル線６４および行リセット線６６（やはり図３では図式的に示されている）を介して信号を供給する。行選択線６４および行リセット線６６は、その行の各画素回路のそれぞれイネーブル入力ENA-R-1 ４８およびリセット入力RES-R-1 ４６と接続されている。また行選択論理回路６０内に示されているのは、連続した行を走査するための行イネーブル信号７４および行リセット信号７６である。読出しの後能動回路のリセットを行なうためリセットパルス７６が行イネーブルパルス７４の後に続くことは理解可能である。
列選択論理回路６２は、列線６８（やはり図３では図式的に示されている）を介して信号出力を選択するためのマルチプレクサを実効的に包含しており、各列線はその列における各画素回路２０のＳＩＧＯＵＴ出力４２に接続されている。列選択論理回路６２内に表わされているＣＯＬ−ＳＥＬ信号７８は、行イネーブルパルス７４によって現在選択されている画素セル１８の個々の能動回路２０を読み出すため列を選択する。図示されている実施例において、この列選択パルスは、１回の行イネーブル周期の間クロックＣＬＫ７９に応答して連続した列位置に関してクロックされ、その結果、行選択パルスが次の行に進む前に、現在選択されている行における各能動画素回路の蓄積された電荷の値が各クロックパルスごとに打ち出される。読み出されたばかりの行の各能動画素回路は、それから行リセットパルス７６によって同時にリセットされる。
図３に示されている接続は、従来の二重金属化技術を用いて容易に実現可能である。図３に関連して記述されているように、画素は所定の順序で逐次的に読み出されるが、これらの画素は実際には別々の行イネーブル信号および列イネーブル信号によってランダムアクセスで呼び出されることは了解されるであろう。また走査方向が（行から列へ）逆転可能であるか、または実際個々の画素が適当な行および列イネーブル信号によってまったく無作為な順序でアクセス可能であることが了解されよう。また逐次処理または並列処理の程度は、各用途の必要に見合うように容易に変更可能であることも了解されよう。例えば、列選択クロックがすべての行を並列に出力するように、すべての行を同時にイネーブルの高状態にセットすることは可能であり、それによって読み出し速度が増大する。行のリセットが読み出し速度と調和する必要はない。多重読出しの後、各行を読出し速度よりも低い速度でリセットしてもよい。行および列の指定が任意であり、かつ逆転可能であることは了解されるであろう。
非常に大きな撮像面を効果的に覆うために、画素セルは、好ましくはｍ×ｎ画素のブロックに組分けされ、ブロック内の画素は行ごとに逐次的に読み出されリセットされる。図４は、２行×４列の画素回路２０によるブロックを示す略図である。これらの画素回路は、トランジスタＭｉｊＡ（ｉ＝１，２またｊ＝１，２，３，４）のゲートに電荷を蓄積する。これらのトランジスタを低電位に保つため、各ゲートは読出しの後接地される。読出しは、クロックパルス列をＣＬＫ入力８０に加え、かつ１クロック周期の高位（読出しビット）をＲＢ−ＩＮ入力８２に加えることによって開始される。
最初のクロック周期の間、ＲＢ−ＩＮ入力８２はスイッチＳＷ４を使用可能にし、このスイッチは第４列のアナログ出力線６８をアナログ出力ＲＯＵＴ８８に接続する。このようにして、第１行の行イネーブル入力ENA-R-1が高いとき、この最初のクロック周期の間、第１行のスイッチトランジスタＭ１＊Ｂ５２が開かれ、画素回路２０（１，４）のトランジスタＭ１４Ａ５０のゲートに蓄積されている電荷を表わす信号電流がそのトランジスタを流れ、スイッチＳＷ４を経由してアナログ出力ＲＯＵＴ９０に達する。
クロックＣＬＫの次のクロック周期までに、ＲＢ−ＩＮ入力は低下しなければならない。当初フリップフロップＵ１の入力にある高状態は、クロック列ＣＬＫによってフリップフロップＵ２の入力、および第３列のアナログ出力線６８をアナログ出力ＲＯＵＴ８８に接続するスイッチＳＷ３へとクロックされ、その結果、画素回路２０（１，３）のトランジスタＭ１３Ａ５０のゲートに蓄積されている電荷を表わす信号電流がそのトランジスタを流れ、スイッチＳＷ３を経由してアナログ出力ＲＯＵＴ９０に流れることができる。このときＳＷ４は低い（低下している）ので、第４列のアナログ出力線６８は切断されている。
読出しビットはこのようにして、クロックＣＬＫの連続したクロックパルスのためにスイッチＳＷ４からＳＷ１およびフリップフロップＵ１からＵ４の間を脈動する。列イネーブルフリップフロップＵ１からＵ４は第１のシフトレジスタを形成する。
読出しビットはフリップフロップＵ４からクロックされて出されると、フリップフロップＵ１までクロックされて戻される。読出しビットはまた、行イネーブル論理回路Ｕ５からＵ７および行リセット論理回路Ｕ９からＵ１１のクロック入力へとクロックされる。これらの論理回路はフリップフロップＵ４の出力からのクロック入力を受容するごとに、読出しビットおよびリセットビットをそれぞれ送り出し、リセットビットは読出しビットに１ステップ遅れて移動する。行イネーブル論理フリップフロップＵ５からＵ７は第２のシフトレジスタを形成し、行リセットフリップフロップＵ９からＵ１１は第３のシフトレジスタを形成している。
このようにして行が読み出されるごとに、読出しビットが１行移動する。同様にリセットビットも１行移動するが、読出しビットより１行遅れている。リセットビットは最後のフリップフロップＵ１１から読み出されると、読出しビット送出ＲＢＯ出力８４へ送られ、新規の読出しサイクルが開始可能となる。連続する読出し動作の間の時間は、トランジスタＭｉｊＡのゲートを相対的に小さな電位差に保つように十分短くすべきであり、この電位差はリセット電位（ないしはゼロ電荷蓄積の電位）から２Ｖ未満であることが好ましい。
本発明のもう１つの好ましい実施例においては、図４に示されている同じ機能を、図３のＣＯＬ−ＳＥＬ ７８、ＲＥＳ ７６およびＥＮＡ ７４と同じ制御信号にデコード可能な行および列アドレスを生成するところのカウンタによって実行することが可能である。
トランジスタＭｉｊＡの蓄積容量は、そのトランジスタのゲートにおけるキャパシタンスおよび電圧に依存する。トランジスタＭｉｊＡは10Ｖまで耐えることができるが、そのゲート電圧はこれを十分下回る、リセット電位から約２Ｖまでの電位差とすることが望ましい。ゲートキャパシタンスは、50μｍ×50μｍ未満の画素寸法について約５ｐＦまで可能である。これは、６×１０⁷個の電子が蓄積可能であることを意味している。これは、基板内の蓄積井戸に電荷を蓄積するＣＣＤの容量の約86倍である。
本発明による撮像素子が提示する利点を評価するため、寸法が２ｃｍ×２ｃｍである単一の撮像素子について考察する。画素寸法が35μｍ×35μｍの場合、その撮像面は571行×571列の画素を包含する。したがってこの撮像素子がＡＳＩＤの場合、10Ｍｈｚのマルチプレクサクロック速度において32ミリ秒毎に合計326,041個の画素を読み出すことが可能である。そのため、読出しチャネルが１つだけのこの例においては、32ミリ秒毎に１つのフレームが表示され、実時間撮像が可能となる。これらの画素回路は電子数千万個の電荷蓄積容量をもっているので、ＡＳＩＤは予測可能な最高強度の用途に実際に対応することができる。これは、画像空間解像度（この例の画素寸法は35μｍである）も不動作撮像時間および休止撮像時間も犠牲とすることなく行なわれる。実際、画素の各行は、次の行の読出しが続く限り読出しの直後にリセットすることが可能である（読出しサイクルは前の段落で説明されている）。この行読出し時間は、100ナノ秒に行当りの画素数を乗じたもの、すなわち57.1マイクロ秒である。このとき、32ミリ秒の画像フレーム捕捉時間にわたって、休止時間は57マイクロ秒ないし0.17％だけであり、事実上不動作時間はないに等しい。その結果ＡＳＩＤは、高い空間解像度、画像フレーム更新32ミリ秒のリアルタイム撮像、非常に高いダイナミックレンジ、事実上ゼロの不動作時間、非常に低い電子ノイズを実現し、それにもかかわらず、この特定の例では読出しチャネルを１つしか必要としないことにより、費用効果の高い方法で実現している。またあらゆる画素回路に直接アクセスすることにより、個々の画素ペデスタルを蓄積されたあらゆる画像フレームから蓄積および減算して、校正画像フレームを蓄積することは、ＡＳＩＤにおいて些細なことである。ＡＳＩＤにおけるこれらのペデスタルおよび非常に低いノイズレベルは安定し続けるので、リアルタイム撮像用途において、この校正の実行は数秒毎、またはより間隔をおいて行なうことができる。
図８は、本発明の一実施例による画素セル１８の能動回路２０のもう１つの例を示す回路図である。
画素検出器１９は、電圧バイアス Ｖｂｉａｓ １８０に接続されたダイオード記号１８２（この検出器は代替的に抵抗器として動作してもよい）で表わされており、この電圧バイアスは、画素セル１８の空乏領域または画素検出器１９を形成する電極（図示せず）を通じて印加されている。
画素セル１８の空乏領域１９に入射する放射によって生じた電荷は、第１入力トランジスタ１８４（ここでは、相互コンダクタンスが例えば0.3ｍＳ、ドレインソース電流の値Ｉ_DSが100μＡ、そしてキャパシタンスが0.1ｐＦの電界効果トランジスタ（ＦＥＴ））のベースに入力される。入力ＦＥＴ１８４のソースおよびドレインは、第１電流源１８６（ここでは適宜に構成されたＦＥＴであるが、抵抗器と置換えも可能である）と接地線ＧＮＤ１７４との間に接続されている。また前記電流源１８６は正の供給線Ｖ＋１７２に接続されている。
入力ＦＥＴ１８４と電流源１８６との接点は、そのベースに印加されるバイアス電圧によって制御されるベース接地バイポーラ増幅器を形成する第２のトランジスタ１８８の端子の１つに接続されている。第２トランジスタ１８８のベースはバイアス電圧線Ｖ_Q１７８に接続されている。第２トランジスタの残りの端子は帰還コンデンサＣｆ１９０（例えばキャパシタンスが0.3ｐＦ）を介して入力ＦＥＴ１８４のベースに接続されている。
第２トランジスタ１８８とコンデンサＣｆ１９０との接点は、第２電流源（ここでは適切に構成されたＦＥＴであるが、抵抗器と置換え可能である）および負の供給線Ｖ−１７６とも接続されている。この画素セルの空乏領域に入射する放射によって生じた電荷は、このようにしてコンデンサＣｆ１９０に蓄積されることが可能である。
Ｘ読出し線，Ｘread１６０およびＹ読出し線，Ｙread１６４は、負の供給線Ｖ−１７６と出力スイッチ１９６（ここではＦＥＴ）との間にさらに接続されている読出し論理回路１９８（ここではデュアルベースＦＥＴ）と接続されて、それによって、信号がＸread線１６０およびＹread線１６４に同時に供給されたとき、コンデンサＣｆ１９０に集められた電荷が出力線１５６を経由して出力できる。Ｘリセット線Ｘreset１６２およびＹリセット線Ｙreset１６８は、他方で負の供給線Ｖ−１７６と、信号がＸreset線１６２およびＹreset線１６８に同時に供給されたとき放電を行ないそれによりコンデンサＣｆ１９０をリセットするための放電スイッチ１９２（ここではＦＥＴ１９２）と、の間に接続されている放電論理回路１００（ここではデュアルベースＦＥＴ）に接続されている。
図８に示されている回路は、帰還コンデンサＣｆ１９０における電荷蓄積能力を備え、かつ出力およびリセットを行なう回路を備えた電荷感度増幅器を形成している。電荷蓄積時間および放射硬度の必要に応じて、ＦＥＴはＪＦＥＴまたはＭＯＳＦＥＴなどの適当な技術によって設けうる。コンデンサＣｆ１９０のキャパシタンスが0.3ｐＦの場合、これは電子約180万個の蓄積容量に相当する。コンデンサＣｆ１９０のキャパシタンスが１ｐＦの場合、これは電子約600万個の蓄積容量に相当する。出力線にリセットＦＥＴがある場合の最大出力クロック周波数は５ないし10ＭＨｚである。この最大出力周波数は出力線にリセットＦＥＴがないと約200ＫＨｚに低下する。
図８に示されている回路は、例えば寸法がおよそ150×150μｍの画素セル上に設けうる。ガンマカメラや血管造影などの用途においては、画素寸法を幅約150μｍより小さくする必要はない。この場合、画素回路上の付加的な空間は、電荷蓄積、読出し、リセット以外の動作を可能にする。例えば、図８の構成は蓄積されている電荷の値を増幅する。さらに、図８の構成は、画素回路への蓄積以前に、入射する放射ヒットの電荷識別を行なうように変更可能である。このようにして、期待を下回るエネルギーに相当する入射放射を、画素回路に蓄積される前に除外することができる。撮像セルの配列により形成された撮像領域の外側周囲には、電子制御装置２４のいくつかまたはすべてを、半導体基板ウエハ１６の必要な一部分として設けることも可能である。
図９Ａは、電子制御装置２４のより細部、および電子制御装置２４の、基板１６上の図８に示されている種類の能動画素回路２０との関係を示す図式的図である。図示の簡略化のため、図９Ａには画素セルが16個の配列が示されており、図１の経路２２を構成する信号線の一部分のみが示されている。本発明による撮像素子が、図９Ａに示されているよりもはるかに多くの画素セル１８を通常含むことは了解されるであろう。
電子制御装置２４は、Ｘアドレス論理回路１４４、Ｙアドレス論理回路１４６、電源回路１５０および信号処理回路１４８を含んでいる。電子制御装置２４の全部ではなくとも一部分は、画素回路が実装されている基板上の画素回路配列の周辺に実装されることが好ましい。電源回路１５０は個々の画素回路２０に線１７０（図９Ａでは図式的に示されている）を経由して電力を供給するが、画素セル検出器を形成する電極に線（図示せず）を経由してバイアス電圧を供給するように、付加的に構成することも可能である。ＸおよびＹアドレス論理回路１４４および１４６は、個々の画素回路２０の読出しおよびリセットを制御するために、行線路１５２および列線路１５４（図９では図式的に示されている）をそれぞれ介して信号を供給する。信号処理回路１４８は、画素回路２０の、図９Ａでは図式的に示されている出力線１５６に接続されている。図９Ａの実施例においては、１本の出力線が画素回路２０の各行に対して与えられており、かつ出力増幅器１５８を介して信号処理回路１４８に接続されている。しかし代替案として、各列に対して、または行もしくは列のグループに対して、または画素セル／回路のグループに対して、別々の出力線を必要に応じ配設することが可能なことは了解されるであろう。
図９Ｂは、本発明のこの実施例による制御回路２４と画素セル１８の画素回路２０との間に与えられている信号線をより詳細に図示している。電源線１７０は、正の供給線Ｖ＋１７２、接地線ＧＲＤ１７４、負の供給線Ｖ−１７６、および増幅電力線Ｖｑ１７８を包含している。行線路１５２はＸread線１６０およびＸreset線１６２を包含しており、列線路１５４はＹread線１６４およびＹreset線１６８を包含している。すでに説明したようにこの例では各行に対して１本の出力線が与えられている。
図２、８および１１に示されている画素回路は図３、４、９Ａおよび９Ｂに示された接続とともに、従来の集積回路製造技術を用いて全体として１枚の半導体基板上に設けるか、または２枚の重ね合せ半導体基板上に設けられ、画素検出器の配列を第１の基板上に、画素回路の配列を、例えばバンプ接着により第１の基板に機械的に装着された第２の基板上に置き、画素検出器とその対応する画素回路とを１対１対応させることができる。
マモグラフィーに使用するための本発明の例示的実施例では、各ブロックは80×240画素を含んでいる。マモグラフィーは多分、読出し速度および蓄積容量に関していくつかの最も厳格な必要条件をもつ、現在の撮像素子の用途かもしれない。成功的マモグラフィーでは、各画素について１秒間に20ｋｅＶにおける10⁴のＸ線を記録すべきである。各画素回路が電子６×10⁷個の蓄積容量をもつ場合、これは、その画素の内容の読出しが必要になる前に、１万（10⁴）を超えるＸ線を１画素に蓄積することができることを意味する。したがって各画素は例えば毎秒10回以下のオーダーで読出し可能ということになり、これは10Ｈｚの画素読出し速度に等しい。各行240画素で80行のブロックにおいてブロック全体の読出し時間は、クロック速度をブロック内の画素の総数19,200で除したものによって定義される。代表的なクロック速度である10ＭＨｚのクロック速度に対して、ブロック全体は520Ｈｚの速度で読出し可能である。マモグラフィーに必要とされるのは10Ｈｚに過ぎないので、本発明のこの実施例は、マモグラフィーに要求される強度の50倍まで扱えることが理解できる。この余裕によって、以下で簡単に説明するように、多くのブロック（タイル）の出力をまとめて多重化して、読出しチャネルの総数を最小化する能力がもたらされる。
この素子の動作における特徴の１つは、不動作時間であり、これは各行が読み出された後のリセットにかかる時間として定義可能である。１行の画素は10マイクロ秒以内にリセットすることができる。この時間の間、画素は休止している。（乳房Ｘ線像において一般的な）１秒間に10回以下の読出しおよびリセット動作が行なわれるとすれば、不動作時間の合計は0.0001秒、すなわち撮像素子が動作していなければならない合計時間に比較して0.01％の不動作時間であることを意味する。本発明のこの実施例における不動作時間はしたがって微々たるものであり、不動作時間がないにも等しいものである。この不動作時間がいかに小さなものであるかを評価するためには、この時間中に失われるＸ線の数が（１画素当り毎秒10⁴のＸ線と仮定すると）10⁴×0.0001（画素当りおよそ１Ｘ線）であることが注目される。これは１万のＸ線に対する統計的誤差である量子ゆらぎ限界（100）より十分に小さい。この結果、本発明のこの実施例は、統計学上達成可能な最大限の性能に匹敵する性能で動作する。
図２または図１１に示されている画素回路の例は、主要な寸法35μm未満で設けることが可能であり、その結果、画素セルを35μｍ四方以下にすることができる。各ブロックの寸法は４ｍｍ×12ｍｍであり、例えば18ｃｍ×24ｃｍの領域をもつ撮像面は数百枚のタイルによるモザイクから形成可能であり、ここで各タイルは例えば115×341画素セルのブロックに相当している。
大型の撮像面作成のためにタイル張り（タイリング）式のやり方を用いることは、高い生産量をもたらすという利点がある。またこの方法は、１枚のタイルが故障した場合に、撮像面全体を取り替える必要なしにそのタイルを取り替えることができるような、モジュール性という利点を提供する。これにより大型の撮像配列が経済的に実現可能となる。
しかも意外なことに、これらのタイルがｍ×ｎ画素セルのブロックと、関連する回路および電子制御装置とを包含しているにも関わらず、タイル張りのやり方を用いて良好な撮像画質を得ることが可能である。各タイルは、最小で４対10、あるいは５対10の外部接点を必要とする。また、ｍ×ｎ画素セルの配列を包含する能動画像領域の辺部における各タイル上には、そのタイルの制御装置および論理回路が配置されている不活性領域が存在する。本発明の好ましい実施例においては、これらのタイルはそのため図５に示されるようにモザイク状に配置されている。
マモグラフィーに使用するためには、検出面は30×30ｃｍ²のオーダーとすべきである。検出面内には不動作領域は許容されない。図５に示される構成においてこれを実現するため、３つの画像フレームを蓄積することによって、撮像すべき全表面を完全にカバーすることが可能なように、モザイクは２ステップで移動する。タイルの形状は実質的に矩形とすることが可能である。１枚のタイルにおける検出（ないしは能動）領域の最適な長さは、長辺において不動作領域全体の２倍に等しい。しかし、50ないし100μｍの推計されるタイル配列精度は、タイルの能動領域の重なり合いを必要とするので、タイル寸法は最適な寸法に一致しなくてもよい。マモグラフィー用として可能なモザイクの例は621枚のタイルを包含することができ、その場合、各タイルは35×35μｍ²の画素セルを41,760個含んでいる。
画像モザイクの移動は、十分な精度および速度を備えた従来の機械的構成を用いて行なうことが可能である。図５は、各タイル上の電子装置に十分な空間が与えられていることを示している。図５に示されている構成は、12ｍｍの２ステップのそれぞれ前、間、および後に集められる３つの画像により、全表面の画像が作成されるように最適化されている。しかし、他の実施例では図５に示される配置からの変形を用いてもよく、またここに開示されている技術が、ある画像の100％の蓄積を行なうためのいかなる用途にも利用可能であることは了解されるであろう。
図５Ａは、例えば図５に示されるようなタイルのモザイクを包含する本発明のある実施例のための電子制御装置の一部分を示している。
各タイル（例えばＴ２）の基本的電子制御装置は、図３に示されているものと全般的に同じものである。しかし、（図３に示されるように）各タイルに対して１個のＡＤＣ（アナログデイジタル変換器）５６が与えられているのではなく、複数のタイル（例えばＴ１からＴ１０）からの出力が主マルチプレクサＭＭ（例えば10ＭＨｚないし100ＭＨｚのクロック速度で動作するもの）を経由して共通のＡＤＣ５６１に、さらにそこから信号処理回路および表示装置等５８に接続されている。主マルチプレクサＭＭはタイル自体の上に配置される必要はないが、その近傍に配置することができる。ＡＤＣ５６１もタイル上には設けられていないが、近傍に配置することが好ましい。
主マルチプレクサを使用する利点の１つは、必要なＡＤＣの数を減らし、それにより撮像システムの全体的コストを低減できることである。図５Ａの代替案として、単一の共通ＡＤＣを使用する場合に、タイルをデイジーチェイン接続にして読出しを行なうことが可能である。高解像度ＡＤＣはシステム全体の中で費用のかかる部分を占めており、そのためその数を減らせば全体的費用に大きな効果を及ぼすことが可能である。タイル数百個のモザイクを包含することが可能なマモグラフィー、通常のＸ線、胸部Ｘ線などの用途では、高強度の用途に対しても望ましい読出し性能を実現するため、最低約９個のＡＤＣ（すなわち９つの出力チャネル）が必要である。本発明による回路によって、タイルを複数回読み出すことにより１つの画像が蓄積できるように制御された方法で、タイルを読み出すことが可能になる。これは例えばＣＣＤ素子によっては不可能なことである。タイルの多重読出しによって、以下の方法によるコントラストの改善が可能になる。一例として、１個の検出器画素に5000のＸ線が入射する場合について考察する。もしこの画素の蓄積容量が5000のＸ線をすべて処理できる場合は、5000のＸ線すべてに対応するアナログの電荷の値を１画素内に蓄積でき、その後、蓄積電荷の値全体を読み出すように、読出し速度を5000のＸ線の受容のタイミングと一致するよう設定することが決定されるかもしれない。もし10ビットのＡＤＣ（すなわち1024のグレースケール）が使用される場合は、4.88のＸ線（すなわち5000のＸ線／1024）ずつが、異なるグレースケールの量子化に相当する。しかし、もしも例えば1000のＸ線の受容に相当するタイミングでより速い読出し速度が用いられ、かつ同じＡＤＣが使用される場合は、1000のＸ線／1024＝0.97ずつがグレースケールの量子化に相当する。この概略的な例から、単により高速で読出しを行なうことによってグレースケール解像度を上げられることが理解できる。
直前に記述され且つ図５Ａに関する技術によって、費用（より多くの多重化とより少ないＡＤＣ）と画像コントラスト（より少ない多重化とより多くのＡＤＣ）との間の最適化が可能になる。
図６Ａから６Ｃは、ハイブリッド支持板２１０、支持板上に取り付けられたシリコン読出しチップ２１２、および、例えばＣｄＺｎＴｅ、ＣｄＴｅ、ＨｇＩ₂、ＧａＡｓ、Ｇｅ、Ｓｉ、またはＴｌＢｒから作られ読出しチップにバンプ接着された画素検出器層２１４、を含む層構造を備えたタイルの一例の構造をより詳細に示している。図６Ａは、この例では19.985ｍｍ×19.985ｍｍの能動面領域２１６をもつ画素検出器層２１４の平面図である。この画素検出器層の能動面領域の周囲は検出器保護環２１８を含む不動作領域である。図６Ｂは、読出しチップ２１２および支持板２１０上に取り付けられた検出器層の平面図である。検出器保護環２１８に加えて、能動検出器領域を取り囲む不動作領域が、読出しチップ２１２およびハイブリッド支持層２１０の辺部と、タイル間に必要な空間と、を含むことは了解されるであろう。支持層または板２１０上のワイヤボンドパッド２２０によって、読出しチップから板２１０上の回路への電気的接続、およびそこから主バックプレーンを経由して画像処理回路までの電気的接続が可能になる。図６Ｃは、タイルの横断面図であり、検出器層２１４が個々の画素位置において、バンプ接着２２２により読出しチップに接続されていることを示している。支持板は、タイルを主バックプレーン上に位置決めし接続するためのピン配列２２４を備えている。
図７Ａから７Ｄは、例えば外部の線源ではなく撮像される表面が放射を行なうところのオートラジオグラフィー用途のために、図５に関して記述された単独の検出面の変形を提供する１つの案を示している。試料が同位体（例えばＣ14、Ｐ32、Ｐ35、Ｓ32、Ｉ125、Ｈ3など）で標識付けされ、かつ画像検出器（例えば図７Ａに示されるような撮像面）にできるだけ近く配置されるオートラジオグラフィーの例を考察しよう。通常、試料は汚染を避けるため厚さ約1.5μｍの薄いマイラー層に支持されている。試料が撮像面に接している場合、図５に関して記述されたような撮像面の移動は不可能であろう。しかし、タイルの能動領域の周囲にある不動作領域のために、図７Ａのような単一のモザイク層の能動撮像領域は、領域全体の約85％しかカバーしていない。図７Ａは、タイルモザイクの一例についていくつかの寸法を示している。
図７Ｂおよび７Ｃに概略的に示されている、この問題の解決は、２枚の撮像面ＤＰ１およびＤＰ２のサンドイッチ構造を、試料ＯＳのそれぞれ上下に設けることである。第２の撮像面は、第１の撮像面に対し、試料を間に置いてできるだけ接近させられ、これらの撮像面は互いに平行にされかつお互いにわずかにずらされている。この位置決め精度は１ないし２μｍとすることが可能である。図７Ｄは、図７Ｂおよび７Ｃに示された構成における能動撮像領域の間の不感ないし不動作領域を表わしている。白いスポットは不動作領域を表わしており、直交平行線を引いた領域は能動領域が重なり合っている部分を、残りの平行線を引いた領域は一方の能動領域だけが試料の領域に重なっている部分を示している。図７Ｄに示されかつ明確にされている特定の例では、全領域の1.2％のみが不動作であり、68.9％が両方の撮像面によって撮像され（それにより放射が試料の両側で検出されるので効率が増大する）、また29.9％が一方の面のみにより撮像される。1.2％の不動作領域は、上方の面を随時持ち上げて例えば対角線に沿ってわずかにずらすことにより、さらにカバーすることが可能である。
オートラジオグラフィーでは、理想的には42ｃｍ×39ｃｍの大きさの撮像面が必要である。上記のようなタイル寸法および35μｍ×35μｍの画素を用いると、その全面積の98.8％を578枚のタイルで覆うことができる。本明細書の他の箇所で記述されているようにタイルが多重化される場合、40個以下のＡＤＣが必要となるに過ぎない。これらの技術を用いると、１つの新規の画像全体を３秒ごとに形成、表示することができる。本発明のこの適用により、全体的効率を増大させる、試料に対する事実上４πの適用範囲で、リアルタイム撮像、35μｍの空間解像度、および６列のダイナミックレンジを可能にしている。
このように、撮像される対象が放射線源を含むような適用用途で使用するのに適しているこの代替的構成は、実質的に互いに平行に配置され、かつ相互に離間させられた第１および第２の検出面を配設し、撮像される対象源をそれら検出面の間に置くものである。それぞれの撮像面のタイルが相互に横方向にずらされるように配置することにより、対象物からの放射が両方の面に対して実質的に同一であると言うような対象物を実質的に完全に撮像することができる。
様々な適用用途において、撮像素子の他の構成を用いることが可能である。例えば、コンピュータ断層撮影の用途について、撮像素子は、撮像される対象の断面を取り囲むかまたは部分的に取り囲むように、環または環の一部分の外縁の周囲に実質的に接するように配置されている。これらの撮像素子はまた、対象の複数の断面を撮像するために、複数の環または環の一部分の共通軸を形成する方向に相互にずらされた前記複数の環または環の一部分の外縁の周囲に実質的に接するように配置することも可能である。非破壊試験や実時間モニタリングなどの他の用途においては、撮像される対象の面積および形状に適合したモザイクを形成し、かつ／または撮像される対象の一部分または全体を取り囲むモザイクを形成するように撮像素子をタイル状にまとめて配置することができる。
本発明の他の実施例では、画素セルをおおむね矩形に配列するのではなく、画素セルが一列に配置されたスリットとして、または画素セルが数列に並べて配置されているスロットとして撮像素子を構成することができる。スリットまたはスロットは、断層Ｘ線撮影、歯科パノラマ撮像、セキュリティ検査など多くの用途に用いることが可能である。スロットの利用は、より安価な撮像面による低費用という利点をもち、全視野走査の代替案としても用いることができる。１列または２列の画素をもつスリットまたはスロットの場合、画素回路を同じまたは異なる半導体基板上の画素検出器の背後ではなく、同じ半導体基板上の対応する画素検出器の側方に配置することが可能である。多くのスリット状（またはスロット状）タイルをつなげて配置することによって、非常に長く連続したスリット（またはスロット）を形成できる。タイル間の不動作空間に相当する不動作領域が走査の間存在しないように、近接する列のタイルをその列の方向にずらすことが可能である。これは図５に示されている。電子制御装置を画素検出器および画素回路によって形成された画素セルの側方に配置することによって、画素セルが個々のスリット（またはスロット）タイルの実質的に正確な端部まで延びることが可能である。このようにして非常に長く連続したスリット（またはスロット）を非常に費用対効果の高い方法で製造することができる。
図１に立ち戻ると、電子制御装置２４は、図３および４に関して述べられた処理および制御のための回路を含んでおり、この回路は、両方向矢印２２によって図式的に表わされているように、半導体基板上の画素セル１８に接続されている。電子制御装置２４は、個々の画素セル１８に関連する能動回路２０を、個々の画素セル１８の能動回路２０に蓄積された電荷の読出しのためにアドレス（例えば走査）することができる。電荷の読出しは、ディジタル化のためのアナログディジタル変換器（ＡＤＣ）および２進信号処理のためのデータ整理プロセッサ（ＤＲＰ）に供給される。
ＤＲＰによって実行される処理は、最低エネルギー準位など、ある条件を満たさない信号の識別を含むことができる。これは、各読出し信号が、入射放射に関するある１つの事象に対応しているときに特に有用である。計測された信号に相当するエネルギーが、使用された放射に対して期待すべきものを下回る場合、蓄積された電荷の値の減少は、散乱効果に起因するとの結論づけが可能である。そのような場合、その計測値を放棄して画像解像度の改善をもたらすことができる。また幅が100μｍを上回る画素に関して、前述のように各画素回路について識別を実行することもできる。この場合、低エネルギーのヒットは除外され、他方、それ以外の文は画素回路上に蓄積される。
電子制御装置２４はさらに、矢印２６によって概略的に表わされた経路を介して画像プロセッサ２８にインタフェース接続されている。画像プロセッサ２８は、関係する画素セル１８の位置とともに、各画素セルから読み出された電荷を表わすディジタル値を記憶するデータ記憶装置を含んでいる。各画素セル１８に関し、画素セルから読み出された各電荷の値は、電荷の値が累積されるよう、その画素セルについてすでに記憶されている電荷の値に加えられる。その結果、各画像は、例えばデータベースに記憶可能な画素の値の二次元配列の表現として記憶することができる。
画像プロセッサ２８は、所与の画像（すべての配列）またはその画像の一部分（画像配列の副標本）を選択するため、データベースの記憶された画像データにアクセスすることができる。画像プロセッサ２８は、選択された画素位置について記憶された値を読み出し、矢印３０で図式的に表わされた経路によってそのデータの表現を表示装置３２に表示させる。もちろんこのデータを、表示する代わりに、または表示に加えて、印刷することができるし、また、さらなる処理操作を行なうこともできる。バックグラウンドおよびノイズは、定数として各画素の電荷の値から減算することができる。このペデスタルおよび／またはバックグラウンドの減算は、画像取込みの前に「空の」画像が得られている場合に可能である。各画素についてバックグラウンドの値が演繹され、その結果減算が可能となる。
画像プロセッサ２８の動作は、以下においてより詳細に記述される。
図１２は、ランダムアクセス可能な能動的動的画素セルのスリットまたはスロットをもつ本発明による撮像素子を使用した、本発明による撮像技術を示している。この技術によれば、スリットまたはスロットは一定速度ｖで横方向に移動し、ｔ₀−ｔ₁時間単位ごとに読み出される。
図１２に示される例において、１個のスリットは６個の画素を伴っており、各画素は寸法（ｘ，ｙ）を有している。一定運動は寸法Ｘの方向に行なわれる。読出しが時間ｔに起きると、本発明のこの側面によれば、スリットには時間ｔまで移動が許されるべきであり、その後再び読み出されるべきである。期間ｔ₁−ｔ₀の間の移動距離ないし走査距離はｄｘであり、これは移動方向の画素寸法の半分を上回るべきでない（すなわちｄｘ＜＝ｘ／２）。この技術は、移動の軸に沿った解像度を、全視野撮像または従来のスリット（スロット）技術に比較して２倍に改善する。この改善の理由は、使用されている多重サンプリング方式によるものであり、これによって、スリット（スロット）フレームが十分短い間隔（走査の間隔は画素寸法の半分よりも短くなければならない）で蓄積される場合、基礎構造が画素寸法の２倍ではなく画素寸法に等しい解像度で「検知」される。画素寸法の２倍は、全視野撮像面、または本発明のこの側面による方法での動作を行なわないスリット（スロット）にとっては実効的な解像度である。上述の技術は例えば歯科パノラマ撮像に用いることができる。その走査速度は通常４ｃｍ／秒であり、スロットは幅が４ｍｍ、長さが８ｃｍである。これは50μｍ四方の画素寸法で80×1600画素に相当する。全体の画像蓄積は、約10秒続くべきである。本発明のこの実施例によれば、1.6ｋＨｚのスロット読出し速度を意味する少なくとも25μｍごとにスロットを読み出すべきである。画素80列×20行の画素ブロックおよび５ＭＨｚのクロック周波数が使用される場合、ブロック読出し速度は、５×10⁶／（20×80）＝3.1ｋＨｚであり、必要な１ｋＨｚよりもはるかに大きい。
このスリット（スロット）技術を用いるとき、Ｘ線源をより高い動作電流で設定すべきであり、もしくは可能であればＸ線を全視野領域からスリット（スロット）の寸法に集めるべきである。これは、画像蓄積時間を一定に保つために必要となる。多くの場合、これは技術的に困難かつ費用がかかる可能性がある。単一スリット（スロット）技術の代替案としては、多重スリット（スロット）技術がある。その変形によれば、複数のスリット（スロット）が、１つの面上に互に平行に、かつスリット（スロット）の長軸の間に、ある一定の間隔をおいて配置される。この方法において、ｎ個のスリット（スロット）があり、かつ走査すべき全体の距離がＸｃｍの場合、各スリット（スロット）はＸ／ｎ ｃｍだけ走査する必要がある。これは機械に関する要求度を低減することになるが、それよりも重要なことは、Ｘ線源の強度をたったのＸ／（ｎ×スリット（又はスロット）幅）だけ増大させればよいと言うことである。
本発明による撮像素子および撮像システムのさまざまな操作方法を以下に記述する。上述のように、本発明の素子およびシステムは、撮像素子に直接入射することが意図されている高強度放射の撮像を行なうことを目的としている。本発明の実施例において電荷は、点または事象またはパルスの数を計算することによってではなく、入射放射の全エネルギーに直接かつ線形的に関係する電荷の値によって、放射ヒットに応答して（電荷の値そのものを蓄積するか、またはそれと等価な電圧もしくは電流を蓄積することにより）累積される。こうしてＡＳＩＤは、各画素回路および各画素検出器の入力ノードキャパシタンスの大部分を占めるトランジスタのゲートおよび／またはコンデンサ（または画素回路上に実装された他の電荷蓄積素子）に電荷を累積し、またＡＳＩＤはすべての画素セルに対して直接１対１のアクセスを行なう。これら２つの主要な特徴は、性能に大きな影響をもたらす。ＡＳＩＤはＣＣＤよりもおよそ２列大きい電荷を累積することができる。またＡＳＩＤは不動作時間が１パーセント未満であることにより、明瞭な撮像を行なう。電子ノイズレベルは電子約２−３百個である。
従来のパルス計数半導体画素検出器に対比して、ＡＳＩＤは、放射（および／または光）の強度に関する限界をもたない。長い画像フレーム累積時間（必要であれば１秒まで）および非常に高いダイナミックレンジによって、飽和のない高強度実時間撮像が可能になる。
図１に関して上述したように、ＡＤＣの後には、関連する画素セル１８の位置とともに、各画素セルから読み出された電荷を表わすディジタル値を記憶する画像プロセッサ２８が存在する。各画素セル１８に関して、画素セルから読み出された電荷の各値は、電荷の値が累積されるようにその画素セルに対してすでに記憶されている電荷の値に加えられる。その結果各画像を、画素の値の二次元配列の表現として記憶することができる。
画像データは、例えばデータベース内に、その画像に関する二次元配列
Ｉｍａｇｅ（１：Ｎpixels，１：３）
（但しここで：第１のインデックスは、１から最大画素番号Ｎpixelsまで線形に変化する撮像面上の画素番号を表わすＮpixels項目を含み、第２のインデックスは、ｘおよびｙ座標、および各画素について蓄積された電荷の値のそれぞれに関する３つの値を含む）として記憶することができる。各画像に関して、バックグラウンド／ペデスタル配列を減算することができる。バックグラウンド／ペデスタルの画素の値は、例えば画像蓄積の直前に校正画像として蓄積することが可能である。このようにして各画素に関して個々に、かつすべての画素に関する広域定数としてではなく校正が行なわれる。
画像プロセッサ２８は、所与の画像（すべての配列）またはその画像の一部分（画像配列の副標本）を選択するため、データベースの記憶された画像データにアクセスし、そのデータの表現を表示、印刷させ、またはさらに処理を行なわせる。
好ましくは、画像データの表示、印刷、またはさらなる処理の前に、画像プロセッサ２８は、選択された画素について、蓄積された画素の電荷における２つの極値を見出し、これらの値を画像の表示、印刷、またはさらなる処理のために適切に使用可能なグレースケールまたはカラースケールの２つの極値に割り当てる。画素位置に関する残りの電荷の値には、その後、画素に蓄積された電荷に応じて、これら極値の間の中間のグレースケールまたは色の値が割り当てられる。例えばグレースケールの値は、以下の等式によって個々の画素に関する電荷の値に割り当てることができる。

ズームすべき画像の一部分の選択は、二重矢印３８で概略的に表わされる表示装置３２とある場合には対話しつつ、矢印３４で概略的に表わされるデータパスを経由して従来のユーザ入力装置３６によって実行できる。ユーザ入力装置３６は、例えばキーボード、マウスなどを含むことができる。
本発明は、各画素セルの能動回路に電荷を累積する結果として、多くの利点をもたらす。
画素セル上の能動回路に電荷を累積し、その後、画素セルと１対１対応する個々にアドレス可能な能動回路から、蓄積された電荷を選択的に読み出す能力により、同時的な入射放射の入射点に関するどのようなあいまいさも完全に解決される。
電荷は個々の能動回路のある周期にわたって蓄積可能なので、読出し速度は過度に高くする必要はなく、その結果例えば実時間による画像のソフトウェアベースでの生成および処理が可能であり、かつ実際に、容易に入手可能なコンピュータハードウェア上において低費用で実行可能である。
捕捉された画像の各部分に関して、コントラストおよび解像度を、自動的に調整しかつフルスクリーンで表示することができる。撮像素子により捕捉された画像のある領域の画素セルの間に、電荷密度のばらつきが存在する場合は必ず、捕捉された画像のその部分が表示される際、画像の特徴を解像することが可能である。
電荷蓄積素子の蓄積容量が使い尽くされる前に画素セル能動回路の電荷蓄積素子からの電荷が読み出され、電荷蓄積素子が繰り返しリセットされると仮定すると、実際上ダイナミックレンジには際限がない。電荷蓄積素子の蓄積容量と予想最高放射密度とを適合させるには、能動回路の「リフレッシュ速度」、すなわちそれらの回路の読出しおよびリセットの周波数を選択することが必要となるだけである。このようにしてより多くの放射がより多くの電荷を生成するにつれて、電荷は画素セルの能動回路に蓄積され、その後適当な間隔で読み出され、電子制御装置によってディジタル化される。ディジタル化の後、この電荷は、同じ画素の現存するディジタル化された電荷の値とともに蓄積可能な、既知の値を有している。実際的な限界は、処理回路により蓄積可能な最大ディジタル値のみである。しかし、その場合でも、蓄積可能な最大値に接近する値を検出しその後、すべての画素セルの蓄積された値に対しステイリングファクタ（列移動子）を与えるように処理回路を構成することが可能である。
本発明はリアルタイム撮像を可能にする。一旦画像配列が生成されると、放射開始前であっても、撮像素子からの新規のディジタル化された電荷の値により画像配列を連続的に更新することができ、この電荷の値はその後、その配列のそれぞれの画素の現存する電荷の値に加えられ、蓄積された電荷の値はリアルタイムで表示される。
連続的に更新される画像配列が用いられる場合、検出された放射は、いくつかの先行技術でのようにより多くの像点を生み出すのではなく、関係する画素セル位置に関するより高い電荷の値を代わりに生み出す、それ故コンピュータの記憶装置を効率的に利用することができる。言い換えれば、本発明は絶えず増加する放射ヒット点の生成ではなく、放射カウントの累積を可能にする。ＡＳＩＤは、所定時間間隔ごとに新しい画像フレームが表示されるリアルタイム撮像を行なうために使用することもできる。画像フレーム間の不動作時間は事実上ゼロなので、実時間撮像は最大の効率をもって、かつ読出しチャネルの数または画素回路のどちらかにおける複雑さを増すことなく行なわれる。
本発明は、撮像素子に入射する前に散乱される放射の効果を最小化する方法を提供する。撮像素子が上述の方法で使用されるとき、散乱光は、その放射が直接入射すると仮定した場合よりも、累積される電荷の値が低くなる。これは、散乱光が画素検出器の空乏領域に蓄積させるエネルギーが、より小さいためである。そのため、累積電荷を処理する際、散乱された放射が累積電荷全体に与える効果は直接放射よりもはるかに小さい。累積された画像を表示する際、適切なグレースケールまたは色の値をより低い値に割り当てることによって、散乱放射の影響を最小化することができる。
放射強度が画素当りの達成可能な最高読出し速度（ｋＨｚのレンジ）未満の速度を要求する用途について、本発明は、撮像素子に入射する前に散乱された放射の効果を除外する方法を提供するものであり、この効果は除外されなければ画像解像度を劣化させるものである。これを可能にする方法を以下に説明する。どの光子または荷電放射から生成される電荷も、最初に画素セルの能動回路に蓄積され、その後読み出される。電子制御装置がその電荷をディジタル化し、ＤＲＰはこのディジタル化された値をしきい基準値と比較することができる。この基準値は、例えば所与の波長のＸ線などの、問題となる種類の入射放射、または所与のエネルギーをもつ荷電放射から期待される電荷に対応している。このディジタル化された電荷の値が基準値を下回る場合、さらなる考慮の対象から除外される。この識別操作によって、散乱光を考慮の対象から除外することができる。例えば放射が観測対象を通り抜ける際に、非弾性散乱効果が撮像面前方で発生すると、散乱された放射は撮像面前方でそのエネルギーのある部分を失い、その結果画素セルの空乏領域に生成される電荷はより小さくなる。このような効果は、光子についてはコンプトン散乱であり、荷電粒子についてはイオン化散乱である。
他方、この操作を電荷累積以前に画素回路上で行なえば、散乱光をいかなる入射強度においても除外することができる。ガンマカメラやリアルタイムの血管造影撮像などの用途は、幅100μｍ以上の画素を必要とするので、画素回路上にしきい値遮断を行なうための適切な空間が存在する。
撮像素子に入射する前にコヒーレントに、またはインコヒーレントに散乱された放射の効果を除外する方法を可能にする方法の一例は、スロット技術、および撮像スロットに向けられた光線を発するように調整されるコリメートされた放射源を使用している。光源と観測対象との距離、対象と撮像スロットとの距離、およびスロットの幅は最適化される。散乱光の検出を最小化する外形を形成するようにこれらのパラメータを用いることができる。これは、散乱光が小さな位相空間に「遭遇」し、狭い撮像スロットに入射する理由がないからである。この方法は外形にもとづいており、光線のエネルギーに関する知識を必要としないので、特に有力である。光線はそれが散乱された場合、インコヒーレントに散乱されそのエネルギーの一部分を失っているにせよ（コンプトン散乱）、コヒーレントに散乱されそのエネルギーのすべてを保っているにせよ（レイリー散乱）、検出されない可能性が強い。
図１３は、スリット（スロット）に到達する非散乱放射の率を、４つの異なる光子エネルギー、およびスリット（スロット）と観測対象との間の４つの異なる距離に関して、スリット（スロット）幅の関数として、例示的に示している。この例に関しては、厚さ10ｃｍにわたって散乱を起こす対象物としては水が仮定されている。半導体はシリコンであると仮定されている。４つの曲線からは、１ｍｍないし４ｍｍのスロット幅では事実上すべての散乱が除外される（縦軸で100％）ことがわかる。この結果はスロットと対象との間の距離（図ではβ）とはほとんど無関係である。スロット幅が１ないし４ｍｍより大きくなると、結果はβにも依存し始める。このように、所与のエネルギーおよび観測対象に関して、最適なスロット幅およびスロットと対象との間の距離βは、散乱光がほとんど完全に除外されるように決定されるので、画像解像度およびコントラストが大きく改善される。この方法は、非散乱光と同じエネルギーをもっているので他の方法では除外できない、コヒーレントに散乱された光線の除外を可能にする。
本発明による撮像素子の設計最適化は、所定の自動化された方法によって実行することができる。半導体基板のために選ばれた各素材ないし化合物は、その素材ないし化合物の物理的特性、放射の種類、および放射エネルギーに依存して入射放射に対する応答が異なる。入射放射が半導体基板を通過する各段階ごとに蓄積された電気信号に対して、重心法が適用される。これにより、達成可能な最良の解像度を上記パラメータの関数として決定することができる。このようにして画素寸法が決定される。画素寸法を適正に選択することによって、費用および装置の複雑さを最小化しながら、（信号の大部分は１画素内に収容されるので）信号対雑音比を最大化することができる。これらの結果は期待感度とともにデータベース内に記憶することができ、また撮像素子の撮像面の設計パラメータ、すなわち画素寸法および基板の厚さを画定するために用いることもできる。もしくは、通常の電子制御装置のセットと両立可能な一連の撮像面および画像プロセッサを配設することも可能である。その際、エンドユーザは撮像を行なう前に、所望の感度を画像プロセッサに入力して、適正な仕様をもった撮像面を自動的に選択させることができる。
一例として、半導体基板素材としてのシリコンの利用について考察する。バイオテクノロジーの用途においては、３Ｈ、３５Ｓ、３２Ｐ、３３Ｐ、１４Ｃ、１２５Ｉなどの同位体が用いられる。これらの同位体はβ線を発する。例えば３５Ｓを考えてみると、これは170ｋｅＶの荷電放射を発する。図１４は、多くのそのようなβ線のシリコン内の通過を示している。重心法が適用される場合、解像度の32μｍを上回る改良は不可能であることがわかっている。その結果、電気信号の大部分を収容するため、画素寸法を32μｍよりも大きくなるよう選択することができる。上記のβ放射同位体は大部分のバイオテクノロジー用途に用いられている。マモグラフィー、トモグラフィ（断層撮影法）、核医薬、歯科撮像、セキュリティシステム、および製品品質管理では、10ｋｅＶないし180ｋｅＶのエネルギーをもつＸ線が用いられ、またＣｄＺｎＴｅ、ＣｄＴｅ、およびＨｇＩ₂が半導体の適切な選択である。
β線による撮像を行なう生物学の用途は数多い。ほとんどの場合、以下の同位体のうちの１つが用いられる：３Ｈ（18ｋｅＶ）、１４Ｃ（155ｋｅＶ）、３５Ｓ（170ｋｅＶ）、
３３Ｐ（250ｋｅＶ）、３２Ｐ（1700ｋｅＶ）。
これらの用途についての正確な必要条件は以下のように要約できる：
− 原位置でのハイブリダイゼーションは理想的には10μｍを必要とする；
− ＤＮＡ、ＲＮＡ、および単離または複合タンパクに関するハイブリダイゼーションは理想的には300μｍより良好であることを必要とする；
− ＤＮＡの配列決定は理想的には100μｍを必要とする。
本発明による撮像素子は、以上の必要条件を満たすことができる。さらに本発明による撮像素子のすぐれた効率（事実上100％）により、結果を得るための時間を数日ないし数か月から数時間に短縮できる。撮像はリアルタイムで行なわれるので、生物学者は結果を蓄積しつつ観察することができる。これらの結果を解釈するために、分析に関するソフトウェアおよび統計学的手法を用いることができる。
マモグラフィーでは、使用されるＸ線は通常10ｋｅＶから30ｋｅＶのエネルギーをもっている。Ｘ線源は、Ｘ線の一部分を吸収し残余を透過させる観測対象の後方に配置される。撮像面に到達するＸ線は、結果的に光吸収され、そこから入射点が決定されるところの電気信号を生成する。電荷密度の分布は実効的に画像を形成し、この画像は、オンラインによる従来の処理によって、最大の画像コントラストおよび解像度をもって着色、ズームおよび解析される。厚さ0.5ないし１ｍｍの能動ＣｄＺｎＴｅ、ＣｄＴｅ、またはＨｇＩ₂画素によって、効率はほとんど100％となり、必要な線量は大きく低減できる。マモグラフィー用の解像度は30μｍよりも良くすることが可能であり、そのサイズの有機構造が発見される。
核医学診断においては、（例えば半減期６時間のＴｃ⁹⁹などの）150ｋｅＶレンジのＸ線を放射する同位体が人体に注射され、撮像される一定の領域に凝集する。放射は等方的に発せられ、人体の周囲ではコリメータが不要な方向を取り除き、それによって、ある点の、さまざまな面に対する投影を行なう。本発明の一例によれば、既存の撮像面に代わって、例えばＣｄＺｎＴｅ、ＣｄＴｅ、ＨｇＩ₂、ＩｎＳｂ、Ｇｅ、ＧａＡｓまたはＳｉから製造されたＡＳＩＤを人間の脳の前方および周囲に配置することができる。
歯科手術においては、エネルギーが40ｋｅＶないし100ｋｅＶのＸ線を用いて撮像が行なわれ、また約15ｃｍ²ないし25ｃｍ²の撮像領域が必要である。上述のスリット／スロット技術を用いる歯科パノラマ撮像は、本発明の好ましい用途である。適切な半導体は上述のようなものである。
本発明として可能なさらにもう１つの用途は、産業用非破壊評価および製品品質管理である。観測される無機物の対象に応じて、高いコントラストおよび効率とともに解像度を最適化するように、異なるＸ線エネルギーが選択され、20ｋｅＶないし180ｋｅＶレンジのＸ線エネルギーを用いることができる。製品または構造物の画像は、同じ製品または構造物の理想画像と自動的に比較され、さまざまなレベルの厳格さによって、生産ラインにフィードバックを与えるさまざまな作用を起こさせることができる。
ＡＳＩＤおよび上述の方法は、広範囲の用途に応用可能であり、それら用途には、通常のＸ線、胸部Ｘ線、Ｘ線マモグラフィー、Ｘ線断層撮影、コンピュータ断層撮影、らせん式コンピュータ断層撮影、Ｘ線骨密度計測、γ線核放射線写真法、単一光子エミッションコンピュータ断層撮影（ＳＰＥＣＴ）用ガンマカメラ、ポジトロンエミッション断層撮影（ＰＥＴ）、Ｘ線歯科撮像、Ｘ線パノラマ歯科撮像、ＤＮＡ、ＲＮＡ、およびタンパクの配列決定、原位置でのハイブリダイゼーション、ＤＮＡ、ＲＮＡ、および単離または複合タンパクのハイブリダイゼーション、および一般的に、クロマトグラフィおよびポリメラーゼ連鎖反応を用いるβ線撮像およびオートラジオグラフィのための同位体を用いるβ線撮像、製品品質管理におけるＸ線およびγ線撮像、リアルタイムおよびオンラインによる非破壊試験およびモニタリング、セキュリティ管理システム、および放射を用いるリアルタイム（動画）撮像、を含む。
単一の半導体検出器上に実装可能な画素セルの寸法および画素セルの数は、使用される特定の半導体集積技術に依存することは了解されるであろう。そのため、寸法およびコンポーネントの値に関する特定の例は与えられているが、本発明はそれらに限定されず、かつ現在のそのような技術で可能なそれらの寸法および値における変更、および将来の技術によって可能となるであろうそれらの変更を含むことを意図している。また、例えば図２、８、および１１に示された画素回路２０、図３、４、および９に示された接続線および制御回路などの図示された実際の回路は、実現可能な回路の単なる例であり、本発明の範囲内において多くの変形および追加が可能であることは了解されるであろう。

Claims (32)

1. 被写体からの複数の連続的な高エネルギー放射ヒットを撮像する画素セルの配列を備えた半導体撮像装置において、
   逆バイアスの印加された複数の画素検出セルの配列を含み、前記複数の画素検出セルの各々は入射する高エネルギー放射に応答して前記画素検出セルに直接に電荷を発生させる、半導体検出基板と、
   個別にアクセス可能な複数の画素回路の配列を含み、前記複数の画素回路の各々は前記画素セルを構成するように対応する前記画素検出セルの一端に各々接続されている半導体読出し基板とを備え、
   前記複数の画素回路の各々は、
   前記対応する画素検出セルに入射する高エネルギー放射によって直接得られる電荷を累積して蓄積するよう、前記画素検出セルの一端に接続された電荷蓄積回路と；
   前記電荷蓄積回路に蓄積された電荷の量を表わす値を出力する読出し回路と；
   前記電荷蓄積回路に蓄積された電荷をリセットするリセット回路と；
   過不足電圧保護のための過負荷保護回路とを含み；
   前記電荷蓄積回路は、
   前記画素回路とこれに対応する前記画素検出セルとで構成される前記画素セルの実質的にすべてのキャパシタンスとなるようなキャパシタンスを有し、
   前記キャパシタンスは、読出し又はリセット前に、複数の連続的な高エネルギー放射ヒットによって前記画素検出セルの各々に電荷を蓄積するために、少なくとも１８０万個の電子を蓄積するに十分な電荷蓄積容量を備えていることを特徴とする半導体撮像装置。
2. 前記画素回路から出力される前記値は、前記画素回路の前記電荷蓄積回路に蓄積された電荷を表わす電流であることを特徴とする請求項１に記載の半導体撮像装置。
3. 前記画素回路の各々は、前記電荷蓄積回路として動作する第１のトランジスタと、前記読出し回路として動作する第２のトランジスタとを含む少なくとも２つのトランジスタを備え、前記第２のトランジスタに印加されるイネーブル信号に応答して前記第１のトランジスタを出力線に接続し、蓄積された電荷を表わす電流を出力することを特徴とする請求項２に記載の半導体撮像装置。
4. 前記画素回路の各々は、少なくとも２個のトランジスタをカスコード接続増幅器として備えることを特徴とする請求項２に記載の半導体撮像装置。
5. 前記トランジスタが電界効果トランジスタであることを特徴とする請求項３又は４に記載の半導体撮像装置。
6. 前記画素回路の各々は、前記リセット回路として動作するさらなる電界効果トランジスタを備え、リセット信号に応答して前記電荷蓄積回路をリセットすることを特徴とする請求項５に記載の半導体撮像装置。
7. 前記複数の画素回路は、数百ｋＨｚ以上のオーダーの速度で切換えられ多重化されることを特徴とする請求項２乃至６のいずれかに記載の半導体撮像装置。
8. 前記複数の画素セルを電気的に分離する電気抵抗手段を備えたことを特徴とする請求項１乃至７のいずれかに記載の半導体撮像装置。
9. 前記電気抵抗手段は、近接する前記複数の画素検出セル間に設けられた不活性化層であることを特徴とする請求項８に記載の半導体撮像装置。
10. 前記複数の画素セルをさらに電気的に分離するために、前記不活性化層の下の前記半導体検出基板内に電位障壁を生じさせるように前記不活性化層にある電位を印加することを特徴とする請求項９に記載の半導体撮像装置。
11. 前記電気抵抗手段が、電荷を前記電荷蓄積回路に流入させるが同時に逆経路に沿った脱出を妨げるバイポーラトランジスタを含むことを特徴とする請求項８に記載の半導体撮像装置。
12. 前記画素セルの配列は、スリット状の撮像装置を構成する場合には、単一行の画素検出セルと関連する複数の画素回路とから成り、スロット状の撮像装置を構成する場合には複数行の画素検出セルと関連する複数の画素回路とから成ることを特徴とする請求項１乃至１１のいずれかに記載の半導体撮像装置。
13. 前記複数の画素回路からの蓄積された電荷の値を読出し、選択的に前記複数の画素回路をリセットするために個々の画素回路をアドレスするためのアドレス論理回路を含む電子制御装置に結合されることを特徴とする請求項１乃至１２のいずれかに記載の半導体撮像装置。
14. 読出し前、電荷を秒のオーダーに達するまでの期間、各画素回路上に蓄積可能とすることを特徴とする請求項１３に記載の半導体撮像装置。
15. 前記アドレス論理回路は、前記画素回路の出力線を前記半導体撮像装置の出力に接続する手段と、読出しイネーブル信号を前記画素回路の読出しイネーブル入力端に供給する手段と、リセット信号を前記画素回路のリセット入力端に供給する手段と、を備えることを特徴とする請求項１３又は１４に記載の半導体撮像装置。
16. 前記出力線を接続する手段が、画素のそれぞれの列のための前記画素回路の出力線を前記半導体撮像装置の前記出力へ逐次的に接続するためのシフトレジスタ又はデコード機能を有するカウンタを備えることを特徴とする請求項１５に記載の半導体撮像装置。
17. 前記読出しイネーブル信号を供給する手段が、読出しイネーブル信号を画素のそれぞれの行のための前記画素回路の読出しイネーブル入力端に逐次的に供給するシフトレジスタ又はデコード機能を有するカウンタを備えることを特徴する請求項１５に記載の半導体撮像装置。
18. 前記リセット信号を供給する手段が、リセット信号を画素のそれぞれの行のための前記画素回路のリセット入力端に逐次的に供給するシフトレジスタ又はデコード機能を有するカウンタを備えることを特徴とする請求項１５に記載の半導体撮像装置。
19. 読出し又はリセットされる前に、６００万個、好ましくは２５００万個、より好ましくは５０００万個、さらにより好ましくは６０００万個の電子を蓄積するのに十分なキャパシタンスおよびダイナミックレンジを有する前記電荷蓄積回路を提供するように、前記画素回路を構成することを特徴とする請求項１乃至１８のいずれかに記載の半導体撮像装置。
20. 前記画素回路の各々は、計測された信号に相当するエネルギーが期待値を下回る場合、前記画素回路に蓄積する前に、入力放射ヒットから所定値未満のエネルギーに相当する電荷を廃棄するための手段を備えることを特徴とする請求項１乃至１９のいずれかに記載の半導体撮像装置。
21. 前記半導体基板が、ＣｄＺｎＴｅ，ＣｄＴｅ，Ｈｇｌ2，ＩｎＳｂ，ＧａＡｓ，Ｇｅ，ＴｌＢｒ，およびＳｉから選択された材料で作られていることを特徴とする請求項１乃至２０のいずれかに記載の半導体撮像装置。
22. 請求項１３乃至２１のいずれかに記載された半導体撮像装置と、
    表示装置に表示する画像を形成するようにそれぞれの画素回路から得られた電荷の値を処理するための前記電子制御装置に接続された画像プロセッサとを具備することを特徴とする撮像システム。
23. 前記プロセッサは、表示する画素のための最大および最小の電荷の値を決定し、前記最大と最小の電荷の値に対して極限のグレースケールまたはカラーの値を割り当て、個々の画素に前記画素のための前記電荷に応じて前記極限値の間のスライディングスケールに従ってグレースケールまたはカラーの値を割り当てることを特徴とする請求項２２に記載の撮像システム。
24. 前記グレースケールまたはカラーの値が、次式：
    

    

    に従って割り当てられることを特徴とする請求項２３に記載の撮像システム。
25. 前記電子制御装置はアナログディジタル変換段を含み、前記アナログディジタル変換段又は後段の画像処理段において、多重画像フレームを蓄積する手段を設けたことを特徴とする請求項２２乃至２４のいずれかに記載の撮像システム。
26. 請求項１乃至２１のいずれかに記載の半導体撮像装置をモザイクを形成するようにまとめてタイル状に配置したことを特徴とする撮像システム。
27. 前記画素セルに画像を蓄積し、表示のために前記画像を繰返して読出し、前記画素回路の電荷蓄積回路の飽和を防止するに十分な速度で前記画素回路をリセットするように構成されたことを特徴とする請求項２２乃至２６のいずれかに記載の撮像システム。
28. 請求項１乃至２１のいずれかに記載の半導体撮像装置を使用して、前記半導体撮像装置のそれぞれの画素位置に蓄積された電荷の値のように、画素配列内のそれぞれの画素位置に対応する蓄積された値を画像化する方法であって、
    前記方法が前記画素配列の画像化されるべき領域内の画素について最大および最小の蓄積された値を決定するステップと；
    前記最大および最小の蓄積された値に対して、画像化されるべきグレースケールまたはカラースケールの極限におけるグレースケール値またはカラースケール値を割り当てるステップと；
    前記極限値に従って、評価される個々の画素の前記蓄積された値に、グレースケール値またはカラー値を割り当てるステップと；
    それぞれの画像画素位置において前記割り当てられたグレースケール値またはカラー値を画像化するステップとを備えたことを特徴とする方法。
29. 請求項１乃至２１のいずれかに記載の半導体撮像装置を使用して、有機または無機の被写体の実時間撮像を行う方法であって、
    前記方法が、
    Ｘ線、γ線、β線、またはα線を発する放射源を用いて前記被写体を照射するステップと；
    前記半導体撮像装置の半導体撮像面において前記被写体の選択された領域から発せられる放射を検出し、それにより前記半導体撮像装置のそれぞれの画素検出セルに連続的に入射する放射から生ずる電荷の量をそれぞれの画素回路に蓄積するステップと；
    前記画素回路を個々にアドレスして蓄積された電荷を読出すステップと；
    読出された前記電荷を処理して画像画素データを提供するステップと；
    前記画像画素データを表示するステップとを備えたことを特徴とする方法。
30. 請求項１乃至２１のいずれかに記載の半導体撮像装置又は請求項２２乃至２７のいずれかに記載の撮像システムを使用する方法であって、
    前記方法は、
    アナログの蓄積された電荷の値をディジタル値に変換するためのアナログディジタル変換器の解像度を最適化する速度で、個々の画素回路から蓄積電荷を読出すステップを含むことを特徴とする方法。
31. 請求項１乃至２１のいずれかに記載の半導体撮像装置又は請求項２２乃至２７のいずれかに記載の撮像システムであって、
    在来のＸ線、胸部Ｘ線、Ｘ線マモグラフィー、Ｘ線断層撮影、コンピュータ断層撮影、らせん式コンピュータ断層撮影、Ｘ線骨密度計測、Ｘ線歯科撮像、Ｘ線パノラマ歯科撮像、ＤＮＡ，ＲＮＡおよびタンパク質の配列決定のためのβ線撮像のため、原位置でのハイブリダイゼーション、ＤＮＡ，ＲＮＡおよび単離または複合タンパクのハイブリダイゼーションおよび一般的に、クロマトグラフィおよびポリメラーゼ連鎖反応を用いるβ線撮像、およびオートラジオグラフィのための同位体を用いるβ線撮像、製品品質管理におけるＸ線およびγ線撮像、実時間およびオンラインによる非破壊試験およびモニタリング、セキュリティ管理システム、および動画撮像のいずれかに使用されることを特徴とする半導体撮像装置又は撮像システム。
32. 請求項１乃至２１のいずれかに記載の半導体撮像装置又は請求項２２乃至２７のいずれかに記載の撮像システムであって、
    赤外撮像、可視光撮像、または紫外線撮像に使用されることを特徴とする半導体撮像装置又は撮像システム。

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