WO2009154136A1 - 固体撮像装置 - Google Patents

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治通 森
竜次 久嶋
一樹 藤田
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浜松ホトニクス株式会社
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Definitions

  • the present invention relates to a solid-state imaging device that generates image data corresponding to an incident X-ray image.
  • X-ray imaging systems using solid-state imaging devices have been widely used instead of X-ray photosensitive films.
  • Such an X-ray imaging system does not need to be developed like an X-ray photosensitive film, and is highly convenient, such as being able to confirm an X-ray image in real time, and is superior in terms of data storage and ease of handling. It has a point.
  • X-ray imaging for dental diagnosis such an X-ray imaging system is becoming widespread in various imaging modes such as panorama, cephalo, and CT.
  • the dental X-ray imaging apparatus disclosed in Patent Document 1 images X-rays output from an X-ray source and transmitted through a subject using an X-ray detection element having a CCD system.
  • the PPS solid-state imaging device includes a pixel array in which PPS pixels including a photodiode that generates an amount of electric charge according to incident light intensity are two-dimensionally arranged in M rows and N columns. In response, the charge generated in the photodiode is converted into a voltage value by an integration circuit, and the voltage value is further converted into a digital value for output.
  • the output ends of each of the M pixels in each column are connected to the input ends of the integration circuits provided corresponding to the columns via readout wirings provided corresponding to the columns. ing. Then, the charges generated in the photodiodes of each pixel are sequentially input from the first row to the M-th row for each row through the readout wiring corresponding to the corresponding column to the integration circuit. Are sequentially input to the analog / digital converter from the first column to the Nth column.
  • the size required for the pixel array of the solid-state imaging device varies depending on the imaging application.
  • the width in the longitudinal direction of the pixel array in cephalometric imaging Is required to be a long solid-state imaging device having a length of 22 cm or more.
  • two substrates that are shorter than the dimensions required for the solid-state imaging device are arranged in the longitudinal direction, and the respective pixel arrangements are combined and used as one solid-state imaging device (so-called tiling).
  • the dimensions can be satisfied.
  • a region (dead area) where an X-ray image is not captured is generated at the boundary portion (seam).
  • the position of such a dead area may be limited. For example, in dental cephalometric imaging, imaging is performed while moving the solid-state imaging device in the horizontal direction (horizontal direction) with the longitudinal direction of the solid-state imaging device aligned with the vertical direction (vertical direction).
  • the two substrates constituting the PPS solid-state imaging device described above are juxtaposed in the row direction of each pixel array, if the widths of the pixel arrays in the longitudinal direction are different from each other, The number of columns in the pixel array is different from each other, causing the following problem. That is, in the solid-state imaging device of the PPS system, the electric charges generated in the photodiodes of each pixel are converted into voltage values for each column and further converted into digital values. The digital values are converted in parallel from two substrates. When output, the time required to finish outputting the digital values for all the columns differs for each board, and the board with the smaller number of columns waits until the digital values are output from the board with the larger number of columns. It must be in a state, and the time required for imaging one frame becomes long.
  • the present invention has been made to solve the above problems, and in a solid-state imaging device having a configuration in which each pixel array formed on two substrates is tiled in the row direction, imaging of one frame is performed.
  • the purpose is to shorten the time required for.
  • the solid-state imaging device is a solid-state imaging device that generates image data corresponding to an incident X-ray image, and is M ⁇ NA pixels (M and NA are integers of 2 or more) each including a photodiode.
  • M ⁇ NA pixels (M and NA are integers of 2 or more) each including a photodiode.
  • M ⁇ NB pixels (NB is an integer of 2 or more smaller than NA) each including a first substrate having a first pixel array in which M is arranged in two rows in M rows and NA columns, and M rows.
  • (NA + NB) readout wirings arranged for each column of the array and connected to the photodiodes included in the pixels of the corresponding column via the readout switch, and charge inputted through the readout wiring
  • the voltage value according to the amount is held, and the held voltage value is Alternatively, a signal output unit that converts a digital value by a plurality of analog / digital converters and outputs it, and generates scintillation light according to incident X-rays to convert an X-ray image into an optical image, One or a plurality of continuous columns including the first column of the first pixel array, and one or a plurality of columns including the NB column of the second pixel array.
  • the signal output unit is arranged in each column from the first column to the n-th column (2 ⁇ n ⁇ NA) of the first pixel array.
  • the corresponding digital values are sequentially output from the first column to the nth column, or from the nth column to the first column, and in parallel with the output, From the (n + 1) th column, the NB through the NAth column and the first column of the second pixel array.
  • the first substrate having the first pixel array and the second substrate having the second pixel array having a smaller number of columns than the first pixel array include the first substrate
  • the NA column of the pixel array and the first column of the second pixel array are tiled along each other. That is, this solid-state imaging device has a pixel arrangement of a (NA + NB) column obtained by adding the NB ( ⁇ NA) column from the first column of the second pixel arrangement to the NA column of the first pixel arrangement.
  • the signal output unit When the signal output unit outputs the digital value to the data bus or the like, the digital value corresponding to each column before the nth column (that is, from the first column to the nth column) of the first pixel array, Each column after the (n + 1) th column and the first column to the NBth column of the second pixel array (that is, from the (n + 1) th column of the first pixel array to the first column of the NA column and the second pixel array).
  • the digital values corresponding to the column (up to the NB column) are output in parallel. In this way, by dividing the output operation at the column (nth column) between the first column and the NA column of the first pixel array having a large number of columns and outputting the digital values in parallel.
  • the number of columns in one of the divided areas and the number of columns in the other area can be the same or close to each other. Therefore, according to the solid-state imaging device of the present invention, for example, digital values are output from the first column to the NA column of the first pixel array, and in parallel with this, the first column to the second column of the second pixel array are output. Compared with the method of outputting digital values from the NB sequence, the waiting time in the output operation can be made close to zero, and the time required for imaging one frame can be effectively shortened.
  • one or a plurality of continuous columns including the first column of the first pixel array and one or a plurality of continuous columns including the NB column of the second pixel array are provided.
  • an X-ray shielding member surrounds the pixel array in order to protect a circuit portion such as a shift register disposed beside the pixel array from X-rays. Is often covered.
  • the X-ray shielding member reaches a part of the pixel array, the above-described insensitive area is generated in the pixel array.
  • the digital values corresponding to the pixels included in the dead area are invalid data not related to the X-ray image.
  • the digital value output from the signal output unit is sent to another electronic circuit (CPU or the like) via a data bus or the like.
  • the digital value (invalid data) corresponding to the insensitive area is obtained.
  • the data is output first, and invalid data is output last in the other area.
  • the output order of the digital values in one region divided by the nth column and the output order of the digital values in the other region are , In reverse order. That is, the signal output unit starts the digital value corresponding to each column from the first column to the n-th column of the first pixel array from the first column to the n-th column or from the n-th column. Digitally corresponding to each column from the (n + 1) th column of the first pixel array to the NB column through the NA column and the first column of the second pixel array. The values are sequentially output in the reverse order to the first to nth columns of the first pixel array. The signal output unit outputs the digital values to the data bus or the like in this order, so that the positions of invalid data in the output order of the digital values can be matched in each region, and real-time processing can be performed in other electronic circuits. Can be easily performed.
  • the time required for imaging one frame can be shortened.
  • FIG. 1 is a configuration diagram of an X-ray imaging system 100.
  • FIG. 2 is a diagram illustrating a state in which the solid-state imaging device 1 and the X-ray generation device 106 are linearly displaced with respect to the subject A when viewed from above the subject A (the subject's head).
  • FIG. 3 is a plan view of the solid-state imaging device 1.
  • 4A is a side sectional view of the solid-state imaging device 1 taken along line IVa-IVa in FIG. 3
  • FIG. 4B is a side sectional view of the solid-state imaging device 1 taken along line IVb-IVb in FIG. .
  • FIG. 5 is a diagram illustrating an internal configuration of the solid-state imaging device 1, and represents a portion (pixel block) of the pixel array 10A (10B) corresponding to one signal readout unit among the plurality of signal readout units 21A to 21L.
  • FIG. 6 is a circuit diagram of each of the pixel P m, j , the integration circuit S j, and the holding circuit H j included in the pixel block of the solid-state imaging device 1.
  • FIG. 7 is a timing chart for explaining the operation of the pixel blocks included in the first to n-th columns of the pixel array 10A and the operation of the signal output unit 20 corresponding to this pixel block.
  • FIG. 6 is a circuit diagram of each of the pixel P m, j , the integration circuit S j, and the holding circuit H j included in the pixel block of the solid-state imaging device 1.
  • FIG. 7 is a timing chart for explaining the operation of the pixel blocks included in the first to n-th columns of the pixel array 10
  • FIG. 8 shows the operation of the pixel blocks included in the (n + 1) -th to NA-th columns of the pixel array 10A and the first to NB-th columns of the pixel array 10B, and the signal output unit 20 corresponding to this pixel block. It is a timing chart explaining operation.
  • FIG. 9 is a timing chart for explaining the input / output operations of the FIFO data buffers 23A to 23F provided corresponding to the pixel blocks included in the first to nth columns of the pixel array 10A.
  • FIG. 10 shows the inputs / outputs of the FIFO data buffers 23G to 23L provided corresponding to the pixel blocks included in the (n + 1) th to NAth columns of the pixel array 10A and the first to NBth columns of the pixel array 10B. It is a timing chart explaining operation.
  • 11A is a diagram illustrating a state in which the two pixel arrays 110A and 110B are tiled in the vertical direction and the image is captured while being translated in the horizontal direction
  • FIG. 11B is a diagram illustrating the two pixel arrays 120A and 120B in the vertical direction. It is a figure which shows a mode that imaging is performed while being tiled in the direction and moving in parallel in the horizontal direction.
  • FIG. 12A is a diagram illustrating a state in which a plurality of pixel arrays 120A having a wide width in the longitudinal direction and a plurality of pixel arrays 120B having a narrow width in the longitudinal direction are impositioned on the silicon wafer W; b) It is a figure which shows a mode that the imposition of the several pixel arrangement
  • FIG. 13 is a timing chart showing an example of timings at which digital values are output from the eight FIFO data buffers (1) to (8) respectively corresponding to the eight pixel blocks in one of the pixel arrays (a) to (h).
  • FIG. 14 is a timing chart illustrating an example of timings at which digital values are output from the eight FIFO data buffers (1) to (8) respectively corresponding to the eight pixel blocks in one of the pixel arrays (a) to (h).
  • FIG. 14 is a timing chart illustrating an example of timings at which digital values are output from the eight FIFO data buffers (1) to (8) respectively corresponding to the eight pixel blocks in one of the pixel arrays (a) to (h).
  • FIG. 14 is a timing chart illustrating an example of timings at which digital values are output from the eight FIFO data buffers (1) to (8) respectively corresponding to the eight pixel blocks in one of the pixel arrays (a) to (h).
  • FIG. 14 is a timing chart illustrating an example of timings at which digital values are output from the eight FIFO data buffers (1) to (8) respectively corresponding to the eight pixel blocks in one of the pixel arrays (a) to (h).
  • FIG. 14 is a timing chart illustrating an example of timing
  • 16A is a diagram showing a system in which semiconductor substrates 3A and 3B each having a film-like scintillator 4A and 4B deposited on the surface thereof are arranged adjacent to each other on the same plane, and FIG. , 3B are arranged adjacent to each other, and the scintillators 4A and 4B are vapor-deposited collectively after the semiconductor substrates 3A and 3B are juxtaposed, and (c) the end of the semiconductor substrate 3B at the end of the semiconductor substrate 3A It is a figure which shows the system which arrange
  • FIG. 1 is a diagram illustrating a configuration of a medical X-ray imaging system 100 including a solid-state imaging device 1 according to an embodiment of the present invention.
  • the X-ray imaging system 100 of this embodiment mainly includes imaging modes such as panoramic imaging, cephalometric imaging, and CT imaging in dental care, and images an X-ray image of a subject's jaw.
  • the X-ray imaging system 100 includes the solid-state imaging device 1 and the X-ray generator 106, and the X-rays output from the X-ray generator 106 and transmitted through the subject A (that is, the subject's jaw) are solid. Imaging is performed by the imaging apparatus 1.
  • the X-ray generator 106 generates X-rays toward the subject A.
  • the irradiation field of X-rays generated from the X-ray generator 106 is controlled by the primary slit plate 106b.
  • the X-ray generator 106 incorporates an X-ray tube, and the amount of X-ray irradiation to the subject A is controlled by adjusting conditions such as tube voltage, tube current, and energization time of the X-ray tube.
  • the X-ray generator 106 outputs an X-ray at a predetermined divergence angle in a certain imaging mode by controlling the opening range of the primary slit plate 106b, and this predetermined divergence in another imaging mode. X-rays can be output with a divergence angle narrower than the angle.
  • the solid-state imaging device 1 is a CMOS solid-state imaging device having a plurality of pixels arranged two-dimensionally, and converts an X-ray image that has passed through the subject A into electrical image data D.
  • a secondary slit plate 107 that restricts the X-ray incident area is provided in front of the solid-state imaging device 1.
  • the X-ray imaging system 100 further includes a turning arm 104.
  • the turning arm 104 holds the X-ray generator 106 and the solid-state imaging device 1 so as to face each other, and turns them around the subject A during CT imaging or panoramic imaging. Further, a slide mechanism 113 for linearly displacing the solid-state imaging device 1 and the X-ray generation device 106 with respect to the subject A is provided at the time of cephalometric imaging or linear tomographic imaging.
  • the turning arm 104 is driven by an arm motor 109 constituting a rotary table, and the rotation angle is detected by an angle sensor 112.
  • the arm motor 109 is mounted on the movable part of the XY table 114, and the center of rotation is arbitrarily adjusted in the horizontal plane.
  • Image data D output from the solid-state imaging device 1 is once captured by a CPU (Central Processing Unit) 121 and then stored in the frame memory 122. From the image data stored in the frame memory 122, a tomographic image, a panoramic image, a cephalo image, or the like along an arbitrary tomographic plane is reproduced by a predetermined calculation process. These reproduced images are output to the video memory 124, converted into analog signals by the DA converter 125, displayed on the image display unit 126 such as a CRT (cathode ray tube), and used for various diagnoses.
  • a CPU Central Processing Unit
  • a work memory 123 necessary for signal processing is connected to the CPU 121, and an operation panel 119 provided with a panel switch, an X-ray irradiation switch, and the like is further connected.
  • the CPU 121 also controls the motor drive circuit 111 that drives the arm motor 109, slit control circuits 115 and 116 that control the opening ranges of the primary slit plate 106 b and the secondary slit plate 107, and the X-ray generator 106.
  • Each is connected to the control circuit 118 and further outputs a clock signal for driving the solid-state imaging device 1.
  • the X-ray control circuit 118 feedback-controls the amount of X-ray irradiation to the subject based on the signal imaged by the solid-state imaging device 1.
  • FIG. 2 is a diagram illustrating a state in which the solid-state imaging device 1 and the X-ray generation device 106 are linearly displaced with respect to the subject A when viewed from above the subject A (the subject's head).
  • the solid-state imaging device 1 and the X-ray generation device 106 move linearly in the same direction (arrow B in the figure) while maintaining a state of being opposed to each other on both sides of the subject A by the slide mechanism 113.
  • the subject A is irradiated with X-rays, and X-ray images passing through the subject A are continuously captured.
  • FIG. 3 and 4 are diagrams showing the configuration of the solid-state imaging device 1 in the present embodiment.
  • FIG. 3 is a plan view of the solid-state imaging device 1.
  • 4A is a side sectional view of the solid-state imaging device 1 along the line IVa-IVa in FIG. 3
  • FIG. 4B is a side sectional view of the solid-state imaging device 1 along the line IVb-IVb in FIG.
  • FIG. 3 and 4 also show an XYZ orthogonal coordinate system for easy understanding.
  • the solid-state imaging device 1 includes a semiconductor substrate 3A (first substrate) and a semiconductor substrate 3B (second substrate), and the two semiconductor substrates 3A, 3A, One imaging area is configured by 3B.
  • the size required for the imaging area of the solid-state imaging device 1 varies depending on the imaging application. However, in X-ray imaging for dental diagnosis, the length of the imaging area in the longitudinal direction is 22 cm or more in cephalometric imaging. Is required. Therefore, as in this embodiment, two semiconductor substrates 3A and 3B shorter than the dimensions required for the solid-state imaging device 1 are arranged in the longitudinal direction, and the pixel arrays 10A and 10B are combined to form one imaging region. By using (so-called tiling), the required dimensions can be satisfied.
  • the solid-state imaging device 1 includes a pixel array 10A (first pixel array) and a scan shift register 30A each formed on the main surface of the semiconductor substrate 3A, and a pixel array 10B formed on the main surface of the semiconductor substrate 3B. (Second pixel array) and a scan shift register 30B.
  • the solid-state imaging device 1 further includes a signal output unit 20, which includes a plurality of signal readout units 21A to 21H formed on the main surface of the semiconductor substrate 3A and the main substrate 3B.
  • the solid-state imaging device 1 includes a flat substrate 2, scintillators 4 A and 4 B, and an X-ray shielding member 5.
  • the semiconductor substrates 3A and 3B described above are attached to the base material 2, and the scintillators 4A and 4B are disposed on the semiconductor substrate 3A and the semiconductor substrate 3B, respectively.
  • the scintillators 4A and 4B generate scintillation light according to the incident X-rays, convert the X-ray images into optical images, and output the optical images to the pixel arrays 10A and 10B, respectively.
  • the scintillators 4A and 4B are installed so as to cover the pixel arrays 10A and 10B, respectively, or are provided on the pixel arrays 10A and 10B by vapor deposition.
  • the X-ray shielding member 5 is made of a material such as lead that has an extremely low X-ray transmittance.
  • the X-ray shielding member 5 covers the peripheral portions of the semiconductor substrates 3A and 3B, particularly the regions where the scanning shift registers 30A and 30B and the signal reading units 21A to 21L are arranged, and the scanning shift registers 30A and 30B and the signal reading unit. Prevents X-rays from entering 21A to 21L.
  • the pixel array 10A is configured by two-dimensionally arranging M ⁇ NA pixels P (see FIGS. 4A and 4B) in M rows and NA columns. Further, the pixel array 10B is configured by two-dimensionally arranging M ⁇ NB pixels P in M rows and NB columns.
  • the column direction coincides with the X-axis direction
  • the row direction coincides with the Y-axis direction.
  • Each of M, NA, and NB is an integer of 2 or more and satisfies NA> NB.
  • the number (NA + NB) of pixels P in the row direction in the pixel arrays 10A and 10B is preferably larger than the number M of pixels P in the column direction.
  • the imaging region including the pixel arrays 10A and 10B has a rectangular shape in which the row direction (Y-axis direction) is a long direction and the column direction (X-axis direction) is a short direction.
  • the pixels P are arranged at a pitch of 100 ⁇ m, for example, and are of the PPS system and have a common configuration.
  • the column located at the left end (that is, the column with the smallest Y coordinate) is the first column, and the column located at the opposite right end is the NA column.
  • the column located at the left end (the column with the smallest Y coordinate) is the first column, and the column located at the opposite right end is the NB column.
  • the pixel arrays 10A and 10B are arranged so that the first column of the pixel array 10B and the NA column of the pixel array 10A are along each other.
  • one or a plurality of continuous columns including the first column of the pixel array 10A are covered with the X-ray shielding member 5 and are insensitive areas shielded from incident X-rays. That is, no light is incident on these columns and no charge is generated, which does not contribute to imaging.
  • one or a plurality of continuous columns including the NB column of the pixel array 10B are also covered with the X-ray shielding member 5 and are insensitive areas. Therefore, in the pixel arrays 10 ⁇ / b> A and 10 ⁇ / b> B, an effective region for imaging is configured by the other pixel columns except for these pixel columns covered by the X-ray shielding member 5. In other words, the effective imaging area in the solid-state imaging device 1 is defined by the opening 5 a of the X-ray shielding member 5.
  • the signal output unit 20 holds a voltage value corresponding to the amount of charge output from each pixel P, converts the held voltage value into a digital value, and outputs the digital value to the data bus DB.
  • the plurality of signal readout units 21A to 21H are provided corresponding to two or more pixel columns in the pixel array 10A per signal readout unit, and the amount of electric charges output from each pixel P of the corresponding pixel column is determined. The corresponding voltage value is held, and this voltage value is output to the corresponding A / D converters 22A to 22H.
  • the plurality of signal readout units 21I to 21L are provided corresponding to two or more pixel columns in the pixel array 10B per signal readout unit, and the charges output from the respective pixels P in the corresponding pixel column.
  • the voltage value corresponding to the amount of the signal is held, and this voltage value is output to the corresponding A / D converters 22I to 22L.
  • the scan shift registers 30A and 30B control each pixel P so that the electric charge accumulated in each pixel P is sequentially output to the signal reading units 21A to 21L for each row.
  • the plurality of A / D converters 22A to 22L receive the voltage values output from the corresponding signal reading units 21A to 21L, perform A / D conversion processing on the input voltage values (analog values), A digital value corresponding to the input voltage value is generated.
  • the plurality of A / D converters 22A to 22L output the generated digital values to the FIFO data buffers 23A to 23L corresponding to the A / D converters 22A to 22L.
  • the plurality of FIFO data buffers 23A to 23L obtain all the digital values corresponding to the NA column included in the pixel array 10A and the NB column included in the pixel array 10B, and then transfer the digital values to the data bus DB. Output.
  • the FIFO data buffers 23A to 23F are arranged on the left side of the digital value corresponding to each column from the first column to the nth column (2 ⁇ n ⁇ NA) of the pixel array 10A (the boundary line E in FIG. 3).
  • the six digital data stored in the FIFO data buffers 23A to 23F) are sequentially output to the data bus DB.
  • the FIFO data buffers 23G to 23L are arranged in columns from the (n + 1) th column of the pixel array 10A to the NB column through the NA column and the first column of the pixel array 10B.
  • Corresponding digital values are sequentially output to the data bus DB. That is, when viewed from a processing device such as a CPU that controls the data bus DB, the six FIFO data buffers 23A to 23F arranged on the left side of the boundary line E constitute one output port, and the right side of the boundary line E.
  • the six FIFO data buffers 23G to 23L arranged in the above form another output port.
  • FIG. 5 is a diagram illustrating an internal configuration of the solid-state imaging device 1, and represents a portion (pixel block) of the pixel array 10A (10B) corresponding to one signal readout unit among the plurality of signal readout units 21A to 21L.
  • the pixel block in the pixel array 10A (10B) is formed by two-dimensionally arranging pixels P 1, i to P M, k in M rows (k ⁇ i + 1) columns.
  • the pixel P m, j is located in the m-th row and the j-th column.
  • i and k are integers of 1 or more and satisfy 1 ⁇ i ⁇ k ⁇ NA (or NB).
  • M is an integer from 1 to M
  • j is an integer from i to k.
  • Each of the (k ⁇ i + 1) pixels P m, i to P m, k in the m-th row is connected to the scan shift register 30A (or 30B) by the m-th row selection wiring LV , m .
  • the scan shift registers 30 ⁇ / b> A and 30 ⁇ / b> B are included in the control unit 6.
  • the output ends of the M pixels P 1, j to P M, j in the j-th column are connected to the integration circuit S j of the signal reading units 21A to 21L by the j-th column reading wiring L O, j. Yes.
  • Each of the signal reading units 21A to 21L includes (k ⁇ i + 1) integrating circuits S i to S k and (k ⁇ i + 1) holding circuits H i to H k .
  • Each integrating circuit S j has a common configuration.
  • Each holding circuit H j has a common configuration.
  • Each integrating circuit S j has an input terminal connected to the readout wiring L O, j , accumulates electric charge input to this input terminal, and outputs a voltage value corresponding to the amount of accumulated electric charge from the output terminal. Output to the holding circuit Hj .
  • Each holding circuit H j has an input terminal connected to the output terminal of the integrating circuit S j , holds a voltage value input to the input terminal, and the held voltage value is connected to the voltage output wiring from the output terminal. Output to L out .
  • Each of the (k ⁇ i + 1) holding circuits H i to H k is connected to the control unit 6 by a holding wiring L H.
  • each holding circuit H j is the j-th column selecting wiring L H, are connected to the read shift register 31A of the control unit 6 (or 31B) by j.
  • the A / D converters 22A to 22L receive the voltage value output from each of the (k ⁇ i + 1) holding circuits H i to H k to the voltage output wiring L out and input the voltage value (analog value). A / D conversion processing is performed on the data, and digital values corresponding to the input voltage values are output to the FIFO data buffers 23A to 23L, respectively.
  • the scan shift register 30A (30B) of the control unit 6 outputs the mth row selection control signal Vsel (m) to the mth row selection wiring LV , m , and this mth row selection control signal Vsel (m). Is given to each of (k ⁇ i + 1) pixels P m, i to P m, k in the m-th row.
  • the M row selection control signals Vsel (1) to Vsel (M) are sequentially set to significant values.
  • the read shift register 31A (31B) of the control unit 6 outputs the j-th column selection control signal Hsel (j) to the j-th column selection wiring LH , j , and this j-th column selection control signal Hsel ( j) is applied to the holding circuit H j . (K ⁇ i + 1) number of column selection control signals Hsel (i) to Hsel (k) are also successively set to significant values.
  • the control unit 6 outputs a reset control signal Reset to the reset wiring L R, giving the reset control signal Reset to the (k-i + 1) pieces of the integrating circuits S i ⁇ S k, respectively.
  • Control unit 6 outputs a gain setting signal Gain to the gain setting wiring L G, giving the gain setting signal Gain to the (k-i + 1) pieces of the integrating circuits S i ⁇ S k, respectively.
  • Control unit 6 outputs a holding control signal Hold to the holding wiring L H, gives the holding control signal Hold to the (k-i + 1) pieces of the holding circuits H i ⁇ H k, respectively.
  • the control unit 6 also controls A / D conversion processing in the A / D converters 22A to 22L.
  • FIG. 6 is a circuit diagram of each of the pixel P m, j , the integration circuit S j, and the holding circuit H j included in the pixel block of the solid-state imaging device 1.
  • a circuit diagram of the pixel P m, j is shown as a representative of the pixels P 1, i to P M, k
  • an integration circuit S j is representative of the (k ⁇ i + 1) number of integration circuits S i to S k.
  • a circuit diagram of the holding circuit H j is shown as a representative of (k ⁇ i + 1) holding circuits H i to H k . That is, a circuit portion related to the pixel P m, j in the m-th row and the j-th column and the j-th column readout wiring L O, j is shown.
  • Pixel P m, j includes a photodiode PD and a readout switch SW 1.
  • the anode terminal of the photodiode PD is grounded, is connected the cathode terminal of the photodiode PD is the j-th column readout wiring L O via the readout switch SW 1, and j.
  • the photodiode PD generates an amount of charge corresponding to the incident light intensity, and accumulates the generated charge in the junction capacitor.
  • Readout switch SW 1 is the m row selecting wiring L V, m-th row selection control signal Vsel passed through the m (m) is given from the control unit 6.
  • the m-th row selection control signal Vsel (m) is the m-th row NA pixels P m, 1 to P m, NA in the pixel array 10A and the m-th row NB pixels P m, 1 to P m and NB are used to instruct the open / close operation of the read switch SW 1 .
  • the pixel P m, the j, the m-th row selection control signal Vsel (m) is read switch SW 1 in the open when a low level, the j-th column readout wiring charges generated in the photodiode PD L O , J without being output to the junction capacitor.
  • the m-th row selection control signal Vsel (m) is the read switch SW 1 in closed when a high level, the electric charge accumulated in the junction capacitance portion is generated in the photodiode PD until it is for reading The signal is output to the j-th column readout wiring L O, j through the switch SW 1 .
  • the j-th column readout wiring L O, j is connected to the readout switch SW 1 of each of the M pixels P 1, j to P M, j in the j-th column in the pixel array 10A (or 10B).
  • the j-th column readout wiring L O, j uses the charge generated in the photodiode PD of any one of the M pixels P 1, j to P M, j to read the pixel readout switch SW 1. Is transferred to the integrating circuit S j .
  • the integrating circuit S j includes an amplifier A 2 , an integrating capacitive element C 21 , an integrating capacitive element C 22 , a discharging switch SW 21 and a gain setting switch SW 22 .
  • Integrating capacitive element C 21 and the discharge switch SW 21 is connected in parallel to each other, and provided between an input terminal of the amplifier A 2 and the output terminal.
  • the integrating capacitive element C 22 and the gain setting switch SW 22 is connected in series to each other, the input of the amplifier A 2 so that the gain setting switch SW 22 is connected to the input terminal side of the amplifier A 2 It is provided between the terminal and the output terminal.
  • the input terminal of the amplifier A 2, j-th column readout wiring L O and is connected to the j.
  • the reset control signal Reset is used to open and close the discharge switches SW 21 of the NA integration circuits S 1 to S NA corresponding to the pixel array 10A and the NB integration circuits S 1 to S NB corresponding to the pixel array 10B.
  • Gain setting switch SW 22 the gain setting signal Gain is provided passing through the gain setting wiring L G from the controlling section 6.
  • the gain setting signal Gain is used to open / close the gain setting switch SW 22 of each of the NA integration circuits S 1 to S NA corresponding to the pixel array 10A and the NB integration circuits S 1 to S NB corresponding to the pixel array 10B. The operation is instructed.
  • the integrating capacitive elements C 21 and C 22 and the gain setting switch SW 22 constitute a feedback capacitive unit having a variable capacitance value. That is, when the gain setting signal Gain is at low level the gain setting switch SW 22 is open, the capacitance value of the feedback capacitance section is equal to the capacitance value of the integrating capacitive element C 21. On the other hand, when the gain setting signal Gain is at a high level and the gain setting switch SW 22 is closed, the capacitance value of the feedback capacitance section is equal to the sum of the capacitance values of the integrating capacitive elements C 21 and C 22 .
  • the discharging switch SW 21 When the reset control signal Reset is at a high level, the discharging switch SW 21 is closed, the feedback capacitor unit is discharged, and the voltage value output from the integrating circuit S j is initialized. On the other hand, when the reset control signal Reset is at a low level, the discharge switch SW 21 is opened, the charge input to the input terminal is accumulated in the feedback capacitor unit, and the voltage value corresponding to the accumulated charge amount is an integration circuit. S j is output.
  • the holding circuit H j includes an input switch SW 31 , an output switch SW 32, and a holding capacitive element C 3 .
  • One end of the holding capacitive element C 3 is grounded.
  • the other end of the holding capacitive element C 3 is connected via an input switch SW 31 is connected to the output terminal of the integrating circuit S j, and is connected to the voltage output wiring L out via the output switch SW 32.
  • the input switch SW 31, is given holding control signal Hold passed through the holding wiring L H from the controlling section 6.
  • the holding control signal Hold is used to open / close the input switches SW 31 of the NA holding circuits H 1 to H NA corresponding to the pixel array 10A and the NB holding circuits H 1 to H NB corresponding to the pixel array 10B. Is a signal for instructing.
  • the output switch SW 32 is supplied with the j-th column selection control signal Hsel (j) from the control unit 6 through the j-th column selection wiring L H, j .
  • the j-th column selection control signal Hsel (j) is a signal for instructing the opening / closing operation of the output switch SW 32 of the holding circuit H j .
  • the holding circuit H j when the holding control signal Hold changes from the high level to the low level, the input switch SW 31 changes from the closed state to the open state, and the voltage value input to the input terminal at that time is held. It is held in the use capacitive element C 3. Further, when the j-th column selection control signal Hsel (j) is at a high level, the output switch SW 32 is closed, and the voltage value held in the holding capacitive element C 3 is supplied to the voltage output wiring L out . Is output.
  • the control unit 6 When the controller 6 outputs a voltage value corresponding to the received light intensity of each of the (k ⁇ i + 1) pixels P m, i to P m, k in the m-th row in the pixel array 10A (or 10B), the control unit 6 performs reset control. After instructing the signal Reset to open the discharge switch SW 21 of each of the (k ⁇ i + 1) integrating circuits S i to S k once after being closed, the pixel array is set by the m-th row selection control signal Vsel (m). 10A of the m-th row in (10B) (k-i + 1) pixels P m, instructs i ⁇ P m, k closes over respective readout switch SW 1 in a predetermined time period so.
  • the control unit 6 instructs the input switch SW 31 of each of the (k ⁇ i + 1) holding circuits H i to H k to change from the closed state to the open state by the holding control signal Hold. Then, after the predetermined period, the control unit 6 sets the output switch SW 32 of each of the (k ⁇ i + 1) holding circuits H i to H k by the column selection control signals Hsel (i) to Hsel (k). Instructs to close sequentially for a certain period. The control unit 6 sequentially performs the above control for each row.
  • control unit 6 controls the opening / closing operation of the read switch SW 1 of each of the pixels P 1, i to P M, k included in each pixel block of the pixel array 10A (10B), and the signal reading unit.
  • the voltage value holding operation and output operation in 21A to 21L are controlled.
  • the control unit 6 reads out the voltage value corresponding to the amount of charge generated in the photodiode PD of each of the M ⁇ (k ⁇ i + 1) pixels P 1, i to P M, k for each frame. Repeatedly output from the units 21A to 21L.
  • the gain setting switch SW 22 is closed.
  • FIG. 7 shows the operation of the pixel blocks included in the first to n-th columns (pixel array on the left side of the boundary line E shown in FIG. 3) of the pixel array 10A, and the signal output unit 20 corresponding to this pixel block. It is a timing chart explaining operation.
  • a reset control signal Reset for instructing an opening / closing operation of the discharge switch SW 21 of each of the integration circuits S i to S k
  • a pixel P in the first row in the pixel block in order from the top.
  • Reading of the charges generated in the photodiode PD of each of the (k ⁇ i + 1) pixels P 1, i to P 1, k in the first row and accumulated in the junction capacitance portion is performed as follows.
  • Each of the holding control signals Hold is at a low level.
  • the reset control signal Reset to be output to the reset wiring L R from the controlling section 6 becomes the high level, thereby, (k-i + 1) pieces of the integrating circuits S i ⁇ S k
  • the discharging switch SW 21 is closed, and the integrating capacitive elements C 21 and C 22 are discharged.
  • the first row selecting control output from the control unit 6 to the first row selecting wiring L V, 1 signal Vsel (1) a high level
  • the readout switch SW 1 of each of the (k ⁇ i + 1) pixels P 1, i to P 1, k in the first row in the pixel block is closed.
  • the readout switch SW 1 of each pixel P 1, j in the first row is closed, and the discharge switch SW 21 of each integration circuit S j is open. Therefore, the charges generated so far in the photodiode PD of the pixel P 1, j and accumulated in the junction capacitance portion are the readout switch SW 1 and the j-th column readout wiring L O of the pixel P 1, j. , J and transferred to the integrating capacitive elements C 21 and C 22 of the integrating circuit S j and stored. Then, a voltage value corresponding to the amount of charges accumulated in the integrating capacitive element C 21, C 22 of each integrating circuit S j is output from the output terminal of the integrating circuit S j.
  • the holding control signal Hold changes from the high level to the low level, so that each of the (k ⁇ i + 1) holding circuits H i to H k
  • the switch SW 31 changes from the closed state to the open state, and at this time, the voltage value output from the output terminal of the integrating circuit S j and input to the input terminal of the holding circuit H j is held in the holding capacitive element C 3.
  • the column selection control signals Hsel (i) to Hsel (k) output from the control unit 6 to the column selection wirings L H, i to L H, k are Hsel.
  • the column selection control signals Hsel (i) to Hsel (k) output from the control unit 6 to the column selection wirings L H, i to L H, k are Hsel.
  • the SW 32 is closed in reverse order for a certain period, and the voltage value held in the holding capacitive element C 3 of each holding circuit H j is output in reverse order to the voltage output wiring L out via the output switch SW 32.
  • the voltage value V out output to the voltage output wiring L out represents the received light intensity in the photodiode PD of each of the (k ⁇ i + 1) pixels P 1, i to P 1, k in the first row. is there.
  • the voltage value output in reverse order from each of the (k ⁇ i + 1) holding circuits H i to H k is input to one of the A / D converters 22A to 22L, and converted into a digital value corresponding to the input voltage value. Converted.
  • the second row selection control signal Vsel (2) a high level output from the control section 6 to the second row selecting wiring L V, 2 Accordingly, the readout switch SW 1 of each of the (k ⁇ i + 1) pixels P 2, i to P 2, k in the second row in the pixel block is closed.
  • the column selection control signals Hsel (i) to Hsel (k) output from the control unit 6 to the column selection wirings L H, i to L H, k are Hsel (
  • the output switch SW 32 of each of the (k ⁇ i + 1) holding circuits H i to H k is closed in a reverse order for a fixed period.
  • the voltage value V out indicating the light reception intensity in the photodiode PD of each of the (k ⁇ i + 1) pixels P 2, i to P 2, k in the second row is output to the voltage output wiring L out . Is done.
  • a voltage value output in reverse order from each of the (k ⁇ i + 1) holding circuits H i to H k is input to one of the A / D converters 22A to 22L, and a digital value corresponding to the input voltage value Is converted to
  • FIG. 8 shows pixel blocks included in the (n + 1) th to NAth columns of the pixel array 10A and the first to NBth columns (pixel array on the right side of the boundary line E shown in FIG. 3) of the pixel array 10B.
  • 6 is a timing chart for explaining the operation of the signal output unit 20 corresponding to the pixel block.
  • (a) reset control signal Reset (b) first row selection control signal Vsel (1), (c) second row selection control signal Vsel (2), and (d) held.
  • a control signal Hold is shown. The operations of these signals are the same as those shown in FIGS.
  • the charge generated in the photodiode PD of each of the (k ⁇ i + 1) pixels P 1, i to P 1, k in the first row and stored in the junction capacitance portion is read, and held in each holding circuit H j .
  • the column selection control signal Hsel (i) ⁇ that is output from the control unit 6 to the column selection wirings L H, i to L H, k.
  • Hsel (k) starts from Hsel (i) and becomes high level for a certain period in the normal order (that is, in the order in which the column numbers are in ascending order), whereby (k ⁇ i + 1) holding circuits H i to The output switch SW 32 of each of the H k is closed in a positive order for a certain period, and the voltage value held in the holding capacitive element C 3 of each holding circuit H j is passed through the output switch SW 32 and the voltage output wiring L Output to out in normal order.
  • the voltage value output in the normal order from each of the (k ⁇ i + 1) holding circuits H i to H k is input to one of the A / D converters 22A to 22L, and a digital value corresponding to the input voltage value Is converted to
  • the column selection control signal Hsel (which is output from the control unit 6 to the column selection wirings L H, i to L H, k i) to Hsel (k) start from Hsel (i) and become high level for a certain period in the forward order, whereby the output switch SW 32 of each of the (k ⁇ i + 1) holding circuits H i to H k Close in a regular order for a certain period.
  • the voltage value V out indicating the light reception intensity in the photodiode PD of each of the (k ⁇ i + 1) pixels P 2, i to P 2, k in the second row is output to the voltage output wiring L out . Is done.
  • the voltage value output in the normal order from each of the (k ⁇ i + 1) holding circuits H i to H k is input to one of the A / D converters 22A to 22L, and the digital value corresponding to the input voltage value is obtained. Converted to a value.
  • the same operation is performed from the third row to the M-th row to represent an image obtained by one imaging.
  • Frame data is obtained.
  • the same operation is performed again in the range from the first row to the Mth row, and frame data representing the next image is obtained.
  • the voltage value Vout representing the two-dimensional intensity distribution of the light image received by the pixel block is output to the voltage output wiring Lout , and the frame data is repeatedly generated. Is obtained.
  • FIG. 9 shows the input of the FIFO data buffers 23A to 23F provided corresponding to the pixel blocks included in the first to nth columns (pixel array on the left side of the boundary line E shown in FIG. 3) of the pixel array 10A. It is a timing chart explaining output operation.
  • (a) timing at which digital values are written from the A / D converters 22A to 22F to the FIFO data buffers 23A to 23F, and (b) digital values stored in the FIFO data buffer 23A are read out.
  • the digital value writing operation from the A / D converters 22A to 22F to the FIFO data buffers 23A to 23F is performed in parallel in each of the FIFO data buffers 23A to 23F.
  • the timing at which the operation of writing the digital values corresponding to the m-th row among the first to M-th rows constituting the pixel arrays 10A and 10B to the FIFO data buffers 23A to 23F is started (time t 30 in the figure).
  • the digital value corresponding to the previous (m ⁇ 1) th row starts to be read out from the FIFO data buffers 23A to 23F via the data bus DB (see FIG. 3) at substantially the same timing as (1).
  • the digital values stored in the FIFO data buffers 23A to 23F are read out in the reverse order of the column numbers of the pixel arrays 10A and 10B from the FIFO data buffer 23F to the FIFO data buffer 23A.
  • the read operation from the FIFO data buffer 23F (FIG. 9 (g))
  • the read operation from the FIFO data buffer 23E is started (FIG. 9 (f))
  • the read from the FIFO data buffer 23E is started.
  • a read operation from the FIFO data buffer 23D is started (FIG. 9 (e)).
  • a digital operation is performed from each FIFO data buffer. Values are read in this order.
  • the voltage value for each column held in each of the signal reading units 21A to 21F is output to the corresponding A / D converters 22A to 22F in the reverse order of the column numbers.
  • the digital values output from the A / D converters 22A to 22F are simultaneously written in the FIFO data buffers 23A to 23F in parallel and are read in this order when the digital values are read out via the data bus DB. (Ie in reverse order of column number). Therefore, by starting reading from the FIFO data buffer 23F as described above, the signal output unit 20 outputs the digital values corresponding to the respective columns from the first column to the n-th column of the pixel array 10A from the n-th column. Starting from the first column to the first column, the column numbers are output in reverse order.
  • the FIFO data buffers 23A to 23F output the digital value corresponding to the (m ⁇ 1) th row to the data bus DB in this way, and then correspond to the mth row inputted in parallel with the output operation of the digital value.
  • the digital value to be processed is substantially the same as time t 31 in the figure (timing at which the operation of writing the digital value corresponding to the (m + 1) th row to the FIFO data buffers 23A to 23F) and the (m ⁇ 1) th row.
  • the frame data is output to the data bus DB.
  • the same operation is performed again in the range from the first row to the Mth row, and frame data representing the next image is output.
  • FIG. 10 shows pixel blocks included in the (n + 1) th to NAth columns of the pixel array 10A and the first to NBth columns (pixel array on the right side of the boundary line E shown in FIG. 3) of the pixel array 10B.
  • 14 is a timing chart for explaining input / output operations of correspondingly provided FIFO data buffers 23G to 23L.
  • (a) timing at which digital values are written from the A / D converters 22G to 22L to the FIFO data buffers 23G to 23L, and (b) digital values stored in the FIFO data buffer 23G are read out.
  • the digital value writing operation from the A / D converters 22G to 22L to the FIFO data buffers 23G to 23L is performed in parallel in each of the FIFO data buffers 23G to 23L.
  • the timing at which the operation of writing the digital values corresponding to the m-th row among the first to M-th rows constituting the pixel arrays 10A and 10B to the FIFO data buffers 23G to 23L is started (time t 30 in the figure).
  • the digital value corresponding to the previous (m ⁇ 1) th row starts to be read out from the FIFO data buffers 23G to 23L via the data bus DB (see FIG. 3) at almost the same timing as ().
  • the digital values stored in the FIFO data buffers 23G to 23L are read in the normal order with respect to the column numbers of the pixel arrays 10A and 10B from the FIFO data buffer 23G to the FIFO data buffer 23L.
  • the read operation from the FIFO data buffer 23G (FIG. 10B) is completed
  • the read operation from the FIFO data buffer 23H is started (FIG. 10C)
  • the read from the FIFO data buffer 23H is performed.
  • a read operation from the FIFO data buffer 23I is started (FIG. 10 (d)).
  • the data is digitally read from each FIFO data buffer. Values are read in this order.
  • the voltage value for each column held in each of the signal reading units 21G to 21L is output to the corresponding A / D converters 22G to 22L in the normal order with respect to the column numbers.
  • the digital values output from the A / D converters 22G to 22L are simultaneously written into the FIFO data buffers 23G to 23L in parallel, and are also read in this order when the digital values are read out via the data bus DB. (Ie, in normal order with respect to column number). Therefore, by starting reading from the FIFO data buffer 23G as described above, the signal output unit 20 starts from the (n + 1) th column of the pixel array 10A through the NA column and the first column of the pixel array 10B to the NBth. The digital values corresponding to the columns up to the column are output in the normal order, that is, in the reverse order to the output order of the digital values corresponding to the first to nth columns of the pixel array 10A.
  • the FIFO data buffers 23G to 23L output the digital value corresponding to the (m ⁇ 1) th row to the data bus DB in this way, and then correspond to the mth row inputted in parallel with the output operation of the digital value.
  • the digital value to be processed is substantially the same as time t 31 in the figure (timing at which the operation of writing the digital value corresponding to the (m + 1) th row to the FIFO data buffers 23G to 23L) and the (m ⁇ 1) th row Are output to the data bus DB in the same order as when the digital values corresponding to are output.
  • the frame data is output to the data bus DB.
  • the same operation is performed again in the range from the first row to the Mth row, and frame data representing the next image is output.
  • the size required for the pixel array of the solid-state imaging device varies depending on the imaging application. For example, in cephalometric imaging in dental diagnosis, the pixel array of the solid-state imaging device is 22 cm or longer. Is required. In cephalometric imaging, the positional relationship between the patient's skull and the maxilla and mandible is grasped, and information such as which part is extracted or whether the patient's orthodontic treatment is easy or difficult is obtained. This is because the vertical width of the array needs to cover almost the entire head of an adult.
  • a dead area C occurs at the boundary portion (joint) between the pixel arrays as shown in FIG.
  • the two pixel arrays 110A and 110B are tiled in the vertical direction and imaged while being translated in the horizontal direction.
  • the vertical widths of 110B are equal to each other, the boundary between the pixel array 110A and the pixel array 110B passes through the ear of the subject A as shown in FIG.
  • areas FA and FB shown in the figure indicate imaging ranges by the pixel arrays 110A and 110B, respectively.
  • FIG. 12A is a diagram illustrating a state in which a plurality of pixel arrays 120A having a wide width in the longitudinal direction and a plurality of pixel arrays 120B having a narrow width in the longitudinal direction are impositioned on the silicon wafer W.
  • FIG. 12B is a diagram showing a state in which a plurality of pixel arrays 110 having the same width in the longitudinal direction are impositioned on the silicon wafer W.
  • a plurality of pixel arrays 120A having a longer width in the longitudinal direction and a plurality of narrower widths in the longitudinal direction than imposing a plurality of pixel arrays 110 having the same width in the longitudinal direction.
  • the imposition in combination with the pixel array 120B reduces the useless portion of the silicon wafer W and allows the pixel array to be extracted more efficiently.
  • the longitudinal direction of the pixel array of each substrate is When the widths are different from each other, the number of columns of the pixel array on each substrate is different from each other, resulting in the problem described below.
  • FIGS. 13A to 13H are timings showing examples of timings at which digital values are output from the eight FIFO data buffers (1) to (8) respectively corresponding to the eight pixel blocks of one pixel array.
  • FIGS. 13 (i) to (l) are timing charts at which digital values are output from the four FIFO data buffers (9) to (12) respectively corresponding to the four pixel blocks of the other pixel array. It is a timing chart which shows an example.
  • the FIFO data buffers (1) to (8) corresponding to the pixel array formed on one substrate constitute one output port Pa1, and the FIFO data corresponding to the pixel array formed on the other substrate.
  • another output port Pa2 is configured by the buffers (9) to (12). In such a configuration, digital values are output in parallel from the output ports Pa1 and Pa2. At this time, the time required to complete the output of all the digital values differs between the output ports Pa1 and Pa2. In the example shown in FIG.
  • Such a problem makes the number of columns of the pixel array (number of FIFO data buffers) included in one output port close to the number of columns of the pixel array (number of FIFO data buffers) included in the other output port. (Preferably equal). For example, as shown in FIG. 14, six FIFO data buffers (1) to (6) are allocated to one output port Pb1, and the same number of FIFO data buffers (7) to (12) are allocated to the other output port. By assigning to Pb2, the time required to finish outputting all digital values can be made equal for each of the output ports Pb1 and Pb2. In the example shown in FIG.
  • the FIFO data buffers 23A to 23L of the signal output unit 20 send a digital value corresponding to the amount of charge generated in each pixel P to the data bus DB.
  • the output operation is divided at the column (n-th column) between the first column and the NA-th column of the pixel array 10A having a large number of columns, and the digital value is output in parallel.
  • the number of columns in one region (the region on the left side of the boundary line E in FIG. 3) and the number of columns in the other region (the region on the right side of the boundary line E in FIG. 3) are the same or close to each other It can be the number of columns.
  • digital values are output from the first column to the NA column of the pixel array 10A, and in parallel, the first column to the NB column of the pixel array 10B.
  • the waiting time in the output operation can be made close to zero, and the time required for imaging one frame can be effectively shortened.
  • the number of columns from the first column to the n-th column in the pixel array 10A is the number of columns from the (n + 1) -th column to the NA-th column in the pixel array 10A and the first to NB-th columns in the pixel array 10B.
  • This is particularly noticeable when it is equal to the sum of the number of columns. That is, the number of columns in one region (region on the left side of the boundary line E in FIG. 3) divided by the nth column and the number of columns in the other region (region on the right side of the boundary line E in FIG. 3) Since the waiting time in the digital value output operation becomes substantially zero, the time required for imaging one frame can be more effectively shortened.
  • one or a plurality of continuous columns including the first column of the pixel array 10A and one or a plurality of continuous columns including the NB column of the pixel array 10B are X
  • the insensitive area is shielded from incident X-rays by the line shielding member 5 (see, for example, FIG. 4B).
  • the digital values corresponding to the pixels included in the insensitive area are invalid data not related to the X-ray image.
  • the output order of the digital values in one region (region on the left side of the boundary line E in FIG. 3) divided by the nth column is
  • the output order of the digital values in the other region (region on the right side of the boundary line E in FIG. 3) is opposite to each other (FIGS. 7 (e) to (i) and FIGS. 8 (e) to (i)).
  • the digital values corresponding to the columns from the (n + 1) th column to the NB column through the NA column and the first column of the pixel array 10B are reversed from the first column to the nth column of the pixel array 10A. Output sequentially in order.
  • FIG. 15 is a timing chart showing the output order of such digital values from the FIFO data buffers 23A to 23L.
  • FIGS. 15A to 15F show output timings in the FIFO data buffers 23A to 23F and correspond to FIGS. 9B to 9G.
  • FIGS. 15G to 15L show output timings in the FIFO data buffers 23G to 23L, and correspond to FIGS. 10B to 10G.
  • the FIFO data buffers 23A and 23L read
  • the output operation of the output ports Pc1 and Pc2 is completed. Since the signal output unit 20 outputs digital values in this order, the output timings of the invalid data Q1 and Q2 from the output ports Pc1 and Pc2 can be made to coincide with each other. Real-time processing can be easily performed.
  • the pixel arrays 10A and 10B are tiled by juxtaposing the semiconductor substrates 3A and 3B.
  • a tiling method for example, the following is possible. is there.
  • the semiconductor substrates 3A and 3B on which film-like scintillators 4A and 4B are respectively deposited are arranged adjacent to each other on the same plane.
  • the scintillators 4A and 4B slightly wrap around the side surfaces (edges) of the semiconductor substrates 3A and 3B, the width of the dead area C is changed from the pixel P located at the end of each of the pixel arrays 10A and 10B to the semiconductor substrates 3A and 3B.
  • 3B is determined by the distances to the respective edges of the 3B, the thicknesses of the portions of the scintillators 4A and 4B that have wrapped around the edges of the semiconductor substrates 3A and 3B, and the clearance (clearance) secured between the semiconductor substrates 3A and 3B Is done.
  • FIG. 16B shows a system in which the semiconductor substrates 3A and 3B are arranged adjacent to each other on the same plane as in FIG. 16A, but the scintillator 4A is disposed after the semiconductor substrates 3A and 3B are juxtaposed. , 4B are different from the method shown in FIG. In the method shown in FIG. 16B, since the scintillators 4A and 4B are deposited after the semiconductor substrates 3A and 3B are arranged, compared with the method shown in FIG. 16A, the edge of the semiconductor substrates 3A and 3B is reached. The width of the dead area C can be reduced by the amount that the scintillators 4A and 4B do not wrap around.
  • FIG. 16C shows a method in which the semiconductor substrates 3A and 3B are arranged so that the end of the semiconductor substrate 3B overlaps the end of the semiconductor substrate 3A.
  • the semiconductor substrates 3A and 3B are preferably arranged so that the horizontal positions of one ends of the pixel arrays 10A and 10B of the semiconductor substrates 3A and 3B coincide with each other. Thereby, the dead area C can be made very narrow.
  • the signal output unit 20 sequentially outputs the digital values corresponding to the first to nth columns of the pixel array 10A in reverse order, and the (n + 1) th column of the pixel array 10A.
  • the signal output unit 20 sequentially outputs the digital values corresponding to the first to nth columns of the pixel array 10A in reverse order, and the (n + 1) th column of the pixel array 10A.
  • To the NB column of the pixel array 10B digital values corresponding to each column are sequentially output in the normal order.
  • the output order of the digital values corresponding to each column of the pixel arrays 10A and 10B is not limited to this, and the digital values corresponding to the respective columns from the first column to the nth column of the pixel array 10A are sequentially output in the normal order.
  • digital values corresponding to the respective columns from the (n + 1) th column of the pixel array 10A to the NB column of the pixel array 10B may be sequentially output in reverse order.
  • the head of the data of the invalid data Q1, Q2 each row together the output timing shown in FIG. 15 (immediately after time t 60)
  • the invalid data Q1, Q2 outputs of from the output ports Pc1, Pc2 Since the timings coincide with each other, the effect of the solid-state imaging device of the present invention can be suitably obtained.
  • the data from each output port is described to flow simultaneously on one data bus. However, a separate data bus may be provided for each output port, and each data port is connected to each output port. Two data buses may be provided in parallel.
  • the solid-state imaging device is a solid-state imaging device that generates image data corresponding to an incident X-ray image, and includes M ⁇ NA pieces of photodiodes (M and NA are integers of 2 or more). ) Pixels having a first pixel arrangement in which pixels are arranged two-dimensionally in M rows and NA columns, and M ⁇ NB pixels (NB is an integer of 2 or more smaller than NA) each including a photodiode.
  • the first column having a second pixel array in which the first column is arranged along the NA column of the first pixel array, and the first and first 2 arranged in each column of the pixel array, and connected to the photodiodes included in the pixels of the corresponding column via (NA + NB) readout wirings and the readout wirings.
  • the voltage value corresponding to the amount of charge A signal output unit that converts the output voltage value into a digital value by one or a plurality of analog / digital converters and outputs it, and generates scintillation light according to incident X-rays to convert an X-ray image into an optical image And a scintillator for outputting the optical image to the first and second pixel arrays, and one or a plurality of consecutive columns including the first column of the first pixel array, and the NB of the second pixel array One or a plurality of consecutive columns including the column is a dead region shielded from incident X-rays, and the signal output unit includes the first to nth columns (2 ⁇ n ⁇ NA) of the first pixel array.
  • the digital values corresponding to each column are sequentially output from the first column to the nth column, or from the nth column to the first column, and in parallel with the output, From the (n + 1) th column of the one pixel array to the NAth column and the second pixel array.
  • the digital value corresponding to each column to the NB columns via a column, and using the configuration for sequentially outputs with a reverse order of the first column to the n-th column of the first pixel array.
  • the number of columns from the first column to the n-th column in the first pixel array is equal to the number of columns from the (n + 1) -th column to the NA-th column in the first pixel array. It may be configured to be equal to the sum of the number of columns of the first column to the NB column in the array. That is, by equalizing the number of columns in one region divided by the nth column and the number of columns in the other region, the waiting time in the digital value output operation becomes almost zero, which is necessary for imaging one frame. Time can be shortened more effectively.
  • the present invention can be used as a solid-state imaging device that shortens the time required to capture one frame in a solid-state imaging device having a configuration in which pixel arrays formed on two substrates are tiled in the row direction. is there.
  • SYMBOLS 1 Solid-state imaging device, 2 ... Base material, 3A, 3B ... Semiconductor substrate, 4A, 4B ... Scintillator, 5 ... X-ray shielding member, 6 ... Control part, 10A, 10B ... Pixel arrangement, 20 ... Signal output part, 21A 21L ... Signal reading unit, 22A-22L ... A / D converter, 23A-23L ... FIFO data buffer, 30A, 30B ... Scanning shift register, 31A, 31B ... Reading shift register, 100 ... X-ray imaging system, 104 ... pivot arm, 106 ... X-ray generator, 113 ... slide mechanism, A ... subject, A 2 ... amplifier, B ...

Abstract

　固体撮像装置１は、画素がＭ行ＮＡ列に配列されて成る画素配列１０Ａを有する半導体基板３Ａと、画素がＭ行ＮＢ列に配列されて成り、その第１列が画素配列１０Ａの第ＮＡ列に沿って配置された画素配列１０Ｂを有する半導体基板３Ｂと、信号出力部２０とを備える。信号出力部２０は、画素配列１０Ａの第１列から第ｎ列（２≦ｎ＜ＮＡ）までの各列に対応するディジタル値を、第ｎ列から第１列まで順次に出力するとともに、該出力と並行して、画素配列１０Ａの第（ｎ＋１）列から画素配列１０Ｂの第ＮＢ列までの各列に対応するディジタル値を、画素配列１０Ａの第１列ないし第ｎ列とは逆の順序で順次に出力する。これにより、二枚の基板上に形成された各画素配列が行方向にタイリングされた構成を備える固体撮像装置において、一フレームの撮像に要する時間が短縮される。

Description

固体撮像装置
　本発明は、入射したＸ線像に応じた画像データを生成する固体撮像装置に関するものである。
　Ｘ線撮影技術において、近年、Ｘ線感光フィルムに代えて、固体撮像素子を使用したＸ線撮像システムが広く用いられるようになってきた。こうしたＸ線撮像システムは、Ｘ線感光フィルムのように現像の必要がなく、リアルタイムにＸ線画像を確認することができるなど利便性が高く、データの保存性や取扱いの容易性の面でも優位な点を有する。例えば、歯科の診断におけるＸ線撮影においても、パノラマ、セファロ、ＣＴといった各種の撮像モードにおいてこのようなＸ線撮像システムが普及しつつある。一例として、特許文献１に開示された歯科用Ｘ線撮影装置は、Ｘ線源から出力されて被写体を透過したＸ線を、ＣＣＤ方式を備えるＸ線検出素子により撮像する。
　また、このようなＸ線撮像システムに用いられる固体撮像装置としては、ＣＭＯＳ技術を用いたものが知られており、その中でもパッシブピクセルセンサ（ＰＰＳ： Passive Pixel Sensor）方式のものが知られている。ＰＰＳ方式の固体撮像装置は、入射光強度に応じた量の電荷を発生するフォトダイオードを含むＰＰＳ型の画素がＭ行Ｎ列に２次元配列された画素配列を備え、各画素において光入射に応じてフォトダイオードで発生した電荷を積分回路において電圧値に変換し、更にこの電圧値をディジタル値に変換して出力するものである。
　一般に、各列のＭ個の画素それぞれの出力端は、その列に対応して設けられている読出用配線を介して、その列に対応して設けられている積分回路の入力端と接続されている。そして、各画素のフォトダイオードで発生した電荷は、第１行から第Ｍ行まで順次に行毎に、当該列に対応する読出用配線を通って積分回路に入力され、その積分回路から電荷量に応じた電圧値が第１列から第Ｎ列まで順次にアナログ／ディジタル変換器に入力される。
特開２００４－２０８７５４号公報
　上述したＸ線撮像システムにおいて、固体撮像装置の画素配列に要求される大きさはその撮像用途により様々であるが、例えば歯科の診断におけるＸ線撮影では、セファロ撮影において画素配列の長手方向の幅が２２ｃｍ以上といった長尺の固体撮像装置が要求される。このような長尺の固体撮像装置が要求されると、該固体撮像装置の生産に用いられる半導体ウェハの直径によっては、単一の基板上に該固体撮像装置を作製することが困難な場合がある。このような場合、固体撮像装置に要求される寸法より短い二枚の基板を長尺方向に並べ、それぞれの画素配列を合わせて一つの固体撮像装置として使用（いわゆるタイリング）することによって、要求寸法を満足することができる。
　しかしながら、基板の端部と、この基板上に作製される画素配列の端部との間の隙間をなくすことは製造上困難なので、二枚の基板を並べて使用する場合、これらの画素配列同士の境界部分（継ぎ目）にはＸ線像が撮像されない領域（デッドエリア）が生じてしまう。撮像用途によっては、このようなデッドエリアの位置に制限がある場合がある。例えば、歯科のセファロ撮影においては、固体撮像装置の長尺方向を上下方向（鉛直方向）と一致させた状態で固体撮像装置を横方向（水平方向）に移動させながら撮像を行うが、Ｘ線像の中心付近に顎関節が存在する為、タイリングされた画素配列全体の中心付近にデッドエリアが存在すると、診断上重要な部分の画像データが欠損するおそれがある。したがって、このような場合には、二枚の基板における画素配列それぞれの長尺方向の幅を互いに異ならせることにより、デッドエリアの位置を中心付近から外すことが必要になる。
　ここで、上述したＰＰＳ方式の固体撮像装置を構成する二枚の基板をそれぞれの画素配列の行方向に並置した場合、各基板の画素配列の長尺方向の幅が互いに異なると、各基板の画素配列の列数が互いに異なることとなり、次の問題が生じる。すなわち、ＰＰＳ方式の固体撮像装置では各画素のフォトダイオードで発生した電荷が各列毎に電圧値に変換され、更にディジタル値に変換されるが、そのディジタル値を二枚の基板から並行して出力すると、全ての列のディジタル値を出力し終えるまでに要する時間が各基板で異なり、列数の多い方の基板からディジタル値を出力し終えるまでの間、列数の少ない方の基板は待ち状態とならざるを得ず、一フレームの撮像に要する時間が長くなってしまう。
　本発明は、上記問題点を解消する為になされたものであり、二枚の基板上に形成された各画素配列が行方向にタイリングされた構成を備える固体撮像装置において、一フレームの撮像に要する時間を短縮することを目的とする。
　本発明に係る固体撮像装置は、入射したＸ線像に応じた画像データを生成する固体撮像装置であって、フォトダイオードを各々含むＭ×ＮＡ個（Ｍ及びＮＡは２以上の整数）の画素がＭ行ＮＡ列に２次元配列されて成る第１の画素配列を有する第１の基板と、フォトダイオードを各々含むＭ×ＮＢ個（ＮＢはＮＡより小さい２以上の整数）の画素がＭ行ＮＢ列に２次元配列されて成り、その第１列が第１の画素配列の第ＮＡ列に沿って配置された第２の画素配列を有する第２の基板と、第１及び第２の画素配列の各列毎に配設され、対応する列の画素に含まれるフォトダイオードと読出用スイッチを介して接続された（ＮＡ＋ＮＢ）本の読出用配線と、読出用配線を経て入力された電荷の量に応じた電圧値を保持し、その保持した電圧値を一又は複数のアナログ／ディジタル変換器によりディジタル値に変換して出力する信号出力部と、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、該光像を第１及び第２の画素配列へ出力するシンチレータとを備え、第１の画素配列の第１列を含む一又は複数の連続した列、および第２の画素配列の第ＮＢ列を含む一又は複数の連続した列が、入射Ｘ線から遮蔽された不感領域となっており、信号出力部は、第１の画素配列の第１列から第ｎ列（２≦ｎ＜ＮＡ）までの各列に対応するディジタル値を、第１列から開始して第ｎ列まで、或いは第ｎ列から開始して第１列まで順次に出力するとともに、該出力と並行して、第１の画素配列の第（ｎ＋１）列から、第ＮＡ列および第２の画素配列の第１列を経て第ＮＢ列までの各列に対応するディジタル値を、第１の画素配列の第１列ないし第ｎ列とは逆の順序でもって順次に出力することを特徴とする。
　本発明に係る固体撮像装置においては、第１の画素配列を有する第１の基板と、第１の画素配列より列数の少ない第２の画素配列を有する第２の基板とが、第１の画素配列の第ＮＡ列と第２の画素配列の第１列とが互いに沿うようにタイリングされている。すなわち、この固体撮像装置は、第１の画素配列の第１列から第ＮＡ列に第２の画素配列の第１列から第ＮＢ（＜ＮＡ）列を加えた（ＮＡ＋ＮＢ）列の画素配列を有している。
　そして、信号出力部は、ディジタル値をデータバス等へ出力する際、第１の画素配列の第ｎ列以前の各列（すなわち第１列から第ｎ列まで）に対応するディジタル値と、第（ｎ＋１）列以降の各列および第２の画素配列の第１列ないし第ＮＢ列（すなわち、第１の画素配列の第（ｎ＋１）列から、第ＮＡ列および第２の画素配列の第１列を経て第ＮＢ列まで）に対応するディジタル値とを並行して出力する。このように、列数が多い第１の画素配列の第１列と第ＮＡ列との間の列（第ｎ列）を境に出力動作を分割してディジタル値を並行して出力させることにより、分割された一方の領域の列数と他方の領域の列数とを互いに同じか或いは近い列数とすることができる。したがって、本発明に係る固体撮像装置によれば、例えば第１の画素配列の第１列ないし第ＮＡ列からディジタル値を出力させ、これと並行して第２の画素配列の第１列ないし第ＮＢ列からディジタル値を出力させる方式と比較して、出力動作における待ち時間をゼロに近づけることができ、一フレームの撮像に要する時間を効果的に短縮できる。
　また、本発明に係る固体撮像装置では、第１の画素配列の第１列を含む一又は複数の連続した列、および第２の画素配列の第ＮＢ列を含む一又は複数の連続した列が、入射Ｘ線から遮蔽された不感領域となっている。入射したＸ線像に応じた画像データを生成する固体撮像装置においては、画素配列の脇に配置されるシフトレジスタ等の回路部分をＸ線から保護する為、Ｘ線遮蔽部材によって画素配列の周囲が覆われることが多い。そして、Ｘ線遮蔽部材が画素配列の一部まで掛かると、上記した不感領域が画素配列に生じる。信号出力部から出力されるディジタル値のうち、この不感領域に含まれる画素と対応するディジタル値は、Ｘ線像とは関係のない無効データとなる。
　このような場合、第ｎ列を境に分割された一方の領域におけるディジタル値の出力順と、他方の領域におけるディジタル値の出力順とを同じ順序とすると、次のような不都合が生じる。すなわち、信号出力部から出力されたディジタル値はデータバス等を介して他の電子回路（ＣＰＵ等）へ送られるが、このとき、一方の領域では不感領域に相当するディジタル値（無効データ）が最初に出力され、他方の領域では無効データが最後に出力されることとなる。このように、ディジタル値の出力順序における無効データの位置が各領域で異なると、他の電子回路にてリアルタイム処理を行う際の障壁となりうる。
　このような課題を併せて解決するため、本発明に係る固体撮像装置では、第ｎ列を境に分割された一方の領域におけるディジタル値の出力順と他方の領域におけるディジタル値の出力順とが、互いに逆順となっている。すなわち、信号出力部は、第１の画素配列の第１列から第ｎ列までの各列に対応するディジタル値を、第１列から開始して第ｎ列まで、或いは第ｎ列から開始して第１列まで順次に出力するとともに、第１の画素配列の第（ｎ＋１）列から、第ＮＡ列および第２の画素配列の第１列を経て第ＮＢ列までの各列に対応するディジタル値を、第１の画素配列の第１列ないし第ｎ列とは逆の順序でもって順次に出力する。信号出力部がディジタル値をこのような順序でデータバス等へ出力することにより、ディジタル値の出力順序における無効データの位置を各領域で互いに一致させることができ、他の電子回路にてリアルタイム処理を容易に行うことができる。
　本発明によれば、二枚の基板上に形成された各画素配列が行方向にタイリングされた構成を備える固体撮像装置において、一フレームの撮像に要する時間を短縮することができる。
図１は、Ｘ線撮像システム１００の構成図である。 図２は、被写体Ａ（被検者の頭部）の上方から見て、固体撮像装置１及びＸ線発生装置１０６が被写体Ａに対して直線変位する様子を示す図である。 図３は、固体撮像装置１の平面図である。 図４は、（ａ）図３のIVa－IVa線に沿った固体撮像装置１の側断面図、及び（ｂ）図３のIVb－IVb線に沿った固体撮像装置１の側断面図である。 図５は、固体撮像装置１の内部構成を示す図であって、複数の信号読出部２１Ａ～２１Ｌのうち一つの信号読出部に対応する画素配列１０Ａ（１０Ｂ）の部分（画素ブロック）を代表して示している。 図６は、固体撮像装置１の上記画素ブロックに含まれる画素Ｐｍ，ｊ、積分回路Ｓｊおよび保持回路Ｈｊそれぞれの回路図である。 図７は、画素配列１０Ａの第１列～第ｎ列に含まれる画素ブロックの動作と、この画素ブロックに対応する信号出力部２０の動作とを説明するタイミングチャートである。 図８は、画素配列１０Ａの第（ｎ＋１）列～第ＮＡ列、および画素配列１０Ｂの第１列～第ＮＢ列に含まれる画素ブロックの動作と、この画素ブロックに対応する信号出力部２０の動作とを説明するタイミングチャートである。 図９は、画素配列１０Ａの第１列～第ｎ列に含まれる画素ブロックに対応して設けられたＦＩＦＯデータバッファ２３Ａ～２３Ｆの入出力動作を説明するタイミングチャートである。 図１０は、画素配列１０Ａの第（ｎ＋１）列～第ＮＡ列および画素配列１０Ｂの第１列～第ＮＢ列に含まれる画素ブロックに対応して設けられたＦＩＦＯデータバッファ２３Ｇ～２３Ｌの入出力動作を説明するタイミングチャートである。 図１１は、（ａ）二つの画素配列１１０Ａ，１１０Ｂが上下方向にタイリングされて水平方向に平行移動しながら撮像を行う様子を示す図、及び（ｂ）二つの画素配列１２０Ａ，１２０Ｂが上下方向にタイリングされて水平方向に平行移動しながら撮像を行う様子を示す図である。 図１２は、（ａ）シリコンウェハＷにおいて、長尺方向の幅が広い複数の画素配列１２０Ａおよび長尺方向の幅が狭い複数の画素配列１２０Ｂの面付けを行った様子を示す図、及び（ｂ）シリコンウェハＷにおいて長尺方向の幅が等しい複数の画素配列１１０の面付けを行った様子を示す図である。 図１３は、（ａ）～（ｈ）一方の画素配列の８つの画素ブロックにそれぞれ対応する８個のＦＩＦＯデータバッファ（１）～（８）からディジタル値が出力されるタイミングの一例を示すタイミングチャート、及び（ｉ）～（ｌ）他方の画素配列の４つの画素ブロックにそれぞれ対応する４個のＦＩＦＯデータバッファ（９）～（１２）からディジタル値が出力されるタイミングの一例を示すタイミングチャートである。 図１４は、（ａ）～（ｈ）一方の画素配列の８つの画素ブロックにそれぞれ対応する８個のＦＩＦＯデータバッファ（１）～（８）からディジタル値が出力されるタイミングの一例を示すタイミングチャート、及び（ｉ）～（ｌ）他方の画素配列の４つの画素ブロックにそれぞれ対応する４個のＦＩＦＯデータバッファ（９）～（１２）からディジタル値が出力されるタイミングの一例を示すタイミングチャートである。 図１５は、各ＦＩＦＯデータバッファ２３Ａ～２３Ｌからのディジタル値の出力順を示すタイミングチャートである。 図１６は、（ａ）膜状のシンチレータ４Ａ，４Ｂが表面にそれぞれ蒸着された半導体基板３Ａ，３Ｂを同一平面上で隣接させて並べる方式を示す図、（ｂ）同一平面上に半導体基板３Ａ，３Ｂを隣接させて並べ、半導体基板３Ａ，３Ｂが並置された後にシンチレータ４Ａ，４Ｂが一括して蒸着される方式を示す図、及び（ｃ）半導体基板３Ａの端部に半導体基板３Ｂの端部が重なるように半導体基板３Ａ，３Ｂを並べる方式を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本発明の一実施形態に係る固体撮像装置１を備えた医療用Ｘ線撮像システム１００の構成を示す図である。本実施形態のＸ線撮像システム１００は、主に歯科医療におけるパノラマ撮影、セファロ撮影、ＣＴ撮影といった撮像モードを備えており、被検者の顎部のＸ線像を撮像する。Ｘ線撮像システム１００は、固体撮像装置１とＸ線発生装置１０６とを備えており、Ｘ線発生装置１０６から出力されて被写体Ａ（すなわち被検者の顎部）を透過したＸ線を固体撮像装置１により撮像する。
　Ｘ線発生装置１０６は、被写体Ａに向けてＸ線を発生する。Ｘ線発生装置１０６から発生したＸ線の照射野は、一次スリット板１０６ｂによって制御される。Ｘ線発生装置１０６にはＸ線管が内蔵されており、そのＸ線管の管電圧、管電流および通電時間などの条件が調整されることによって、被写体ＡへのＸ線照射量が制御される。また、Ｘ線発生装置１０６は、一次スリット板１０６ｂの開口範囲が制御されることで、或る撮像モードのときに所定の拡がり角でＸ線を出力し、別の撮像モードではこの所定の拡がり角より狭い拡がり角でＸ線を出力することができる。
　固体撮像装置１は、２次元配列された複数の画素を有するＣＭＯＳ型の固体撮像装置であり、被写体Ａを通過したＸ線像を電気的な画像データＤに変換する。固体撮像装置１の前方には、Ｘ線入射領域を制限する二次スリット板１０７が設けられる。
　Ｘ線撮像システム１００は、旋回アーム１０４を更に備えている。旋回アーム１０４は、Ｘ線発生装置１０６と固体撮像装置１とを互いに対向させるように保持して、ＣＴ撮影やパノラマ撮影の際にこれらを被写体Ａの周りに旋回させる。また、セファロ撮影やリニア断層撮影の際には、固体撮像装置１及びＸ線発生装置１０６を被写体Ａに対して直線変位させるためのスライド機構１１３が設けられる。旋回アーム１０４は、回転テーブルを構成するアームモータ１０９によって駆動され、その回転角度が角度センサ１１２によって検出される。また、アームモータ１０９は、ＸＹテーブル１１４の可動部に搭載され、回転中心が水平面内で任意に調整される。
　固体撮像装置１から出力される画像データＤは、ＣＰＵ（中央処理装置）１２１にいったん取り込まれた後、フレームメモリ１２２に格納される。フレームメモリ１２２に格納された画像データから、所定の演算処理によって任意の断層面に沿った断層画像やパノラマ画像、セファロ画像等が再生される。再生されたこれらの画像は、ビデオメモリ１２４に出力され、ＤＡ変換器１２５によってアナログ信号に変換された後、ＣＲＴ（陰極線管）などの画像表示部１２６によって表示され、各種診断に供される。
　ＣＰＵ１２１には、信号処理に必要なワークメモリ１２３が接続され、さらにパネルスイッチやＸ線照射スイッチ等を備えた操作パネル１１９が接続されている。また、ＣＰＵ１２１は、アームモータ１０９を駆動するモータ駆動回路１１１、一次スリット板１０６ｂ及び二次スリット板１０７の開口範囲を制御するスリット制御回路１１５及び１１６、並びにＸ線発生装置１０６を制御するＸ線制御回路１１８にそれぞれ接続され、さらに、固体撮像装置１を駆動するためのクロック信号を出力する。Ｘ線制御回路１１８は、固体撮像装置１により撮像された信号に基づいて、被写体へのＸ線照射量を帰還制御する。
　図２は、被写体Ａ（被検者の頭部）の上方から見て、固体撮像装置１及びＸ線発生装置１０６が被写体Ａに対して直線変位する様子を示す図である。セファロ撮影の際、固体撮像装置１及びＸ線発生装置１０６は、スライド機構１１３によって、被写体Ａを挟んだ両側において互いに対向した状態を維持しつつ同一方向（図中の矢印Ｂ）に直線移動しながら、被写体ＡにＸ線を照射し、被写体Ａを通過したＸ線像の撮像を連続して行う。
　図３及び図４は、本実施形態における固体撮像装置１の構成を示す図である。図３は固体撮像装置１の平面図である。図４（ａ）は図３のIVa－IVa線に沿った固体撮像装置１の側断面図であり、図４（ｂ）は図３のIVb－IVb線に沿った固体撮像装置１の側断面図である。なお、図３及び図４には、理解を容易にするためＸＹＺ直交座標系を併せて示している。
　図３及び図４（ａ）に示すように、固体撮像装置１は半導体基板３Ａ（第１の基板）および半導体基板３Ｂ（第２の基板）を備えており、この二枚の半導体基板３Ａ，３Ｂによって一つの撮像領域が構成されている。固体撮像装置１の撮像領域に要求される大きさはその撮像用途により様々であるが、歯科の診断におけるＸ線撮影では、セファロ撮影において撮像領域の長手方向の幅が２２ｃｍ以上といった長尺のものが要求される。そこで、本実施形態のように、固体撮像装置１に要求される寸法より短い二枚の半導体基板３Ａ、３Ｂを長尺方向に並べ、それぞれの画素配列１０Ａ，１０Ｂを合わせて一つの撮像領域として使用（いわゆるタイリング）することによって、要求寸法を満足することができる。なお、このように二枚の半導体基板３Ａ、３Ｂを並べて使用する場合、これらの画素配列の境界部分（継ぎ目）にはＸ線像が撮像されない領域（デッドエリアＣ）が生じてしまう。これは、半導体基板３Ａ及び３Ｂそれぞれの端部と、これらの半導体基板３Ａ，３Ｂ上に作製される画素配列１０Ａ，１０Ｂそれぞれの端部との隙間をなくすことが製造上困難であることに因る。
　固体撮像装置１は、半導体基板３Ａの主面にそれぞれ作り込まれた画素配列１０Ａ（第１の画素配列）および走査シフトレジスタ３０Ａと、半導体基板３Ｂの主面にそれぞれ作り込まれた画素配列１０Ｂ（第２の画素配列）および走査シフトレジスタ３０Ｂとを備えている。また、固体撮像装置１は信号出力部２０を更に備えており、この信号出力部２０は、半導体基板３Ａの主面に作り込まれた複数の信号読出部２１Ａ～２１Ｈと、半導体基板３Ｂの主面に作り込まれた複数の信号読出部２１Ｉ～２１Ｌと、各信号読出部２１Ａ～２１Ｌに対応する複数のアナログ／ディジタル（Ａ／Ｄ）変換器２２Ａ～２２Ｌと、各Ａ／Ｄ変換器２２Ａ～２２Ｌに対応する複数のＦＩＦＯ（First-In-First-Out）データバッファ２３Ａ～２３Ｌとを有している。
　また、固体撮像装置１は、平板状の基材２、シンチレータ４Ａ，４ＢおよびＸ線遮蔽部材５を備えている。上述した半導体基板３Ａ，３Ｂは基材２に貼り付けられ、シンチレータ４Ａ及び４Ｂは半導体基板３Ａ上及び半導体基板３Ｂ上にそれぞれ配置されている。シンチレータ４Ａ及び４Ｂは、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像を画素配列１０Ａ及び１０Ｂへそれぞれ出力する。シンチレータ４Ａ，４Ｂは画素配列１０Ａ，１０Ｂを覆うようにそれぞれ設置されるか、或いは画素配列１０Ａ，１０Ｂ上に蒸着によりそれぞれ設けられる。Ｘ線遮蔽部材５は、Ｘ線の透過率が極めて低い鉛等の材料からなる。Ｘ線遮蔽部材５は、半導体基板３Ａ，３Ｂの周縁部、特に走査シフトレジスタ３０Ａ，３０Ｂ並びに信号読出部２１Ａ～２１Ｌが配置された領域を覆っており、走査シフトレジスタ３０Ａ，３０Ｂ並びに信号読出部２１Ａ～２１ＬへのＸ線の入射を防止する。
　画素配列１０Ａは、Ｍ×ＮＡ個の画素Ｐ（図４（ａ），（ｂ）を参照）がＭ行ＮＡ列に２次元配列されることにより構成されている。また、画素配列１０Ｂは、Ｍ×ＮＢ個の画素ＰがＭ行ＮＢ列に２次元配列されることにより構成されている。なお、図３において、列方向はＸ軸方向と一致し、行方向はＹ軸方向と一致する。Ｍ，ＮＡ，ＮＢそれぞれは２以上の整数であり、ＮＡ＞ＮＢを満たす。また、画素配列１０Ａ，１０Ｂにおける行方向の画素Ｐの数（ＮＡ＋ＮＢ）は、列方向の画素Ｐの数Ｍより多いことが好ましい。その場合、画素配列１０Ａ及び１０Ｂからなる撮像領域は、行方向（Ｙ軸方向）を長手方向とし、列方向（Ｘ軸方向）を短手方向とする長方形状を呈する。各画素Ｐは、例えば１００μｍピッチで配列されており、ＰＰＳ方式のものであって共通の構成を有している。
　ここで、図３において、画素配列１０Ａに含まれるＮＡ列のうち最も左端に位置する列（すなわちＹ座標が最も小さい列）を第１列とし、反対側の右端に位置する列を第ＮＡ列とする。また、同図において、画素配列１０Ｂに含まれるＮＢ列のうち最も左端に位置する列（Ｙ座標が最も小さい列）を第１列とし、反対側の右端に位置する列を第ＮＢ列とする。この場合、本実施形態では画素配列１０Ｂの第１列と画素配列１０Ａの第ＮＡ列とが互いに沿うように画素配列１０Ａ及び１０Ｂが配置される。
　また、画素配列１０Ａの第１列を含む一又は複数の連続した列はＸ線遮蔽部材５によって覆われていて、入射Ｘ線から遮蔽された不感領域となっている。すなわち、これらの列には光が入射せず電荷が発生しないので、撮像には寄与しない。同様に、画素配列１０Ｂの第ＮＢ列を含む一又は複数の連続した列もまたＸ線遮蔽部材５によって覆われており、不感領域となっている。したがって、画素配列１０Ａ，１０Ｂにおいては、Ｘ線遮蔽部材５によって覆われたこれらの画素列を除く他の画素列によって撮像の為の有効な領域が構成される。換言すれば、固体撮像装置１における有効撮像領域は、Ｘ線遮蔽部材５の開口５ａによって規定される。
　信号出力部２０は、各画素Ｐから出力された電荷の量に応じた電圧値を保持し、その保持した電圧値をディジタル値に変換してデータバスＤＢへ出力する。複数の信号読出部２１Ａ～２１Ｈは、一つの信号読出部につき画素配列１０Ａにおける二以上の画素列に対応して設けられており、対応する画素列の各画素Ｐから出力された電荷の量に応じた電圧値を保持し、この電圧値を対応するＡ／Ｄ変換器２２Ａ～２２Ｈへそれぞれ出力する。同様に、複数の信号読出部２１Ｉ～２１Ｌは、一つの信号読出部につき画素配列１０Ｂにおける二以上の画素列に対応して設けられており、対応する画素列の各画素Ｐから出力された電荷の量に応じた電圧値を保持し、この電圧値を対応するＡ／Ｄ変換器２２Ｉ～２２Ｌへそれぞれ出力する。このとき、走査シフトレジスタ３０Ａ及び３０Ｂは、各画素Ｐに蓄積された電荷が行毎に信号読出部２１Ａ～２１Ｌへ順次出力されるように各画素Ｐを制御する。
　複数のＡ／Ｄ変換器２２Ａ～２２Ｌは、対応する信号読出部２１Ａ～２１Ｌから出力された電圧値を入力し、その入力した電圧値（アナログ値）に対してＡ／Ｄ変換処理を施し、その入力電圧値に応じたディジタル値を生成する。複数のＡ／Ｄ変換器２２Ａ～２２Ｌは、生成したディジタル値を当該Ａ／Ｄ変換器２２Ａ～２２Ｌに対応するＦＩＦＯデータバッファ２３Ａ～２３Ｌへ出力する。
　複数のＦＩＦＯデータバッファ２３Ａ～２３Ｌは、画素配列１０Ａに含まれるＮＡ列、および画素配列１０Ｂに含まれるＮＢ列のそれぞれに対応する全てのディジタル値が揃った後、該ディジタル値をデータバスＤＢへ出力する。このとき、ＦＩＦＯデータバッファ２３Ａ～２３Ｆは、画素配列１０Ａの第１列から第ｎ列（２≦ｎ＜ＮＡ）までの各列に対応するディジタル値（図３の境界線Ｅより左側に配置された６個のＦＩＦＯデータバッファ２３Ａ～２３Ｆに格納されたディジタル値）を順次にデータバスＤＢへ出力する。そして、この出力動作と並行して、ＦＩＦＯデータバッファ２３Ｇ～２３Ｌは、画素配列１０Ａの第（ｎ＋１）列から、第ＮＡ列および画素配列１０Ｂの第１列を経て第ＮＢ列までの各列に対応するディジタル値（図３の境界線Ｅより右側に配置された６個のＦＩＦＯデータバッファ２３Ｇ～２３Ｌに格納されたディジタル値）を順次にデータバスＤＢへ出力する。すなわち、データバスＤＢを制御するＣＰＵ等の処理装置から見た場合、境界線Ｅより左側に配置された６個のＦＩＦＯデータバッファ２３Ａ～２３Ｆが一つの出力ポートを構成し、境界線Ｅより右側に配置された６個のＦＩＦＯデータバッファ２３Ｇ～２３Ｌが別の出力ポートを構成する。
　続いて、本実施形態に係る固体撮像装置１の詳細な構成について説明する。図５は、固体撮像装置１の内部構成を示す図であって、複数の信号読出部２１Ａ～２１Ｌのうち一つの信号読出部に対応する画素配列１０Ａ（１０Ｂ）の部分（画素ブロック）を代表して示している。画素配列１０Ａ（１０Ｂ）における当該画素ブロックは、画素Ｐ１，ｉ～ＰＭ，ｋがＭ行（ｋ－ｉ＋１）列に２次元配列されて成る。画素Ｐｍ，ｊは第ｍ行第ｊ列に位置する。ここで、ｉ，ｋは１以上の整数であり、１≦ｉ＜ｋ≦ＮＡ（またはＮＢ）を満たす。また、ｍは１以上Ｍ以下の各整数であり、ｊはｉ以上ｋ以下の各整数である。第ｍ行の（ｋ－ｉ＋１）個の画素Ｐｍ，ｉ～Ｐｍ，ｋそれぞれは、第ｍ行選択用配線ＬＶ，ｍにより走査シフトレジスタ３０Ａ（または３０Ｂ）と接続されている。なお、図５において、走査シフトレジスタ３０Ａ及び３０Ｂは制御部６に含まれている。第ｊ列のＭ個の画素Ｐ１，ｊ～ＰＭ，ｊそれぞれの出力端は、第ｊ列読出用配線ＬＯ，ｊにより、信号読出部２１Ａ～２１Ｌの積分回路Ｓｊと接続されている。
　信号読出部２１Ａ～２１Ｌのそれぞれは、（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋおよび（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋを含む。各積分回路Ｓｊは共通の構成を有している。また、各保持回路Ｈｊは共通の構成を有している。各積分回路Ｓｊは、読出用配線ＬＯ，ｊと接続された入力端を有し、この入力端に入力された電荷を蓄積して、その蓄積電荷量に応じた電圧値を出力端から保持回路Ｈｊへ出力する。（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋそれぞれは、リセット用配線ＬＲにより制御部６と接続され、また、ゲイン設定用配線ＬＧにより制御部６と接続されている。各保持回路Ｈｊは、積分回路Ｓｊの出力端と接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線Ｌｏｕｔへ出力する。（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれは、保持用配線ＬＨにより制御部６と接続されている。また、各保持回路Ｈｊは、第ｊ列選択用配線ＬＨ，ｊにより制御部６の読出シフトレジスタ３１Ａ（または３１Ｂ）と接続されている。
　Ａ／Ｄ変換器２２Ａ～２２Ｌは、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれから電圧出力用配線Ｌｏｕｔへ出力される電圧値を入力し、その入力した電圧値（アナログ値）に対してＡ／Ｄ変換処理を行い、その入力電圧値に応じたディジタル値をＦＩＦＯデータバッファ２３Ａ～２３Ｌへそれぞれ出力する。
　制御部６の走査シフトレジスタ３０Ａ（３０Ｂ）は、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を第ｍ行選択用配線ＬＶ，ｍへ出力して、この第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を第ｍ行の（ｋ－ｉ＋１）個の画素Ｐｍ，ｉ～Ｐｍ，ｋそれぞれに与える。Ｍ個の行選択制御信号Ｖｓｅｌ（１）～Ｖｓｅｌ（Ｍ）は順次に有意値とされる。また、制御部６の読出シフトレジスタ３１Ａ（３１Ｂ）は、第ｊ列選択制御信号Ｈｓｅｌ（ｊ）を第ｊ列選択用配線ＬＨ，ｊへ出力して、この第ｊ列選択制御信号Ｈｓｅｌ（ｊ）を保持回路Ｈｊに与える。（ｋ－ｉ＋１）個の列選択制御信号Ｈｓｅｌ（ｉ）～Ｈｓｅｌ（ｋ）も順次に有意値とされる。
　また、制御部６は、リセット制御信号Ｒｅｓｅｔをリセット用配線ＬＲへ出力して、このリセット制御信号Ｒｅｓｅｔを（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋそれぞれに与える。制御部６は、ゲイン設定信号Ｇａｉｎをゲイン設定用配線ＬＧへ出力して、このゲイン設定信号Ｇａｉｎを（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋそれぞれに与える。制御部６は、保持制御信号Ｈｏｌｄを保持用配線ＬＨへ出力して、この保持制御信号Ｈｏｌｄを（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれに与える。さらに、制御部６は、図示してはいないが、Ａ／Ｄ変換器２２Ａ～２２ＬにおけるＡ／Ｄ変換処理をも制御する。
　図６は、固体撮像装置１の上記画素ブロックに含まれる画素Ｐｍ，ｊ、積分回路Ｓｊおよび保持回路Ｈｊそれぞれの回路図である。ここでは、画素Ｐ１，ｉ～ＰＭ，ｋを代表して画素Ｐｍ，ｊの回路図を示し、（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋを代表して積分回路Ｓｊの回路図を示し、また、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋを代表して保持回路Ｈｊの回路図を示す。すなわち、第ｍ行第ｊ列の画素Ｐｍ，ｊおよび第ｊ列読出用配線ＬＯ，ｊに関連する回路部分を示す。
　画素Ｐｍ，ｊは、フォトダイオードＰＤおよび読出用スイッチＳＷ１を含む。フォトダイオードＰＤのアノード端子は接地され、フォトダイオードＰＤのカソード端子は読出用スイッチＳＷ１を介して第ｊ列読出用配線ＬＯ，ｊと接続されている。フォトダイオードＰＤは、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。読出用スイッチＳＷ１は、制御部６から第ｍ行選択用配線ＬＶ，ｍを通った第ｍ行選択制御信号Ｖｓｅｌ（ｍ）が与えられる。第ｍ行選択制御信号Ｖｓｅｌ（ｍ）は、画素配列１０Ａにおける第ｍ行のＮＡ個の画素Ｐｍ，１～Ｐｍ，ＮＡ、および画素配列１０Ｂにおける第ｍ行のＮＢ個の画素Ｐｍ，１～Ｐｍ，ＮＢそれぞれの読出用スイッチＳＷ１の開閉動作を指示するものである。
　この画素Ｐｍ，ｊでは、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）がローレベルであるときに読出用スイッチＳＷ１が開いて、フォトダイオードＰＤで発生した電荷は第ｊ列読出用配線ＬＯ，ｊへ出力されることなく接合容量部に蓄積される。一方、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）がハイレベルであるときに読出用スイッチＳＷ１が閉じて、それまでフォトダイオードＰＤで発生して接合容量部に蓄積されていた電荷は、読出用スイッチＳＷ１を経て第ｊ列読出用配線ＬＯ，ｊへ出力される。
　第ｊ列読出用配線ＬＯ，ｊは、画素配列１０Ａ（または１０Ｂ）における第ｊ列のＭ個の画素Ｐ１，ｊ～ＰＭ，ｊそれぞれの読出用スイッチＳＷ１と接続されている。第ｊ列読出用配線ＬＯ，ｊは、Ｍ個の画素Ｐ１，ｊ～ＰＭ，ｊのうちの何れかの画素のフォトダイオードＰＤで発生した電荷を、該画素の読出用スイッチＳＷ１を介して読み出して、積分回路Ｓｊへ転送する。
　積分回路Ｓｊは、アンプＡ２，積分用容量素子Ｃ２１，積分用容量素子Ｃ２２，放電用スイッチＳＷ２１およびゲイン設定用スイッチＳＷ２２を含む。積分用容量素子Ｃ２１および放電用スイッチＳＷ２１は、互いに並列的に接続されて、アンプＡ２の入力端子と出力端子との間に設けられている。また、積分用容量素子Ｃ２２およびゲイン設定用スイッチＳＷ２２は、互いに直列的に接続されて、ゲイン設定用スイッチＳＷ２２がアンプＡ２の入力端子側に接続されるようにアンプＡ２の入力端子と出力端子との間に設けられている。アンプＡ２の入力端子は、第ｊ列読出用配線ＬＯ，ｊと接続されている。
　放電用スイッチＳＷ２１には、制御部６からリセット用配線ＬＲを経たリセット制御信号Ｒｅｓｅｔが与えられる。リセット制御信号Ｒｅｓｅｔは、画素配列１０Ａに対応するＮＡ個の積分回路Ｓ１～ＳＮＡ、および画素配列１０Ｂに対応するＮＢ個の積分回路Ｓ１～ＳＮＢそれぞれの放電用スイッチＳＷ２１の開閉動作を指示するものである。ゲイン設定用スイッチＳＷ２２は、制御部６からゲイン設定用配線ＬＧを経たゲイン設定信号Ｇａｉｎが与えられる。ゲイン設定信号Ｇａｉｎは、画素配列１０Ａに対応するＮＡ個の積分回路Ｓ１～ＳＮＡ、および画素配列１０Ｂに対応するＮＢ個の積分回路Ｓ１～ＳＮＢそれぞれのゲイン設定用スイッチＳＷ２２の開閉動作を指示するものである。
　この積分回路Ｓｊでは、積分用容量素子Ｃ２１，Ｃ２２およびゲイン設定用スイッチＳＷ２２は、容量値が可変である帰還容量部を構成している。すなわち、ゲイン設定信号Ｇａｉｎがローレベルであってゲイン設定用スイッチＳＷ２２が開いているときには、帰還容量部の容量値は積分用容量素子Ｃ２１の容量値と等しい。一方、ゲイン設定信号Ｇａｉｎがハイレベルであってゲイン設定用スイッチＳＷ２２が閉じているときには、帰還容量部の容量値は、積分用容量素子Ｃ２１，Ｃ２２それぞれの容量値の和と等しい。リセット制御信号Ｒｅｓｅｔがハイレベルであるときに、放電用スイッチＳＷ２１が閉じて、帰還容量部が放電され、積分回路Ｓｊから出力される電圧値が初期化される。一方、リセット制御信号Ｒｅｓｅｔがローレベルであるときに、放電用スイッチＳＷ２１が開いて、入力端に入力された電荷が帰還容量部に蓄積され、その蓄積電荷量に応じた電圧値が積分回路Ｓｊから出力される。
　保持回路Ｈｊは、入力用スイッチＳＷ３１，出力用スイッチＳＷ３２および保持用容量素子Ｃ３を含む。保持用容量素子Ｃ３の一端は接地されている。保持用容量素子Ｃ３の他端は、入力用スイッチＳＷ３１を介して積分回路Ｓｊの出力端と接続され、出力用スイッチＳＷ３２を介して電圧出力用配線Ｌｏｕｔと接続されている。入力用スイッチＳＷ３１には、制御部６から保持用配線ＬＨを通った保持制御信号Ｈｏｌｄが与えられる。保持制御信号Ｈｏｌｄは、画素配列１０Ａに対応するＮＡ個の保持回路Ｈ１～ＨＮＡ、および画素配列１０Ｂに対応するＮＢ個の保持回路Ｈ１～ＨＮＢそれぞれの入力用スイッチＳＷ３１の開閉動作を指示する信号である。出力用スイッチＳＷ３２には、制御部６から第ｊ列選択用配線ＬＨ，ｊを通った第ｊ列選択制御信号Ｈｓｅｌ（ｊ）が与えられる。第ｊ列選択制御信号Ｈｓｅｌ（ｊ）は、保持回路Ｈｊの出力用スイッチＳＷ３２の開閉動作を指示する信号である。
　この保持回路Ｈｊでは、保持制御信号Ｈｏｌｄがハイレベルからローレベルに転じると、入力用スイッチＳＷ３１が閉状態から開状態に転じて、そのときに入力端に入力されている電圧値が保持用容量素子Ｃ３に保持される。また、第ｊ列選択制御信号Ｈｓｅｌ（ｊ）がハイレベルであるときに、出力用スイッチＳＷ３２が閉じて、保持用容量素子Ｃ３に保持されている電圧値が電圧出力用配線Ｌｏｕｔへ出力される。
　制御部６は、画素配列１０Ａ（または１０Ｂ）における第ｍ行の（ｋ－ｉ＋１）個の画素Ｐｍ，ｉ～Ｐｍ，ｋそれぞれの受光強度に応じた電圧値を出力するに際して、リセット制御信号Ｒｅｓｅｔにより、（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋそれぞれの放電用スイッチＳＷ２１を一旦閉じた後に開くよう指示した後、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）により、画素配列１０Ａ（１０Ｂ）における第ｍ行の（ｋ－ｉ＋１）個の画素Ｐｍ，ｉ～Ｐｍ，ｋそれぞれの読出用スイッチＳＷ１を所定期間に亘り閉じるよう指示する。制御部６は、その所定期間に、保持制御信号Ｈｏｌｄにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれの入力用スイッチＳＷ３１を閉状態から開状態に転じるよう指示する。そして、制御部６は、その所定期間の後に、列選択制御信号Ｈｓｅｌ（ｉ）～Ｈｓｅｌ（ｋ）により、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれの出力用スイッチＳＷ３２を順次に一定期間だけ閉じるよう指示する。制御部６は、以上のような制御を各行について順次に行う。
　このように、制御部６は、画素配列１０Ａ（１０Ｂ）の各画素ブロックに含まれる画素Ｐ１，ｉ～ＰＭ，ｋそれぞれの読出用スイッチＳＷ１の開閉動作を制御するとともに、信号読出部２１Ａ～２１Ｌにおける電圧値の保持動作および出力動作を制御する。これにより、制御部６は、Ｍ×（ｋ－ｉ＋１）個の画素Ｐ１，ｉ～ＰＭ，ｋそれぞれのフォトダイオードＰＤで発生した電荷の量に応じた電圧値を各フレーム毎に信号読出部２１Ａ～２１Ｌから繰り返し出力させる。
　次に、固体撮像装置１の動作について詳細に説明する。固体撮像装置１では、制御部６による制御の下で、Ｍ個の行選択制御信号Ｖｓｅｌ（１）～Ｖｓｅｌ（Ｍ）、（ＮＡ＋ＮＢ）個の列選択制御信号Ｈｓｅｌ（１）～Ｈｓｅｌ（ＮＡ）及びＨｓｅｌ（１）～Ｈｓｅｌ（ＮＢ）、リセット制御信号Ｒｅｓｅｔ並びに保持制御信号Ｈｏｌｄそれぞれが所定のタイミングでレベル変化することにより、画素配列１０Ａ及び１０Ｂに入射された光の像を撮像してフレームデータを得ることができる。なお、以下の説明においては、ゲイン設定用スイッチＳＷ２２は、閉じているものとする。
　図７は、画素配列１０Ａの第１列～第ｎ列（図３に示した境界線Ｅより左側の画素配列）に含まれる画素ブロックの動作と、この画素ブロックに対応する信号出力部２０の動作とを説明するタイミングチャートである。この図には、上から順に、（ａ）積分回路Ｓｉ～Ｓｋそれぞれの放電用スイッチＳＷ２１の開閉動作を指示するリセット制御信号Ｒｅｓｅｔ、（ｂ）当該画素ブロックにおける第１行の画素Ｐ１，ｉ～Ｐ１，ｋそれぞれの読出用スイッチＳＷ１の開閉動作を指示する第１行選択制御信号Ｖｓｅｌ（１）、（ｃ）当該画素ブロックにおける第２行の画素Ｐ２，ｉ～Ｐ２，ｋそれぞれの読出用スイッチＳＷ１の開閉動作を指示する第２行選択制御信号Ｖｓｅｌ（２）、ならびに、（ｄ）保持回路Ｈｉ～Ｈｋそれぞれの入力用スイッチＳＷ３１の開閉動作を指示する保持制御信号Ｈｏｌｄが示されている。
　また、この図には、更に続いて順に、（ｅ）保持回路Ｈｉの出力用スイッチＳＷ３２の開閉動作を指示する第ｉ列選択制御信号Ｈｓｅｌ（ｉ）、（ｆ）保持回路Ｈｊの出力用スイッチＳＷ３２の開閉動作を指示する第ｊ列選択制御信号Ｈｓｅｌ（ｊ）、（ｇ）保持回路Ｈｋ－２の出力用スイッチＳＷ３２の開閉動作を指示する第（ｋ－２）列選択制御信号Ｈｓｅｌ（ｋ－２）、（ｈ）保持回路Ｈｋ－１の出力用スイッチＳＷ３２の開閉動作を指示する第（ｋ－１）列選択制御信号Ｈｓｅｌ（ｋ－１）、および、（ｉ）保持回路Ｈｋの出力用スイッチＳＷ３２の開閉動作を指示する第ｋ列選択制御信号Ｈｓｅｌ（ｋ）が示されている。
　第１行の（ｋ－ｉ＋１）個の画素Ｐ１，ｉ～Ｐ１，ｋそれぞれのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷の読出しは、以下のようにして行われる。時刻ｔ１０前には、Ｍ個の行選択制御信号Ｖｓｅｌ（１）～Ｖｓｅｌ（Ｍ）、（ｋ－ｉ＋１）個の列選択制御信号Ｈｓｅｌ（ｉ）～Ｈｓｅｌ（ｋ）、リセット制御信号Ｒｅｓｅｔおよび保持制御信号Ｈｏｌｄそれぞれは、ローレベルとされている。
　時刻ｔ１０から時刻ｔ１１までの期間、制御部６からリセット用配線ＬＲに出力されるリセット制御信号Ｒｅｓｅｔがハイレベルとなり、これにより、（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋそれぞれにおいて、放電用スイッチＳＷ２１が閉じて、積分用容量素子Ｃ２１，Ｃ２２が放電される。また、時刻ｔ１１より後の時刻ｔ１２から時刻ｔ１５までの期間、制御部６から第１行選択用配線ＬＶ，１に出力される第１行選択制御信号Ｖｓｅｌ（１）がハイレベルとなり、これにより、当該画素ブロックにおける第１行の（ｋ－ｉ＋１）個の画素Ｐ１，ｉ～Ｐ１，ｋそれぞれの読出用スイッチＳＷ１が閉じる。
　この期間（ｔ１２～ｔ１５）内において、時刻ｔ１３から時刻ｔ１４までの期間、制御部６から保持用配線ＬＨへ出力される保持制御信号Ｈｏｌｄがハイレベルとなり、これにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれにおいて入力用スイッチＳＷ３１が閉じる。
　期間（ｔ１２～ｔ１５）内では、第１行の各画素Ｐ１，ｊの読出用スイッチＳＷ１が閉じており、各積分回路Ｓｊの放電用スイッチＳＷ２１が開いている。したがって、それまでに画素Ｐ１，ｊのフォトダイオードＰＤで発生して接合容量部に蓄積されていた電荷は、その画素Ｐ１，ｊの読出用スイッチＳＷ１および第ｊ列読出用配線ＬＯ，ｊを通って、積分回路Ｓｊの積分用容量素子Ｃ２１，Ｃ２２に転送されて蓄積される。そして、各積分回路Ｓｊの積分用容量素子Ｃ２１，Ｃ２２に蓄積されている電荷の量に応じた電圧値が積分回路Ｓｊの出力端から出力される。
　その期間（ｔ１２～ｔ１５）内の時刻ｔ１４に、保持制御信号Ｈｏｌｄがハイレベルからローレベルに転じることにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれにおいて、入力用スイッチＳＷ３１が閉状態から開状態に転じ、そのときに積分回路Ｓｊの出力端から出力されて保持回路Ｈｊの入力端に入力されている電圧値が保持用容量素子Ｃ３に保持される。
　そして、期間（ｔ１２～ｔ１５）の後、制御部６から列選択用配線ＬＨ，ｉ～ＬＨ，ｋに出力される列選択制御信号Ｈｓｅｌ（ｉ）～Ｈｓｅｌ（ｋ）が、Ｈｓｅｌ（ｋ）から開始して逆順に（すなわち、列番が降順となる順序で）一定期間だけハイレベルとなり、これにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれの出力用スイッチＳＷ３２が逆順に一定期間だけ閉じて、各保持回路Ｈｊの保持用容量素子Ｃ３に保持されている電圧値は出力用スイッチＳＷ３２を経て電圧出力用配線Ｌｏｕｔへ逆順でもって出力される。この電圧出力用配線Ｌｏｕｔへ出力される電圧値Ｖｏｕｔは、第１行の（ｋ－ｉ＋１）個の画素Ｐ１，ｉ～Ｐ１，ｋそれぞれのフォトダイオードＰＤにおける受光強度を表すものである。（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれから逆順で出力された電圧値はＡ／Ｄ変換器２２Ａ～２２Ｌのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
　続いて、第２行の（ｋ－ｉ＋１）個の画素Ｐ２，ｉ～Ｐ２，ｋそれぞれのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷の読出しが以下のようにして行われる。
　前述した動作において列選択制御信号Ｈｓｅｌ（ｋ）がハイレベルとなる時刻ｔ２０から、列選択制御信号Ｈｓｅｌ（ｉ）が一度ハイレベルになってからローレベルとなる時刻より後の時刻ｔ２１までの期間、制御部６からリセット用配線ＬＲに出力されるリセット制御信号Ｒｅｓｅｔがハイレベルとなり、これにより、（ｋ－ｉ＋１）個の積分回路Ｓｉ～Ｓｋそれぞれにおいて、放電用スイッチＳＷ２１が閉じて、積分用容量素子Ｃ２１，Ｃ２２が放電される。また、時刻ｔ２１より後の時刻ｔ２２から時刻ｔ２５までの期間、制御部６から第２行選択用配線ＬＶ，２に出力される第２行選択制御信号Ｖｓｅｌ（２）がハイレベルとなり、これにより、当該画素ブロックにおける第２行の（ｋ－ｉ＋１）個の画素Ｐ２，ｉ～Ｐ２，ｋそれぞれの読出用スイッチＳＷ１が閉じる。
　この期間（ｔ２２～ｔ２５）内において、時刻ｔ２３から時刻ｔ２４までの期間、制御部６から保持用配線ＬＨへ出力される保持制御信号Ｈｏｌｄがハイレベルとなり、これにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれにおいて入力用スイッチＳＷ３１が閉じる。
　そして、期間（ｔ２２～ｔ２５）の後に、制御部６から列選択用配線ＬＨ，ｉ～ＬＨ，ｋに出力される列選択制御信号Ｈｓｅｌ（ｉ）～Ｈｓｅｌ（ｋ）がＨｓｅｌ（ｋ）から開始して逆順に一定期間だけハイレベルとなり、これにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれの出力用スイッチＳＷ３２が逆順で一定期間だけ閉じる。以上のようにして、第２行の（ｋ－ｉ＋１）個の画素Ｐ２，ｉ～Ｐ２，ｋそれぞれのフォトダイオードＰＤにおける受光強度を表す電圧値Ｖｏｕｔが電圧出力用配線Ｌｏｕｔへ出力される。（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれから逆順でもって出力された電圧値はＡ／Ｄ変換器２２Ａ～２２Ｌのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
　図８は、画素配列１０Ａの第（ｎ＋１）列～第ＮＡ列、および画素配列１０Ｂの第１列～第ＮＢ列（図３に示した境界線Ｅより右側の画素配列）に含まれる画素ブロックの動作と、この画素ブロックに対応する信号出力部２０の動作とを説明するタイミングチャートである。この図には、上から順に、（ａ）リセット制御信号Ｒｅｓｅｔ、（ｂ）第１行選択制御信号Ｖｓｅｌ（１）、（ｃ）第２行選択制御信号Ｖｓｅｌ（２）、及び（ｄ）保持制御信号Ｈｏｌｄが示されている。なお、これらの信号の動作は図７（ａ）～（ｄ）に示したものと同一であり、画素Ｐ１，ｉ～ＰＭ，ｋ、積分回路Ｓｉ～Ｓｋ、および保持回路Ｈｉ～Ｈｋの動作もまた、保持回路Ｈｉ～Ｈｋの出力順を除いて上述した動作と同様なので、これらに関する詳細な説明を省略する。
　また、この図には、更に続いて順に、（ｅ）保持回路Ｈｉの出力用スイッチＳＷ３２の開閉動作を指示する第ｉ列選択制御信号Ｈｓｅｌ（ｉ）、（ｆ）保持回路Ｈｉ＋１の出力用スイッチＳＷ３２の開閉動作を指示する第（ｉ＋１）列選択制御信号Ｈｓｅｌ（ｉ＋１）、（ｇ）保持回路Ｈｉ＋２の出力用スイッチＳＷ３２の開閉動作を指示する第（ｉ＋２）列選択制御信号Ｈｓｅｌ（ｉ＋２）、（ｈ）保持回路Ｈｊの出力用スイッチＳＷ３２の開閉動作を指示する第ｊ列選択制御信号Ｈｓｅｌ（ｊ）、および、（ｉ）保持回路Ｈｋの出力用スイッチＳＷ３２の開閉動作を指示する第ｋ列選択制御信号Ｈｓｅｌ（ｋ）が示されている。
　第１行の（ｋ－ｉ＋１）個の画素Ｐ１，ｉ～Ｐ１，ｋそれぞれのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷の読出しが行われ、各保持回路Ｈｊの保持用容量素子Ｃ３に保持される期間（ｔ１０～ｔ１５）の後、制御部６から列選択用配線ＬＨ，ｉ～ＬＨ，ｋに出力される列選択制御信号Ｈｓｅｌ（ｉ）～Ｈｓｅｌ（ｋ）が、Ｈｓｅｌ（ｉ）から開始して正順に（すなわち、列番が昇順となる順序で）一定期間だけハイレベルとなり、これにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれの出力用スイッチＳＷ３２が正順に一定期間だけ閉じて、各保持回路Ｈｊの保持用容量素子Ｃ３に保持されている電圧値は出力用スイッチＳＷ３２を経て電圧出力用配線Ｌｏｕｔへ正順でもって出力される。（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれから正順で出力された電圧値はＡ／Ｄ変換器２２Ａ～２２Ｌのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
　続いて、第２行の（ｋ－ｉ＋１）個の画素Ｐ２，ｉ～Ｐ２，ｋそれぞれのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷の読出しが行われ、各保持回路Ｈｊの保持用容量素子Ｃ３に保持される期間（ｔ２１～ｔ２５）の後、制御部６から列選択用配線ＬＨ，ｉ～ＬＨ，ｋに出力される列選択制御信号Ｈｓｅｌ（ｉ）～Ｈｓｅｌ（ｋ）がＨｓｅｌ（ｉ）から開始して正順に一定期間だけハイレベルとなり、これにより、（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれの出力用スイッチＳＷ３２が正順で一定期間だけ閉じる。以上のようにして、第２行の（ｋ－ｉ＋１）個の画素Ｐ２，ｉ～Ｐ２，ｋそれぞれのフォトダイオードＰＤにおける受光強度を表す電圧値Ｖｏｕｔが電圧出力用配線Ｌｏｕｔへ出力される。（ｋ－ｉ＋１）個の保持回路Ｈｉ～Ｈｋそれぞれから正順でもって出力された電圧値はＡ／Ｄ変換器２２Ａ～２２Ｌのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
　図７及び図８に示した第１行および第２行についての動作に続いて、以降、第３行から第Ｍ行まで同様の動作が行われて、１回の撮像で得られる画像を表すフレームデータが得られる。また、第Ｍ行について動作が終了すると、再び第１行から第Ｍ行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが得られる。このように、一定周期で同様の動作を繰り返すことで、当該画素ブロックが受光した光像の２次元強度分布を表す電圧値Ｖｏｕｔが電圧出力用配線Ｌｏｕｔへ出力されて、繰り返してフレームデータが得られる。
　続いて、ＦＩＦＯデータバッファ２３Ａ～２３Ｌの動作について説明する。図９は、画素配列１０Ａの第１列～第ｎ列（図３に示した境界線Ｅより左側の画素配列）に含まれる画素ブロックに対応して設けられたＦＩＦＯデータバッファ２３Ａ～２３Ｆの入出力動作を説明するタイミングチャートである。この図には、上から順に、（ａ）Ａ／Ｄ変換器２２Ａ～２２ＦからＦＩＦＯデータバッファ２３Ａ～２３Ｆにディジタル値が書き込まれるタイミング、（ｂ）ＦＩＦＯデータバッファ２３Ａに記憶されたディジタル値が読み出されるタイミング、（ｃ）ＦＩＦＯデータバッファ２３Ｂに記憶されたディジタル値が読み出されるタイミング、（ｄ）ＦＩＦＯデータバッファ２３Ｃに記憶されたディジタル値が読み出されるタイミング、（ｅ）ＦＩＦＯデータバッファ２３Ｄに記憶されたディジタル値が読み出されるタイミング、（ｆ）ＦＩＦＯデータバッファ２３Ｅに記憶されたディジタル値が読み出されるタイミング、および（ｇ）ＦＩＦＯデータバッファ２３Ｆに記憶されたディジタル値が読み出されるタイミングが示されている。
　図９（ａ）に示すように、Ａ／Ｄ変換器２２Ａ～２２ＦからＦＩＦＯデータバッファ２３Ａ～２３Ｆへのディジタル値の書き込み動作は、ＦＩＦＯデータバッファ２３Ａ～２３Ｆのそれぞれにおいて同時に並行して行われる。そして、画素配列１０Ａ，１０Ｂを構成する第１行～第Ｍ行のうち、第ｍ行に対応するディジタル値をＦＩＦＯデータバッファ２３Ａ～２３Ｆへ書き込む動作が開始されるタイミング（図中の時刻ｔ３０）とほぼ同じタイミングで、その前の第（ｍ－１）行に対応するディジタル値が、ＦＩＦＯデータバッファ２３Ａ～２３ＦからデータバスＤＢ（図３参照）を介して読み出され始める。
　このとき、ＦＩＦＯデータバッファ２３Ａ～２３Ｆに記憶されたディジタル値は、ＦＩＦＯデータバッファ２３Ｆから開始してＦＩＦＯデータバッファ２３Ａまで、画素配列１０Ａ，１０Ｂの列番号と逆順で読み出される。具体的には、ＦＩＦＯデータバッファ２３Ｆからの読み出し動作（図９（ｇ））が終了した後にＦＩＦＯデータバッファ２３Ｅからの読み出し動作が開始され（図９（ｆ））、ＦＩＦＯデータバッファ２３Ｅからの読み出し動作が終了した後にＦＩＦＯデータバッファ２３Ｄからの読み出し動作が開始され（図９（ｅ））、以降、ＦＩＦＯデータバッファ２３Ａの読み出しが終了するまで（図９（ｂ））、各ＦＩＦＯデータバッファからディジタル値がこの順で読み出される。
　前述したように、信号読出部２１Ａ～２１Ｆのそれぞれにおいて保持されている各列毎の電圧値は、対応するＡ／Ｄ変換器２２Ａ～２２Ｆへ列番号とは逆の順序でもって出力される。そして、Ａ／Ｄ変換器２２Ａ～２２Ｆから出力されたディジタル値は同時に並行してＦＩＦＯデータバッファ２３Ａ～２３Ｆへ書き込まれ、データバスＤＢを介してディジタル値が読み出される際にも、この順序でもって（すなわち列番号とは逆順で）読み出される。したがって、上記のようにＦＩＦＯデータバッファ２３Ｆから読み出しを開始することにより、信号出力部２０は、画素配列１０Ａの第１列から第ｎ列までの各列に対応するディジタル値を、第ｎ列から開始して第１列まで順次に、列番号とは逆順で出力することとなる。
　ＦＩＦＯデータバッファ２３Ａ～２３Ｆは、このようにして第（ｍ－１）行に対応するディジタル値をデータバスＤＢへ出力したのち、該ディジタル値の出力動作と並行して入力した第ｍ行に対応するディジタル値を、図中の時刻ｔ３１（第ｍ＋１行に対応するディジタル値をＦＩＦＯデータバッファ２３Ａ～２３Ｆへ書き込む動作が開始されるタイミング）とほぼ同じタイミングで、且つ第（ｍ－１）行に対応するディジタル値を出力した際と同じ順序で、データバスＤＢへ出力する。このような動作が第１行から第Ｍ行まで行われることにより、フレームデータがデータバスＤＢへ出力される。また、第Ｍ行について動作が終了すると、再び第１行から第Ｍ行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが出力される。
　図１０は、画素配列１０Ａの第（ｎ＋１）列～第ＮＡ列および画素配列１０Ｂの第１列～第ＮＢ列（図３に示した境界線Ｅより右側の画素配列）に含まれる画素ブロックに対応して設けられたＦＩＦＯデータバッファ２３Ｇ～２３Ｌの入出力動作を説明するタイミングチャートである。この図には、上から順に、（ａ）Ａ／Ｄ変換器２２Ｇ～２２ＬからＦＩＦＯデータバッファ２３Ｇ～２３Ｌにディジタル値が書き込まれるタイミング、（ｂ）ＦＩＦＯデータバッファ２３Ｇに記憶されたディジタル値が読み出されるタイミング、（ｃ）ＦＩＦＯデータバッファ２３Ｈに記憶されたディジタル値が読み出されるタイミング、（ｄ）ＦＩＦＯデータバッファ２３Ｉに記憶されたディジタル値が読み出されるタイミング、（ｅ）ＦＩＦＯデータバッファ２３Ｊに記憶されたディジタル値が読み出されるタイミング、（ｆ）ＦＩＦＯデータバッファ２３Ｋに記憶されたディジタル値が読み出されるタイミング、および（ｇ）ＦＩＦＯデータバッファ２３Ｌに記憶されたディジタル値が読み出されるタイミングが示されている。
　図１０（ａ）に示すように、Ａ／Ｄ変換器２２Ｇ～２２ＬからＦＩＦＯデータバッファ２３Ｇ～２３Ｌへのディジタル値の書き込み動作は、ＦＩＦＯデータバッファ２３Ｇ～２３Ｌのそれぞれにおいて同時に並行して行われる。そして、画素配列１０Ａ，１０Ｂを構成する第１行～第Ｍ行のうち、第ｍ行に対応するディジタル値をＦＩＦＯデータバッファ２３Ｇ～２３Ｌへ書き込む動作が開始されるタイミング（図中の時刻ｔ３０）とほぼ同じタイミングで、その前の第（ｍ－１）行に対応するディジタル値が、ＦＩＦＯデータバッファ２３Ｇ～２３ＬからデータバスＤＢ（図３参照）を介して読み出され始める。
　このとき、ＦＩＦＯデータバッファ２３Ｇ～２３Ｌに記憶されたディジタル値は、ＦＩＦＯデータバッファ２３Ｇから開始してＦＩＦＯデータバッファ２３Ｌまで、画素配列１０Ａ，１０Ｂの列番号に対して正順で読み出される。具体的には、ＦＩＦＯデータバッファ２３Ｇからの読み出し動作（図１０（ｂ））が終了した後にＦＩＦＯデータバッファ２３Ｈからの読み出し動作が開始され（図１０（ｃ））、ＦＩＦＯデータバッファ２３Ｈからの読み出し動作が終了した後にＦＩＦＯデータバッファ２３Ｉからの読み出し動作が開始され（図１０（ｄ））、以降、ＦＩＦＯデータバッファ２３Ｌの読み出しが終了するまで（図１０（ｇ））、各ＦＩＦＯデータバッファからディジタル値がこの順で読み出される。
　前述したように、信号読出部２１Ｇ～２１Ｌのそれぞれにおいて保持されている各列毎の電圧値は、対応するＡ／Ｄ変換器２２Ｇ～２２Ｌへ列番号に対して正順でもって出力される。そして、Ａ／Ｄ変換器２２Ｇ～２２Ｌから出力されたディジタル値は同時に並行してＦＩＦＯデータバッファ２３Ｇ～２３Ｌへ書き込まれ、データバスＤＢを介してディジタル値が読み出される際にも、この順序でもって（すなわち列番号に対し正順で）読み出される。したがって、上記のようにＦＩＦＯデータバッファ２３Ｇから読み出しを開始することにより、信号出力部２０は、画素配列１０Ａの第（ｎ＋１）列から、第ＮＡ列および画素配列１０Ｂの第１列を経て第ＮＢ列までの各列に対応するディジタル値を正順で、すなわち画素配列１０Ａの第１列ないし第ｎ列の各列に対応するディジタル値の出力順序とは逆の順序でもって順次に出力する。
　ＦＩＦＯデータバッファ２３Ｇ～２３Ｌは、このようにして第（ｍ－１）行に対応するディジタル値をデータバスＤＢへ出力したのち、該ディジタル値の出力動作と並行して入力した第ｍ行に対応するディジタル値を、図中の時刻ｔ３１（第ｍ＋１行に対応するディジタル値をＦＩＦＯデータバッファ２３Ｇ～２３Ｌへ書き込む動作が開始されるタイミング）とほぼ同じタイミングで、且つ第（ｍ－１）行に対応するディジタル値を出力した際と同じ順序で、データバスＤＢへ出力する。このような動作が第１行から第Ｍ行まで行われることにより、フレームデータがデータバスＤＢへ出力される。また、第Ｍ行について動作が終了すると、再び第１行から第Ｍ行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが出力される。
　以上に説明した本実施形態の固体撮像装置１により得られる効果について、従来の固体撮像装置における課題とともに説明する。一般的に、固体撮像装置の画素配列に要求される大きさはその撮像用途により様々であるが、例えば歯科の診断におけるセファロ撮影においては、固体撮像装置の画素配列は２２ｃｍ以上の長尺であることが要求される。セファロ撮影では患者の頭蓋骨及び上下顎骨の位置関係を把握し、どの部位を抜歯するか、或いは患者の矯正治療が簡単か難しいか等の情報を得るが、そのような情報を得るためには画素配列の上下方向の幅が成人の頭部のほぼ全体をカバーする必要があるからである。
　しかし、このような長尺の画素配列が要求されると、固体撮像装置の生産に用いられる半導体ウェハの直径によっては、単一の基板上に当該画素配列を作製することが困難な場合がある。このような場合、画素配列に要求される寸法より短い二枚の基板を長尺方向に並べ、それぞれの画素配列を合わせて一つの固体撮像装置として使用（いわゆるタイリング）することによって、要求寸法を満足することができる。
　しかしながら、二枚の基板を並べて使用する場合、図３に示したように画素配列同士の境界部分（継ぎ目）にデッドエリアＣが生じてしまう。そして、撮像用途によっては、このようなデッドエリアＣの位置に制限がある場合がある。歯科診断におけるＸ線撮影の場合、図１１（ａ）に示されるように二つの画素配列１１０Ａ，１１０Ｂが上下方向にタイリングされて水平方向に平行移動しながら撮像を行うが、画素配列１１０Ａ，１１０Ｂの上下方向の幅が互いに等しい場合、同図に示すように画素配列１１０Ａと画素配列１１０Ｂとの境界部分が被写体Ａの耳の辺りを通過することとなる。なお、図中に示す領域ＦＡ及びＦＢは、それぞれ画素配列１１０Ａ及び１１０Ｂによる撮像範囲を示している。セファロ撮影においては、図１１（ａ）に示した被写体Ａの顎から耳を含む辺りまでの領域Ｇに関する情報が重要であるが、画素配列１１０Ａと画素配列１１０Ｂとの境界部分が領域Ｇの内部を通過することはこの領域Ｇに関する情報の欠落に繋がり、好ましくない。したがって、このような場合には、図１１（ｂ）に示すように、二つ画素配列１２０Ａ，１２０Ｂそれぞれの長尺方向の幅を互いに異ならせることにより、画素配列同士の境界部分すなわちデッドエリアの移動経路を領域Ｇから除くことができる。
　また、タイリングされる二つの画素配列の長尺方向の幅を互いに異ならせることには、次のような利点もある。図１２（ａ）は、シリコンウェハＷにおいて、長尺方向の幅が広い複数の画素配列１２０Ａおよび長尺方向の幅が狭い複数の画素配列１２０Ｂの面付けを行った様子を示す図である。また、図１２（ｂ）は、シリコンウェハＷにおいて長尺方向の幅が等しい複数の画素配列１１０の面付けを行った様子を示す図である。これらの図から明らかなように、長尺方向の幅が等しい複数の画素配列１１０を面付けするよりも、長尺方向の幅が広い複数の画素配列１２０Ａと、長尺方向の幅が狭い複数の画素配列１２０Ｂとを組み合わせて面付けするほうが、シリコンウェハＷにおける無駄な部分を少なくし、より効率的に画素配列を取り出すことができる。
　ここで、上述したタイリング方式を実現する為に、ＰＰＳ方式の固体撮像装置を構成する二枚の基板をそれぞれの画素配列の行方向に並置した場合、各基板の画素配列の長尺方向の幅が互いに異なると、各基板の画素配列の列数が互いに異なることとなり、以下に説明する問題が生じる。
　いま、長尺方向の幅が広い一方の画素配列が、列数が互いに等しい８つの画素ブロックを有するものとし、長尺方向の幅が狭い他方の画素配列が、列数が互いに等しい４つの画素ブロックを有するものとする。図１３（ａ）～（ｈ）は、一方の画素配列の８つの画素ブロックにそれぞれ対応する８個のＦＩＦＯデータバッファ（１）～（８）からディジタル値が出力されるタイミングの一例を示すタイミングチャートであり、図１３（ｉ）～（ｌ）は、他方の画素配列の４つの画素ブロックにそれぞれ対応する４個のＦＩＦＯデータバッファ（９）～（１２）からディジタル値が出力されるタイミングの一例を示すタイミングチャートである。通常、一方の基板上に形成された画素配列に対応するＦＩＦＯデータバッファ（１）～（８）によって一つの出力ポートＰａ１を構成し、他方の基板上に形成された画素配列に対応するＦＩＦＯデータバッファ（９）～（１２）によって他の一つの出力ポートＰａ２を構成することが一般的であるが、そのような構成とした場合、各出力ポートＰａ１，Ｐａ２から並行してディジタル値を出力する際に、全てのディジタル値を出力し終えるまでに要する時間が各出力ポートＰａ１，Ｐａ２で異なる。図１３に示す例では、時刻ｔ４０において出力ポートＰａ１のＦＩＦＯデータバッファ（１）および出力ポートＰａ２のＦＩＦＯデータバッファ（９）が出力動作を開始しているが、出力ポートＰａ１の方が出力ポートＰａ２よりＦＩＦＯデータバッファの数が多い為、出力ポートＰａ１の出力動作が終了する時刻ｔ４２は出力ポートＰａ２の出力動作が終了する時刻ｔ４１より遅くなる。したがって、時刻ｔ４１～ｔ４２の間、出力ポートＰａ２は待ち状態とならざるを得ず、一フレームの撮像に要する時間が長くなってしまう。
　このような問題点は、一方の出力ポートに含まれる画素配列の列数（ＦＩＦＯデータバッファの数）と、他方の出力ポートに含まれる画素配列の列数（ＦＩＦＯデータバッファの数）とを近づける（好ましくは、等しくする）ことにより解決される。例えば、図１４に示すように、一方の出力ポートＰｂ１に６個のＦＩＦＯデータバッファ（１）～（６）を割り付け、これと同数のＦＩＦＯデータバッファ（７）～（１２）を他方の出力ポートＰｂ２に割り付けることにより、全てのディジタル値を出力し終えるまでに要する時間を各出力ポートＰｂ１，Ｐｂ２で等しくすることができる。図１４に示す例では、時刻ｔ５０において出力ポートＰｂ１のＦＩＦＯデータバッファ（１）および出力ポートＰｂ２のＦＩＦＯデータバッファ（７）が出力動作を開始しており、出力ポートＰｂ１の出力動作が終了する時刻ｔ５１は出力ポートＰｂ２の出力動作が終了する時刻と同じになる。
　このような点に鑑み、本実施形態の固体撮像装置１においては、信号出力部２０のＦＩＦＯデータバッファ２３Ａ～２３Ｌが、各画素Ｐで発生した電荷の量に応じたディジタル値をデータバスＤＢへ出力する際、画素配列１０Ａの第ｎ列以前の各列（すなわち第１列から第ｎ列まで）に対応するディジタル値をＦＩＦＯデータバッファ２３Ａ～２３Ｆから、第（ｎ＋１）列以降の各列および画素配列１０Ｂの第１列ないし第ＮＢ列（すなわち、画素配列１０Ａの第（ｎ＋１）列から第ＮＡ列および画素配列１０Ｂの第１列を経て第ＮＢ列まで）に対応するディジタル値をＦＩＦＯデータバッファ２３Ｇ～２３Ｌから、それぞれ並行して出力する。このように、列数が多い画素配列１０Ａの第１列と第ＮＡ列との間の列（第ｎ列）を境に出力動作を分割してディジタル値を並行して出力させることにより、分割された一方の領域（図３における境界線Ｅより左側の領域）の列数と、分割された他方の領域（図３における境界線Ｅより右側の領域）の列数とを互いに同じか或いは近い列数とすることができる。
　したがって、本実施形態に係る固体撮像装置１によれば、例えば画素配列１０Ａの第１列ないし第ＮＡ列からディジタル値を出力させ、これと並行して画素配列１０Ｂの第１列ないし第ＮＢ列からディジタル値を出力させる方式と比較して、出力動作における待ち時間をゼロに近づけることができ、一フレームの撮像に要する時間を効果的に短縮できる。
　このような効果は、画素配列１０Ａにおける第１列ないし第ｎ列の列数が、画素配列１０Ａにおける第（ｎ＋１）列ないし第ＮＡ列の列数と画素配列１０Ｂにおける第１列ないし第ＮＢ列の列数との和に等しい場合に、特に顕著となる。すなわち、第ｎ列を境に分割された一方の領域（図３における境界線Ｅより左側の領域）の列数と、他方の領域（図３における境界線Ｅより右側の領域）の列数とを等しくすることにより、ディジタル値の出力動作における待ち時間がほぼゼロとなり、一フレームの撮像に要する時間をより効果的に短縮できる。
　また、本実施形態に係る固体撮像装置１では、画素配列１０Ａの第１列を含む一又は複数の連続した列、および画素配列１０Ｂの第ＮＢ列を含む一又は複数の連続した列が、Ｘ線遮蔽部材５によって入射Ｘ線から遮蔽された不感領域となっている（例えば図４（ｂ）を参照）。信号出力部２０から出力されるディジタル値のうち、この不感領域に含まれる画素と対応するディジタル値は、Ｘ線像とは関係のない無効データとなる。
　このような場合、第ｎ列を境に分割された一方の領域におけるディジタル値の出力順と、他方の領域におけるディジタル値の出力順とを同じ順序とすると、次のような不都合が生じる。すなわち、図１４において、Ｘ線遮蔽部材５に起因する無効データは符号Ｑ１，Ｑ２で示される箇所に存在するが、同図のように各列のディジタル値の出力順を双方共に正順（昇順）とすると、一方のポートＰｂ１からは無効データＱ１が最初に出力され、他方のポートＰｂ２からは無効データＱ２が最後に出力されることとなる。このように、ディジタル値の出力順序における無効データＱ１，Ｑ２の位置が各出力ポートＰｂ１，Ｐｂ２で互いに異なると、他の電子回路にてリアルタイム処理を行う際の障壁となりうる。
　このような問題点に対し、本実施形態に係る固体撮像装置１では、第ｎ列を境に分割された一方の領域（図３における境界線Ｅより左側の領域）におけるディジタル値の出力順と他方の領域（図３における境界線Ｅより右側の領域）におけるディジタル値の出力順とが、互いに逆順となっている（図７（ｅ）～（ｉ）、図８（ｅ）～（ｉ）、図９（ｂ）～（ｇ）、および図１０（ｂ）～（ｇ）を参照）。すなわち、信号出力部２０は、画素配列１０Ａの第１列から第ｎ列までの各列に対応するディジタル値を、第ｎ列から開始して第１列まで順次に出力させるとともに、画素配列１０Ａの第（ｎ＋１）列から、第ＮＡ列および画素配列１０Ｂの第１列を経て第ＮＢ列までの各列に対応するディジタル値を、画素配列１０Ａの第１列ないし第ｎ列とは逆の順序でもって順次に出力させている。
　図１５は、各ＦＩＦＯデータバッファ２３Ａ～２３Ｌからのこのようなディジタル値の出力順を示すタイミングチャートである。図１５（ａ）～（ｆ）はＦＩＦＯデータバッファ２３Ａ～２３Ｆにおける出力タイミングを示しており、図９（ｂ）～（ｇ）と対応している。また、図１５（ｇ）～（ｌ）はＦＩＦＯデータバッファ２３Ｇ～２３Ｌにおける出力タイミングを示しており、図１０（ｂ）～（ｇ）と対応している。同図を参照すると、時刻ｔ６０において出力ポートＰｃ１のＦＩＦＯデータバッファ２３Ｆおよび出力ポートＰｃ２のＦＩＦＯデータバッファ２３Ｇが出力動作を開始しており、時刻ｔ６１において、ＦＩＦＯデータバッファ２３Ａおよび２３Ｌの読み出しが完了することにより出力ポートＰｃ１，Ｐｃ２の出力動作が終了している。このような順序でもって信号出力部２０がディジタル値を出力することにより、各出力ポートＰｃ１，Ｐｃ２からの無効データＱ１，Ｑ２の出力タイミングを互いに一致させることができるので、他の電子回路にてリアルタイム処理を容易に行うことができる。
　なお、本実施形態に係る固体撮像装置１では、半導体基板３Ａおよび３Ｂを並置することで画素配列１０Ａ，１０Ｂのタイリングを行っているが、タイリングの方式としては例えば次のようなものがある。例えば図１６（ａ）に示すように、膜状のシンチレータ４Ａ，４Ｂが表面にそれぞれ蒸着された半導体基板３Ａ，３Ｂを同一平面上で隣接させて並べる。この方式では、シンチレータ４Ａ，４Ｂは半導体基板３Ａ，３Ｂの側面（エッジ）に少し回り込むので、デッドエリアＣの幅は、画素配列１０Ａ，１０Ｂそれぞれの最も端に位置する画素Ｐから半導体基板３Ａ，３Ｂそれぞれのエッジまでの距離と、半導体基板３Ａ，３Ｂのエッジにそれぞれ回り込んだシンチレータ４Ａ，４Ｂの当該部分の厚さと、半導体基板３Ａ，３Ｂの間に確保される隙間（クリアランス）とによって決定される。
　また、図１６（ｂ）は、図１６（ａ）と同様に同一平面上に半導体基板３Ａ，３Ｂを隣接させて並べる方式を示しているが、半導体基板３Ａ，３Ｂが並置された後にシンチレータ４Ａ，４Ｂが一括して蒸着されている点で図１６（ａ）に示した方式とは異なる。図１６（ｂ）に示す方式では、半導体基板３Ａ，３Ｂを並べた後にシンチレータ４Ａ，４Ｂを蒸着するので、図１６（ａ）に示した方式と比較して、半導体基板３Ａ，３Ｂのエッジへのシンチレータ４Ａ，４Ｂの回り込みがない分だけデッドエリアＣの幅を狭くすることができる。
　また、図１６（ｃ）は、半導体基板３Ａの端部に半導体基板３Ｂの端部が重なるように半導体基板３Ａ，３Ｂを並べる方式を示している。この方式では、半導体基板３Ａ，３Ｂの画素配列１０Ａ，１０Ｂの一端の水平方向位置が互いに一致するように半導体基板３Ａ，３Ｂを配置するとよい。これにより、デッドエリアＣを極めて狭くすることができる。
　本発明による固体撮像装置は、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、信号出力部２０が画素配列１０Ａの第１列から第ｎ列までの各列に対応するディジタル値を逆順でもって順次に出力させ、画素配列１０Ａの第（ｎ＋１）列から画素配列１０Ｂの第ＮＢ列までの各列に対応するディジタル値を正順でもって順次に出力させている。画素配列１０Ａ，１０Ｂの各列に対応するディジタル値の出力順はこれに限られず、画素配列１０Ａの第１列から第ｎ列までの各列に対応するディジタル値を正順でもって順次に出力させるとともに、画素配列１０Ａの第（ｎ＋１）列から画素配列１０Ｂの第ＮＢ列までの各列に対応するディジタル値を逆順でもって順次に出力させてもよい。この場合、図１５に示した無効データＱ１，Ｑ２の出力タイミングは共に各行毎のデータの先頭（時刻ｔ６０の直後）となるが、各出力ポートＰｃ１，Ｐｃ２からの無効データＱ１，Ｑ２の出力タイミングが互いに一致するので、本発明の固体撮像装置による効果を好適に得ることができる。また、各出力ポートからのデータを、一のデータバスに同時に流すように記述しているが、各出力ポート毎に分離したデータバスを設けてもよいし、それぞれが各出力ポートに接続された２本のデータバスを並列して設けてもよい。
　ここで、上記実施形態による固体撮像装置では、入射したＸ線像に応じた画像データを生成する固体撮像装置であって、フォトダイオードを各々含むＭ×ＮＡ個（Ｍ及びＮＡは２以上の整数）の画素がＭ行ＮＡ列に２次元配列されて成る第１の画素配列を有する第１の基板と、フォトダイオードを各々含むＭ×ＮＢ個（ＮＢはＮＡより小さい２以上の整数）の画素がＭ行ＮＢ列に２次元配列されて成り、その第１列が第１の画素配列の第ＮＡ列に沿って配置された第２の画素配列を有する第２の基板と、第１及び第２の画素配列の各列毎に配設され、対応する列の画素に含まれるフォトダイオードと読出用スイッチを介して接続された（ＮＡ＋ＮＢ）本の読出用配線と、読出用配線を経て入力された電荷の量に応じた電圧値を保持し、その保持した電圧値を一又は複数のアナログ／ディジタル変換器によりディジタル値に変換して出力する信号出力部と、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、該光像を第１及び第２の画素配列へ出力するシンチレータとを備え、第１の画素配列の第１列を含む一又は複数の連続した列、および第２の画素配列の第ＮＢ列を含む一又は複数の連続した列が、入射Ｘ線から遮蔽された不感領域となっており、信号出力部は、第１の画素配列の第１列から第ｎ列（２≦ｎ＜ＮＡ）までの各列に対応するディジタル値を、第１列から開始して第ｎ列まで、或いは第ｎ列から開始して第１列まで順次に出力するとともに、該出力と並行して、第１の画素配列の第（ｎ＋１）列から、第ＮＡ列および第２の画素配列の第１列を経て第ＮＢ列までの各列に対応するディジタル値を、第１の画素配列の第１列ないし第ｎ列とは逆の順序でもって順次に出力する構成を用いている。
　また、上記した固体撮像装置は、第１の画素配列における第１列ないし第ｎ列の列数が、第１の画素配列における第（ｎ＋１）列ないし第ＮＡ列の列数と第２の画素配列における第１列ないし第ＮＢ列の列数との和に等しい構成としてもよい。すなわち、第ｎ列を境に分割された一方の領域の列数と他方の領域の列数とを等しくすることにより、ディジタル値の出力動作における待ち時間がほぼゼロとなり、一フレームの撮像に要する時間をより効果的に短縮できる。
　本発明は、二枚の基板上に形成された各画素配列が行方向にタイリングされた構成を備える固体撮像装置において、一フレームの撮像に要する時間が短縮される固体撮像装置として利用可能である。
　１…固体撮像装置、２…基材、３Ａ，３Ｂ…半導体基板、４Ａ，４Ｂ…シンチレータ、５…Ｘ線遮蔽部材、６…制御部、１０Ａ，１０Ｂ…画素配列、２０…信号出力部、２１Ａ～２１Ｌ…信号読出部、２２Ａ～２２Ｌ…Ａ／Ｄ変換器、２３Ａ～２３Ｌ…ＦＩＦＯデータバッファ、３０Ａ，３０Ｂ…走査シフトレジスタ、３１Ａ，３１Ｂ…読出シフトレジスタ、１００…Ｘ線撮像システム、１０４…旋回アーム、１０６…Ｘ線発生装置、１１３…スライド機構、Ａ…被写体、Ａ２…アンプ、Ｂ…移動方向、Ｃ…デッドエリア、Ｃ２１，Ｃ２２…積分用容量素子、Ｃ３…保持用容量素子、ＤＢ…データバス、Ｈ１～ＨＮＡ，Ｈ１～ＨＮＢ…保持回路、ＬＧ…ゲイン設定用配線、ＬＨ…保持用配線、ＬＨ，ｊ…第ｊ列選択用配線、ＬＯ，ｊ…第ｊ列読出用配線、Ｌｏｕｔ…電圧出力用配線、ＬＲ…リセット用配線、ＬＶ，ｍ…第ｍ行選択用配線、Ｐ，Ｐｍ，ｊ…画素、Ｐａ１，Ｐａ２，Ｐｂ１，Ｐｂ２，Ｐｃ１，Ｐｃ２…出力ポート、ＰＤ…フォトダイオード、Ｑ１，Ｑ２…無効データ、Ｒｅｓｅｔ…リセット制御信号、Ｓ１～ＳＮＡ，Ｓ１～ＳＮＢ…積分回路、ＳＷ１…読出用スイッチ、ＳＷ２１…放電用スイッチ、ＳＷ２２…ゲイン設定用スイッチ、ＳＷ３１…入力用スイッチ、ＳＷ３２…出力用スイッチ、Ｗ…シリコンウェハ。

Claims (2)

  1. 　入射したＸ線像に応じた画像データを生成する固体撮像装置であって、
    　フォトダイオードを各々含むＭ×ＮＡ個（Ｍ及びＮＡは２以上の整数）の画素がＭ行ＮＡ列に２次元配列されて成る第１の画素配列を有する第１の基板と、
    　フォトダイオードを各々含むＭ×ＮＢ個（ＮＢはＮＡより小さい２以上の整数）の画素がＭ行ＮＢ列に２次元配列されて成り、その第１列が前記第１の画素配列の第ＮＡ列に沿って配置された第２の画素配列を有する第２の基板と、
    　前記第１及び第２の画素配列の各列毎に配設され、対応する列の前記画素に含まれる前記フォトダイオードと読出用スイッチを介して接続された（ＮＡ＋ＮＢ）本の読出用配線と、
    　前記読出用配線を経て入力された電荷の量に応じた電圧値を保持し、その保持した電圧値を一又は複数のアナログ／ディジタル変換器によりディジタル値に変換して出力する信号出力部と、
    　入射したＸ線に応じてシンチレーション光を発生して前記Ｘ線像を光像へと変換し、該光像を前記第１及び第２の画素配列へ出力するシンチレータと
    　を備え、
    　前記第１の画素配列の第１列を含む一又は複数の連続した列、および前記第２の画素配列の第ＮＢ列を含む一又は複数の連続した列が、入射Ｘ線から遮蔽された不感領域となっており、
    　前記信号出力部は、前記第１の画素配列の第１列から第ｎ列（２≦ｎ＜ＮＡ）までの各列に対応する前記ディジタル値を、第１列から開始して第ｎ列まで、或いは第ｎ列から開始して第１列まで順次に出力するとともに、該出力と並行して、前記第１の画素配列の第（ｎ＋１）列から、第ＮＡ列および前記第２の画素配列の第１列を経て第ＮＢ列までの各列に対応する前記ディジタル値を、前記第１の画素配列の第１列ないし第ｎ列とは逆の順序でもって順次に出力する、ことを特徴とする固体撮像装置。
  2. 　前記第１の画素配列における第１列ないし第ｎ列の列数が、前記第１の画素配列における第（ｎ＋１）列ないし第ＮＡ列の列数と前記第２の画素配列における第１列ないし第ＮＢ列の列数との和に等しい、ことを特徴とする請求項１に記載の固体撮像装置。
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