JP3885563B2

JP3885563B2 - Power semiconductor drive circuit

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Publication number: JP3885563B2
Application number: JP2001352049A
Authority: JP
Inventors: 昭宏花村
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2001-11-16
Filing date: 2001-11-16
Publication date: 2007-02-21
Anticipated expiration: 2021-11-16
Also published as: JP2003158868A

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲートバイポーラトランジスタ等のパワー半導体素子を駆動するパワー半導体駆動回路に係り、特に、スイッチング速度を速くした際に、スイッチングのオフ動作時の過渡的な過電圧の発生を防止する技術に関する。
【０００２】
【従来の技術】
絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略す）を駆動させるための駆動回路としては、該ＩＧＢＴの絶縁ゲートに抵抗を接続した状態で、オン・オフ動作をさせる簡単な構成のものが一般的に用いられている。
【０００３】
ところが、ＩＧＢＴを高速でスイッチング動作させると、駆動回路の主回路が有する浮遊インダクタンスにより、過渡的な過電圧が発生することがあり、該過電圧により素子を破壊する危険性がある。そこで、過渡的な過電圧を抑制する目的で、スナバ回路を搭載した駆動回路が多く用いられている。
【０００４】
ところが、近年のパワー半導体分野は、実装技術の進歩により主回路の浮遊インダクタンスが低減され、スナバ回路を省略することが可能になってきた。
【０００５】
また、スイッチング損失低減やスイッチング速度の高速化の要望から高ｄｉ／ｄｔ化、高ｄｖ／ｄｔ化が望まれるようになり、例えば、特開平１−１８３２１４号公報、特開２０００−２２８８６８号公報、及び特許第３１４１６１３号公報には、スイッチングのタイミングに応じてゲート抵抗を切り換える方法が提案されている。
【０００６】
【発明が解決しようとする課題】
図８は、従来における駆動回路の構成を示す回路図であり、同図に示すように、ＩＧＢＴ１０１のゲートに、高抵抗を有する第１オフゲート回路１０５と、低抵抗を有する第２オフゲート回路１０６が設置されている。
【０００７】
そして、ゲート信号Ｓ１のオフと共に、第１のオフゲート回路１０５、及び第２のオフゲート回路１０６が動作して、速い速度でゲート容量の放電を行う。この際、第２のオフゲート回路１０６は、予め定められた一定の時間（Ｔ１）だけ動作する。このため、この一定時間Ｔ１経過後は、第１のオフゲート回路１０５のみが動作するため、ゲート容量の放電速度は遅くなる。
【０００８】
上記構成によると、ＩＧＢＴ１０１がオフする時は、最初の一定時間（Ｔ１）だけゲート容量の放電が速くなるため、スイッチング時間が短縮される。他方、ＩＧＢＴ１０１のエミッタ・コレクタ間の電圧Ｖceが過渡期間のときには、時間Ｔ１が経過しており、ゲート容量の放電が遅くなるので、該エミッタ・コレクタ間に発生する過電圧を抑制することができる。
【０００９】
しかしながら、スイッチングのオン時間が極めて短いパルスで駆動する場合には、上述した図８の回路構成ではオフ時に大きな過電圧が発生するという問題がある。
【００１０】
実際にＩＧＢＴに誘導性負荷を接続し、ゲート信号のオフ時のゲート容量の放電速度を一定時間だけ速くしてその後遅くする駆動回路において、オンパルス時間を短くした場合の電圧Ｖceと、ゲート電圧とを測定したときの特性図を図９に示す。
【００１１】
図９の特性図より、オンパルスの時間が短くなるに従ってオフ時の過電圧が高くなる傾向を有しており、極めて短いＯＮパルスでは通常の数倍の大きな過電圧が発生することが理解される。
【００１２】
次に、図１０に示す特性図を参照しながら、図８に示した回路の動作について説明する。第２のオフゲート回路１０６が動作して速い放電をする時間をＴ１とし、第１のオフゲート回路１０５のみが動作し、遅い速度で放電を行なう時間をＴ２とする。
【００１３】
図１０（ａ）は、ＩＧＢＴ１０１のゲートのミラー容量が十分充電される場合のスイッチング動作を示す特性図である。同図より、オフ信号の後に時間Ｔ１が経過し、時間Ｔ２に示す期間となってから電圧Ｖceが過渡状態となり、ｄｉ／ｄｔは大きくならないので、エミッタ・コレクタ間に発生する過電圧が抑制されることが分かる。
【００１４】
また、図１０（ｂ）は、ゲートのミラー容量が十分に充電されない程度の短い充電時間の後に、速い速度で放電が行われる場合を示しており、ゲート容量中の少ない電荷が瞬間的に放電されるので、時間Ｔ１の期間中にＩＧＢＴ１０１がオフしてしまい、オンパルスの時間が短くなるに従い、ｄｉ／ｄｔが高くなる傾向を有している。なお、前述の如く近年ではスナバ回路を省略する場合が有り、この場合には、大きな過電圧が発生するとパワー素子を破壊してしまうという問題があった。
【００１５】
また、これを回避するために制御プログラムで短いパルスの入力を禁止する方法をとることができるが、この場合には、低出力時の制御性が悪化するか、或いは、スイッチング周波数の高周波化を阻害する等の問題が発生する。
【００１６】
本発明はこのような従来の課題を解決するためになされたものでであり、その目的とするところは、スイッチング速度を速くしながらスイッチング損失を低減し、且つ、オフスイッチングの際の過電圧を低減する回路において、短パルススイッチングの場合でも過電圧の発生を防止することができる半導体駆動回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記パワー半導体素子のゲート電圧と、予め設定された基準電圧とを比較する電圧比較手段と、前記ゲート信号がオフの場合に、前記電圧比較手段にて、前記ゲート電圧が前記基準電圧よりも大きいと判断された際には、前記ゲート信号のオフから一定時間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記一定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記電圧比較手段にて、前記ゲート電圧が前記基準電圧を超えていないと判断された際には、前記ゲート信号のオフ時から、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とする。
【００１８】
請求項２に記載の発明は、ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、ヒステリシス特性を有し、前記パワー半導体素子のゲート電圧と、予め設定された基準電圧とを比較するヒステリシスコンパレータと、を有し、前記ゲート信号オフ時に前記第１のオフゲート回路を駆動させ、前記ヒステリシスコンパレータにて、前記ゲート電圧が前記基準電圧よりも高いと判定され、且つ、前記ゲート信号がオフとされているときに、前記第２のオフゲート回路を駆動させることを特徴とする。
【００１９】
請求項３に記載の発明は、前記ヒステリシスコンパレータにて、前記ゲート電圧の方が高いと判定されたときの前記ヒステリシスコンパレータの出力信号と、前記ゲート信号のオフ信号とを入力信号とし、当該出力信号とオフ信号との両者が与えられたときに、前記第２のオフゲート回路に駆動信号を出力する論理回路を具備したことを特徴とする。
【００２０】
請求項４に記載の発明は、前記第２のオフゲート回路のオン、オフを切り換えるスイッチング手段を有し、該スイッチング手段は、前記ヒステリシスコンパレータにて、前記ゲート電圧の方が高いと判定されたときの出力信号が与えられた際に、前記第２のオフゲート回路をオンとすることを特徴とする。
【００２１】
請求項５に記載の発明は、前記基準電圧は、前記パワー半導体素子のゲートに発生するミラー容量の充電電圧よりも高く設定した値であることを特徴とする。
【００２２】
請求項６に記載の発明は、ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート信号がオンとされ、且つ、前記パワー半導体素子のミラー容量の充電が終了した後のゲート電圧の上昇を検知する電圧検知手段と、前記ゲート信号がオフの場合に、前記電圧検知手段にて、ミラー容量の充電が終了した後の前記ゲート電圧の上昇を検知した際には、前記ゲート信号オフから一定時間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記一定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記電圧検知手段にて、ミラー容量の充電が終了した後の前記ゲート電圧の上昇を検知しなかった際には、前記ゲート信号のオフから、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とする。
【００２３】
請求項７に記載の発明は、ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、前記ゲート信号がオンとされた後、前記半導体素子のゲート容量の充電電圧を保持するコンデンサと、微小電圧を発生する直流電圧源と、前記コンデンサに蓄積された電圧及び前記直流電圧源より出力される電圧とを加算した電圧値と、前記ミラー容量の充電が終了した後に上昇する前記ゲート電圧値と、を比較するコンパレータと、を有し、前記ゲート信号オン時に、前記第１のオフゲート回路を駆動させ、前記ゲート信号がオンとされた後、前記コンパレータにて、前記ゲート電圧の方が大きいと判定されたときに、前記第２のオフゲート回路を駆動させることを特徴とする。
【００２４】
請求項８に記載の発明は、ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート信号を入力し、オンの場合、前記ゲート容量を充電する充電部と、前記ゲート信号のオン状態が所定時間継続した場合、遅延信号を出力する遅延回路と、前記ゲート信号がオフの場合に、前記遅延回路より遅延信号が与えられていた際には、前記ゲート信号のオフから前記所定時間の間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記所定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記遅延回路より遅延信号が与えられていなかった際には、前記ゲート信号のオフから、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とする。
【００２５】
請求項９に記載の発明は、ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、前記ゲート信号がオンとされてから、所定時間経過後に遅延信号を出力する遅延回路と、を有し、前記ゲート信号オフ時に、前記第１のオフゲート回路を駆動させ、前記遅延回路より遅延信号が与えられたときに、前記第２のオフゲート回路を駆動させることを特徴とする。
【００２６】
請求項１０に記載の発明は、前記遅延回路にて設定される遅延時間は、前記パワー半導体素子のゲート容量が充電するのに所要される時間に設定されることを特徴とする。
【００２７】
請求項１１に記載の発明は、前記パワー半導体素子は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であることを特徴とする。
【００２８】
【発明の効果】
請求項１及び請求項２の発明によれば、ゲート信号がオンの期間中にミラー容量が十分に充電されてゲート電圧がミラー容量充電電圧より高い基準電圧を越えたことを電圧比較手段が検出した場合には、ゲート信号のオフ時にゲート容量の放電の速度を一定期間だけ速くし、スイッチング時間を短くしてスイッチング損失を低減する。その後の期間では、放電の速度を遅くして過電圧が発生することを抑制し、パワー半導体素子の破損を防止する。
【００２９】
また、ミラー容量が十分に充電されないような短パルス駆動の場合には、ゲート電圧がミラー容量充電電圧より高い基準電圧を越えないため、オフ時のゲート容量の放電を遅い速度で行うことにより、過電圧の発生を防止してパワー半導体素子の破壊を回避することができる。
【００３０】
ゲートミラー容量を充電する期間はゲート電圧値が平坦となるが、この電圧値はＩＧＢＴを流れる主電流の大きさにより変動することが知られており、主電流が大きい程その電圧値は高い。このため、ゲート電圧と比較する基準電圧は、最大定格電流時のゲート電圧が平坦になる値より大きな値に設定する。
【００３１】
また、主電流値が小さい程ミラー容量充電時間も短くなるため、上記基準電圧をゲート電圧が上回るまでの時間が短くなる。従って、ゲート信号が短パルスの場合であっても、主電流が小さい場合は、主電流が大きい場合に比べて第２のオフゲート回路が有効に動作する。
【００３２】
請求項３、請求項４の発明によれば、ゲート信号がオフする前に第２オフゲート回路の動作／非動作を判断できるため、ゲート電圧の検出と判断を行う回路部分は特別高速の処理回路を必要とせず、簡単な回路で安価に構成することができる。
【００３３】
請求項５の発明によれば、基準電圧がミラー容量の充電電圧よりも高い電圧に設定されるので、確実に第２のオフゲート回路の動作、及び非動作を制御することができる。
【００３４】
請求項６、請求項７の発明によれば、オンゲート信号が出力された後の、２回目のゲート電圧が上昇するとき（充電容量まで上昇するときが１回目、その後の上昇を２回目とする）を検出して、ゲート信号のオフ時にゲート容量の放電の速度を一定期間だけ速くし、その後の期間では放電の速度を遅くするため、スイッチング時間を短くしてスイッチング損失を低減し、且つ、過電圧が発生することを抑制している。
【００３５】
また、オンゲート信号が出力された後の、２回目のゲート電圧が上昇するときを検出しない場合は、オフ時のゲート容量の放電を遅い速度で行うことにより、過電圧の発生を防止して素子の破壊を回避できる。
【００３６】
更に、２回目のゲート電圧の上昇は、主電流の大きさによってその電圧値も上昇開始までのミラー容量の充電時間も変動するが、本発明では、ミラー容量の充電が終了してゲート電圧が上昇する点を検出するため、主電流の大きさによるゲート電圧の影響を受けずに、確実にミラー容量の充電終了を検出することができる。また、ミラー容量の充電終了を検出する構成としているため、主電流値が小さくなってミラー容量充電時間が短くなった場合であっても、第２のオフゲート回路が有効に動作する。
【００３７】
請求項８〜請求項１０の発明によれば、最大定格電流時のミラー容量を充電するために所要する時間を、遅延回路の遅延時間として設定する。従って、オンパルスが十分長く、ミラー容量の充電が確実に終了する場合には、遅延設定時間を経過した後に遅延回路の出力がオンとなるため、ゲートオフ時には、第２のオフゲート回路が動作する。よって、ゲート容量の放電速度が一定期間速くなり、スイッチング時間を短くすることができる。他方、オンパルスが遅延設定時間よりも短く、ミラー容量の充電が終了しない場合には、遅延回路の出力がオフとなり、第２のオフゲート回路が動作しないので、ゲート容量の放電速度は遅く、過電圧を抑制することができる。
【００３８】
【発明の実施の形態】
以下、本発明に係るパワー半導体駆動回路の実施形態を図面に基づいて説明する。図１は、第１の実施形態に係るパワー半導体駆動回路の構成を示す回路図である。
【００３９】
同図に示すように、該パワー半導体駆動回路３０は、スイッチング動作用のＩＧＢＴ（パワー半導体素子）１と、該ＩＧＢＴ１を駆動させるためのゲート駆動電源３と、を具備している。ＩＧＢＴ１のエミッタ、コレクタ間には、逆並列にフリーホイールダイオード２が接続されている。
【００４０】
ゲート駆動電源３の低電位側（マイナス側）は、ＩＧＢＴ１のエミッタ端子に接続されており、更に、該電源３の高電位側（プラス側）と低電位側との間には、オンゲート回路４，ゲート抵抗７，高抵抗値のゲート抵抗８，及び第１のオフゲート回路５の直列接続回路が接続されている。同様に、ゲート駆動電源３の高電位側と低電位側との間には、分圧抵抗１１と分圧抵抗１２の直列接続回路が接続されている。
【００４１】
ゲート抵抗７とゲート抵抗８との接続点は、ＩＧＢＴ１のゲート端子に接続され、更に、該ゲート端子は、低抵抗値のゲート抵抗９、及び第２のオフゲート回路６を介して、ＩＧＢＴ１のエミッタ端子（ゲート駆動電源３の低電位側）に接続されている。
【００４２】
また、ＩＧＢＴ１のゲート端子は、ヒステリシスコンパレータ（電圧比較手段）１０の一方の入力端（正入力）に接続され、該ヒステリシスコンパレータ１０の他方の入力端（負入力）は、分圧抵抗１１と分圧抵抗１２との接続点に接続されている。
【００４３】
ヒステリシスコンパレータ１０の出力端は、インバータ１３を介して２入力のオア回路（論理回路）１４の一方の入力端に接続され、該オア回路１４の他方の入力端は、ゲート信号Ｓ１の入力端子と接続されている。更に、この入力端子は、オンゲート回路４，及び第１のオフゲート回路５の入力端と接続されている。
【００４４】
第２のオフゲート回路６は、例えば、図２（ａ）に示す如くのトランジスタＴＲ１，抵抗Ｒ１，及びコンデンサＣ１にて構成されている。また、第２のオフゲート回路６は、同図（ｂ）に示すように、抵抗トランジスタＴＲ２，抵抗Ｒ２，コンデンサＣ２で構成することもできる。
【００４５】
次に、上述のように構成された第１の実施形態の動作について説明する。図３は、本実施形態に係るパワー半導体駆動回路３０の動作を示すタイミングチャートであり、同図（ａ）は、ＩＧＢＴ１のゲートオンパルスが長い場合、同図（ｂ）は、ゲートオンパルスが短い場合をそれぞれ示している。
【００４６】
まず、同図（ａ）を参照して、ゲートオンパルスが長い場合の動作について説明する。図３（ａ）の（イ）に示すように、ゲート信号Ｓ１が時刻ｔ１にてオンとされると、（ロ）に示すように、ＩＧＢＴ１のゲート電圧Ｖｇが立ち上がる。そして、ミラー容量の充電が始まると該ゲート電圧Ｖｇは、時間の経過に対して平坦な値を示す。その後、時刻ｔ２にてミラー容量の充電が終了すると、ゲート電圧は再び上昇を開始し、ゲート駆動電源３の電圧に到達する。
【００４７】
ここで、ヒステリシスコンパレータ１０にて設定する２つのしきい値のうち、高い方のしきい値を、ゲート電圧の平坦部の電圧値より高い値に設定すると、（ロ）に示すように、ゲート電圧Ｖｇがこのしきい値よりも低い場合（時刻ｔ１〜ｔ２の間）には、（ハ）に示すように、ヒステリシスコンパレータ１０の出力信号はＬレベルとなり、ゲート電圧Ｖｇがしきい値より高い場合（時刻ｔ２以後）には、ヒステリシスコンパレータ１０の出力信号はＨレベルとなる。
【００４８】
次に、ゲート信号Ｓ１がオフとされると、（ニ）に示すように、第１のオフゲート回路５が動作を開始して、ＩＧＢＴ１のゲート容量を放電する。また、ヒステリシスコンパレータ１０の出力信号は、インバータ１３により反転されてオア回路１４の一方の入力端にＬレベル信号を与えているので、該オア回路１４の他方の入力端子にゲート信号Ｓ１のオフ信号が入力されることによりオア回路１４の出力信号がＬレベルとなる。これにより、（ホ）に示す第２のオフゲート回路６が動作を開始する。
【００４９】
第２のオフゲート回路６は、一定の時間Ｔ１（即ち、時刻ｔ３〜ｔ４）の間、速い速度でゲート容量を放電し、設定時間Ｔ１が経過すると動作を停止する。その後は（時刻ｔ４以後は）、第１のオフゲート回路５によりゲート容量は遅い速度で放電されるため、（ヘ）に示すように、オフ時のエミッタ・コレクタ電圧Ｖceの過電圧は小さく抑えられる。
【００５０】
また、ヒステリシスコンパレータ１０の低い方のしきい値を、ゲート電圧Ｖｇの平坦部の電圧値よりも十分低い値に設定しておくと、ゲート信号Ｓ１がオフされてゲート電圧Ｖｇの低下によって、ヒステリシスコンパレータ１０の低い方のしきい値より低くなると、出力はＬレベルとなり（時刻ｔ５）、オア回路１４の出力信号はＨレベルとなる。
【００５１】
こうして、ゲートオンパルスが長い場合において、エミッタ・コレクタ間に発生する過電圧を防止することができる。
【００５２】
次に、図３（ｂ）を参照して、ゲートオンパルスが短い場合について説明する。図３（ｂ）の（イ）に示すように、時刻ｔ１１にてゲート信号Ｓ１がオンとされると、（ロ）に示すように、ＩＧＢＴ１のゲート電圧Ｖｇが立ち上がり、ミラー容量の充電が開始される。このとき、ミラー容量の充電が終了する前にゲート信号Ｓ１がオフとされている（時刻ｔ１２）。
【００５３】
この場合、ゲート電圧Ｖｇがヒステリシスコンパレータ１０にて設定されている高い方のしきい値電圧を超えることがないため、（ハ）に示すように、ヒステリシスコンパレータ１０はＬレベルの信号を出力し続け、オア回路１４の出力信号は、Ｈレベルのままを維持する。
【００５４】
このため、ゲート信号Ｓ１がオフとなっても、オア回路１４の出力はＨレベルを保持して、（ホ）に示すように、第２のオフゲート回路６は動作せず、第１のオフゲート回路５のみが動作して、遅い速度でＩＧＢＴ１のゲート容量を放電する。
【００５５】
その結果、ゲート信号Ｓ１のオフ時のスイッチング時間は通常より長くなるものの、エミッタ・コレクタ間に発生する過電圧を抑制して素子の破損を防止することができる。
【００５６】
また、ゲート信号Ｓ１がオフとなる前に、第２のオフゲート回路６の動作を判断することができるため、ゲート電圧Ｖｇの検出と判断を行なう回路部分は特別高速の処理回路を必要とせず、簡単なコンパレータと演算回路で構成することができる。
【００５７】
次に、本発明の第２の実施形態について説明する。図４は、第２の実施形態に係るパワー半導体駆動回路３１の構成を示す回路図である。同図に示す回路３１は、図１に示した回路３０と比較して、重複する部分があるため、両者の相違する部分についての構成のみを説明する。
【００５８】
即ち、第２の実施形態に係るパワー半導体駆動回路３１は、図１に示したインバータ１３、及びオア回路１４を具備していない。また、第２のオフゲート回路６と、ＩＧＢＴ１のエミッタ端子との間には、スイッチ（スイッチング手段）１５が設けられており、該スイッチ１５は、ヒステリシスコンパレータ１０の出力信号に応じて、オン、オフが制御される構成とされている。即ち、該スイッチ１５は、ヒステリシスコンパレータ１０の出力信号がＨレベルのときにオンとなり、Ｌレベルのときにオフとなる。そして、このような構成においても、ヒステリシスコンパレータ１０の出力信号がＨレベルとなったときに、第２のオフゲート回路６が動作するので、第１の実施形態と同様の効果を得ることができる。
【００５９】
次に、本発明の第３の実施形態について説明する。図５は、第３の実施形態に係るパワー半導体駆動回路３２の構成を示す回路図である。ここでは、ゲート抵抗の切り換え回路は、上述した第１、第２実施例と同様とし、検出方法に関しての説明を行なう。
【００６０】
図５に示す符号１６はコンデンサであり、該コンデンサ１６の一方の端子がＩＧＢＴ１のエミッタ端子に接続され、他方の端子にはＩＧＢＴ１のゲート端子との間にスイッチングトランジスタ１７を介して接続される。
【００６１】
スイッチングトランジスタ１７には、該スイッチングトランジスタ１７に対して並列に、ダイオード１８が接続されている。また、該スイッチングトランジスタ１７のゲート端子には、図示しないパルス信号発振器からの高周波オン、オフ信号が入力されているものとする。
【００６２】
コンデンサ１６の他方の端子には、定電圧源（直流電圧源）１９の低電位（マイナス）端子が接続され、定電圧源１９の高電位（プラス）端子は、コンパレータ２０の負側入力端子に接続されている。また、コンパレータ２０の正側入力端子はＩＧＢＴ１のゲート端子に接続されている。該コンパレータ２０の出力端子は、図１または図４に示した第２のオフゲート回路６（図５では、図示を省略している）の入力端子に接続されている。
【００６３】
次に、第３の実施形態の動作について説明する。スイッチングトランジスタ１７のゲート端子にオン信号が入力されると、コンデンサ１６はＩＧＢＴ１のゲート端子とエミッタ端子に対して並列に接続される。いま、ＩＧＢＴ１のゲート端子にオン信号が印加された場合を考える。
【００６４】
ＩＧＢＴ１のゲート電圧が上昇するにつれて、スイッチングトランジスタ１７がオンしている期間だけ、コンデンサ１６がゲート電圧と同じ電位に充電され、オフの期間はその電位が保持される。また、定電圧源１９は、微小な電圧値とし、コンデンサ１６の電圧より僅かに大きな電圧値がコンパレータ２０の負側入力端子に入力される。
【００６５】
コンパレータ２０の正側入力端子には、ゲート電圧が入力されているため、ゲート電圧の上昇が大きく、スイッチングトランジスタ１７のオフ期間に定電圧源１９の電圧値より大きな上昇率であれば、コンパレータ２０の出力はＨレベルとなる。また、これとは反対に、ＩＧＢＴ１のゲート電圧Ｖｇが減少しているとき、或いは電圧Ｖｇが変化しないときは、コンデンサ１６の電圧に定電圧を加算した電圧値の方が、ゲート電圧値Ｖｇより大きくなるため、コンパレータ２０の出力はＬレベルとなる。
【００６６】
即ち、本回路によりＩＧＢＴ１のゲート電圧Ｖｇが下降、もしくは一定電圧値から上昇に転じる瞬間を検出することができる。このため、ゲート信号がオンとなり、ミラー容量が十分に充電される場合は、コンパレータ２０の出力が２回Ｈレベルとなり、ミラー容量の充電が不十分の場合はコンパレータ出力は１回だけＨレベルとなるので、２回目のＨレベルのみを検出して第２のオフゲート回路６を動作させるようにすれば良い。
【００６７】
なお、ゲート電圧をコンデンサへ蓄える方法は、スイッチングトランジスタとダイオードの組み合わせに限定されるものではなく、例えばトランスファーゲートなどを用いてもよく、本発明の趣旨に対応する方法が適用できる。
【００６８】
次に、本発明の第４の実施形態について説明する。図６は、第４の実施形態に係るパワー半導体駆動回路の構成を示すブロック図である。同図に示すパワー半導体駆動回路３３は、図１に示した回路と比較して、遅延回路２１を有している点、及び抵抗１１，１２、及びヒステリシスコンパレータ１０を具備していない点で相違している。
【００６９】
遅延回路２１の入力端には、ゲート信号Ｓ１の入力端子が接続され、且つ、該遅延回路２１の出力端子は、インバータ１３に接続されている。
【００７０】
そして、ゲート信号Ｓ１の立ち上がりを検出すると、遅延回路２１により一定時間経過した後、該遅延回路２１の出力端子からオン信号が出力される。この出力信号がオンの場合は、ゲートオフ信号により、第２のオフゲート回路６が動作可能となる。
【００７１】
また、図７は、ＩＧＢＴ１に流れる主電流の大きさ毎の、ＩＧＢＴ１のゲート電圧Ｖｇの時間変化を示す特性図であり、同図から、電流値が大きいほど、ＩＧＢＴ１のゲートミラー容量を充電するために要する時間が長くなることが分かっている。従って、最大定格電流時のミラー容量を充電する時間を、遅延回路２１の遅延時間に設定する。そして、遅延設定時間よりも長いオンパルスの場合は、遅延回路２１の出力がオンとなるため、第２のオフゲート回路６が動作して、ゲート容量の放電速度を一定期間速くすることができ、スイッチング時間を短くすることができる。また、遅延設定時間より短いオンパルスの場合は、遅延回路２１の出力がオフであるため、第２のオフゲート回路６が動作せず、ゲート容量の放電速度は遅く、過電圧が抑制される。
【００７２】
このようにして、第４の実施形態に係るパワー半導体駆動回路３３についても、前述した第１の実施形態と同様に、コレクタ、エミッタ間に発生する過電圧を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るパワー半導体駆動回路の、第１の実施形態の構成を示す回路図である。
【図２】図１に示した第２のオフゲート回路の具体的な構成を示す回路図である。
【図３】第１の実施形態に係るパワー半導体駆動回路の、各部の動作を示すタイミングチャートである。
【図４】本発明に係るパワー半導体駆動回路の、第２の実施形態の構成を示す回路図である。
【図５】本発明に係るパワー半導体駆動回路の、第３の実施形態の構成を示す回路図である。
【図６】本発明に係るパワー半導体駆動回路の、第４の実施形態の構成を示す回路図である。
【図７】ＩＧＢＴに流れる主電流の大きさ毎の、ＩＧＢＴのゲート電圧Ｖｇの時間変化を示す特性図である。
【図８】従来におけるパワー半導体駆動回路の構成を示す回路図である。
【図９】従来におけるパワー半導体を用いたときの、Ｖce、Ｖｇ、及びゲートオン時間に対するＶceの変化を示す特性図である。
【図１０】従来におけるパワー半導体駆動回路の、各部の動作を示すタイミングチャートである。
【符号の説明】
１ＩＧＢＴ（パワー半導体素子）
２フリーホイールダイオード
３ゲート駆動電源
４オンゲート回路
５第１のオフゲート回路
６第２のオフゲート回路
７ゲート抵抗
８ゲート抵抗（高抵抗値）
９ゲート抵抗（低抵抗値）
１０ヒステリシスコンパレータ（電圧比較手段）
１１，１２分圧抵抗
１３インバータ
１４オア回路（論理回路）
１５スイッチ（スイッチング手段）
１６コンデンサ
１７スイッチングトランジスタ
１８ダイオード
１９定電圧源（直流電圧源）
２０コンパレータ
２１遅延回路
３０，３１，３２，３３パワー半導体駆動回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power semiconductor drive circuit for driving a power semiconductor element such as an insulated gate bipolar transistor, and more particularly to a technique for preventing the occurrence of a transient overvoltage during switching off operation when the switching speed is increased. .
[0002]
[Prior art]
As a drive circuit for driving an insulated gate bipolar transistor (hereinafter abbreviated as IGBT), a drive circuit having a simple configuration in which a resistor is connected to the insulated gate of the IGBT is generally used. It has been.
[0003]
However, when the IGBT is switched at a high speed, a transient overvoltage may occur due to the stray inductance of the main circuit of the drive circuit, and there is a risk of destroying the element due to the overvoltage. Therefore, in order to suppress a transient overvoltage, a drive circuit equipped with a snubber circuit is often used.
[0004]
However, in the power semiconductor field in recent years, stray inductance of the main circuit has been reduced due to advances in mounting technology, and it has become possible to omit the snubber circuit.
[0005]
Further, high di / dt and high dv / dt are desired due to the demand for switching loss reduction and high switching speed. For example, JP-A-1-183214, JP-A-2000-228868, Japanese Patent No. 3141613 proposes a method of switching the gate resistance in accordance with the switching timing.
[0006]
[Problems to be solved by the invention]
FIG. 8 is a circuit diagram showing the configuration of a conventional drive circuit. As shown in FIG. 8, a first off-gate circuit 105 having a high resistance and a second off-gate circuit 106 having a low resistance are provided at the gate of the IGBT 101. is set up.
[0007]
When the gate signal S1 is turned off, the first off-gate circuit 105 and the second off-gate circuit 106 operate to discharge the gate capacitance at a high speed. At this time, the second off-gate circuit 106 operates for a predetermined time (T1). For this reason, after the predetermined time T1 has elapsed, only the first off-gate circuit 105 operates, so that the discharge rate of the gate capacitance becomes slow.
[0008]
According to the above configuration, when the IGBT 101 is turned off, the discharge of the gate capacitance is accelerated only for the first predetermined time (T1), so that the switching time is shortened. On the other hand, when the voltage Vce between the emitter and the collector of the IGBT 101 is in the transition period, the time T1 has elapsed and the discharge of the gate capacitance is delayed, so that the overvoltage generated between the emitter and the collector can be suppressed.
[0009]
However, when driving with a pulse whose switching on time is very short, the circuit configuration of FIG.
[0010]
In a drive circuit in which an inductive load is actually connected to the IGBT and the discharge rate of the gate capacitance is increased by a certain time when the gate signal is turned off and then delayed, the voltage Vce when the on-pulse time is shortened, and the gate voltage FIG. 9 shows a characteristic diagram when measuring.
[0011]
From the characteristic diagram of FIG. 9, it can be understood that the overvoltage at the OFF time tends to increase as the on-pulse time becomes shorter, and that an extremely short ON pulse generates a large overvoltage several times normal.
[0012]
Next, the operation of the circuit shown in FIG. 8 will be described with reference to the characteristic diagram shown in FIG. The time during which the second off-gate circuit 106 operates and discharges quickly is T1, and the time during which only the first off-gate circuit 105 operates and discharges at a low speed is T2.
[0013]
FIG. 10A is a characteristic diagram showing a switching operation when the mirror capacitance of the gate of the IGBT 101 is sufficiently charged. From the figure, the time T1 elapses after the off signal, and the voltage Vce becomes a transient state after the period shown at the time T2, and di / dt does not increase, so the overvoltage generated between the emitter and the collector is suppressed. I understand that.
[0014]
FIG. 10B shows a case where the discharge is performed at a high speed after a short charging time such that the mirror capacitance of the gate is not sufficiently charged, and a small charge in the gate capacitance is instantaneously discharged. Therefore, the IGBT 101 is turned off during the period of time T1, and the di / dt tends to increase as the on-pulse time becomes shorter. As described above, the snubber circuit may be omitted in recent years. In this case, there is a problem that the power element is destroyed when a large overvoltage occurs.
[0015]
In order to avoid this, it is possible to take a method of prohibiting the input of short pulses in the control program. In this case, however, the controllability at the time of low output deteriorates or the switching frequency is increased. Problems such as obstruction occur.
[0016]
The present invention has been made to solve such a conventional problem. The object of the present invention is to reduce the switching loss while increasing the switching speed, and to reduce the overvoltage at the time of off-switching. An object of the present invention is to provide a semiconductor drive circuit capable of preventing the occurrence of overvoltage even in the case of short pulse switching.
[0017]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to claim 1 is responsive to on / off of the gate signal. Power semiconductor elements having a function of performing a switching operation. In a power semiconductor drive circuit having a function of charging / discharging the charge capacity And Voltage comparison means for comparing the gate voltage of the semiconductor device with a preset reference voltage And when the gate signal is off, When the voltage comparing means determines that the gate voltage is greater than the reference voltage, the gate signal is turned off. The gate capacitance is discharged at a first discharge rate for a fixed time from the first discharge rate, and after the fixed time has elapsed after the gate signal is turned off, the gate capacitance is discharged at a second discharge rate that is slower than the first discharge rate. When the gate signal is off and the gate voltage is determined not to exceed the reference voltage when the gate signal is off, from the time when the gate signal is off, A discharge unit that discharges the gate capacitance at the second discharge rate. It is characterized by that.
[0018]
According to a second aspect of the present invention, there is provided a power semiconductor drive circuit having a function of charging / discharging a gate capacitance in accordance with on / off of a gate signal, and a first off-gate circuit for discharging the gate capacitance at a low speed. A second off-gate circuit that discharges the gate capacitance at a high speed for a certain period, and a hysteresis comparator that has hysteresis characteristics and compares the gate voltage of the power semiconductor element with a preset reference voltage. The first off-gate circuit is driven when the gate signal is turned off, the hysteresis comparator determines that the gate voltage is higher than the reference voltage, and the gate signal is turned off. The second off-gate circuit is driven.
[0019]
According to a third aspect of the present invention, an output signal of the hysteresis comparator and an off signal of the gate signal when the hysteresis comparator determines that the gate voltage is higher are input signals, and the output A logic circuit is provided that outputs a drive signal to the second off-gate circuit when both a signal and an off signal are applied.
[0020]
The invention according to claim 4 has switching means for switching on and off of the second off-gate circuit, and the switching means is determined when the gate voltage is higher by the hysteresis comparator. When the output signal is given, the second off-gate circuit is turned on.
[0021]
The invention according to claim 5 is characterized in that the reference voltage is a value set higher than a charging voltage of a mirror capacitor generated at a gate of the power semiconductor element.
[0022]
According to the sixth aspect of the present invention, the gate signal is turned on / off. Power semiconductor elements having a function of performing a switching operation. In a power semiconductor drive circuit having a function of charging and discharging a gate capacitor, the gate signal is turned on and Half power Voltage detection means for detecting an increase in gate voltage after charging of the mirror capacitance of the conductor element is completed And when the gate signal is off, For voltage detection means Before the mirror capacity is charged. Gate voltage Detecting the rise of When the gate signal is turned off The gate capacitance is discharged at a first discharge rate for a fixed time from the first discharge rate, and after the fixed time has elapsed after the gate signal is turned off, the gate capacitance is discharged at a second discharge rate that is slower than the first discharge rate. When the gate signal is OFF and the voltage detection means does not detect an increase in the gate voltage after the mirror capacitance has been charged, A discharge unit that discharges the gate capacity at the second discharge rate from the off state. It is characterized by that.
[0023]
A power semiconductor drive circuit having a function of charging / discharging a gate capacitor in accordance with on / off of a gate signal, wherein the first off-gate circuit discharges the gate capacitor at a low speed. A second off-gate circuit that discharges the gate capacitance at a high rate for a certain period, a capacitor that holds a charging voltage of the gate capacitance of the semiconductor element after the gate signal is turned on, and a direct current that generates a minute voltage A comparator that compares a voltage value, a voltage value obtained by adding the voltage accumulated in the capacitor and the voltage output from the DC voltage source, and the gate voltage value that rises after charging of the mirror capacitor is completed And when the gate signal is turned on, the first off-gate circuit is driven, and after the gate signal is turned on, the comparator When it is determined that the larger the gate voltage, characterized in that to drive the second off-gate circuit.
[0024]
According to the eighth aspect of the present invention, the gate signal is turned on or off. Power semiconductor elements having a function of performing a switching operation. In a power semiconductor drive circuit having a function of charging / discharging the charge capacity When the gate signal is input and turned on, a charging unit that charges the gate capacitance and Gate signal If the on state continues for a predetermined time, Delay circuit that outputs a delay signal And when the gate signal is off, Delay signal is given from delay circuit Was When the gate signal is turned off The gate capacity is discharged at a first discharge rate during a predetermined time from the first time, and after the predetermined time has elapsed since the gate signal is turned off, at a second discharge rate that is slower than the first discharge rate. When the gate capacitance is discharged and the gate signal is off, when the delay signal is not given from the delay circuit, the gate signal is turned off at the second discharge rate. A discharge unit for discharging the gate capacitance. It is characterized by that.
[0025]
A power semiconductor drive circuit having a function of charging / discharging a gate capacitor in accordance with on / off of a gate signal, wherein the first off-gate circuit discharges the gate capacitor at a low speed. A second off-gate circuit that discharges the gate capacitance at a high speed for a predetermined period; and a delay circuit that outputs a delay signal after a predetermined time has elapsed after the gate signal is turned on. Sometimes, the first off-gate circuit is driven, and when the delay signal is given from the delay circuit, the second off-gate circuit is driven.
[0026]
The invention described in claim 10 is characterized in that the delay time set by the delay circuit is set to a time required for charging the gate capacitance of the power semiconductor element.
[0027]
According to an eleventh aspect of the present invention, the power semiconductor element is an insulated gate bipolar transistor (IGBT).
[0028]
【The invention's effect】
According to the first and second aspects of the present invention, the voltage comparing means detects that the mirror capacitance is sufficiently charged during the period when the gate signal is on and the gate voltage exceeds the reference voltage higher than the mirror capacitance charging voltage. In this case, when the gate signal is turned off, the discharge rate of the gate capacitance is increased by a certain period, and the switching time is shortened to reduce the switching loss. In the subsequent period, the discharge rate is reduced to suppress the occurrence of overvoltage, thereby preventing the power semiconductor element from being damaged.
[0029]
In addition, in the case of short pulse drive where the mirror capacity is not sufficiently charged, the gate voltage does not exceed the reference voltage higher than the mirror capacity charge voltage. Generation of overvoltage can be prevented, and destruction of the power semiconductor element can be avoided.
[0030]
Although the gate voltage value is flat during the period of charging the gate mirror capacitance, this voltage value is known to vary depending on the magnitude of the main current flowing through the IGBT, and the voltage value increases as the main current increases. For this reason, the reference voltage to be compared with the gate voltage is set to a value larger than a value at which the gate voltage at the maximum rated current becomes flat.
[0031]
In addition, since the mirror capacity charging time is shortened as the main current value is small, the time until the gate voltage exceeds the reference voltage is shortened. Therefore, even when the gate signal is a short pulse, the second off-gate circuit operates more effectively when the main current is small than when the main current is large.
[0032]
According to the third and fourth aspects of the invention, since the operation / non-operation of the second off-gate circuit can be determined before the gate signal is turned off, the circuit portion for detecting and determining the gate voltage is an extra high-speed processing circuit. Therefore, a simple circuit can be used at a low cost.
[0033]
According to the invention of claim 5, since the reference voltage is set to a voltage higher than the charging voltage of the mirror capacitor, it is possible to reliably control the operation and non-operation of the second off-gate circuit.
[0034]
According to the sixth and seventh aspects of the present invention, when the gate voltage rises for the second time after the on-gate signal is output (the first rise is the time when the charge capacity is raised, and the second rise is the second rise). ) To increase the rate of discharge of the gate capacitance by a certain period when the gate signal is turned off, and to reduce the rate of discharge in the subsequent period, so that the switching time is shortened to reduce the switching loss, and The occurrence of overvoltage is suppressed.
[0035]
In addition, when it is not detected when the gate voltage rises for the second time after the on-gate signal is output, discharge of the gate capacitance at the off time is performed at a slow rate, thereby preventing the occurrence of overvoltage and Destruction can be avoided.
[0036]
Further, the second rise in the gate voltage varies depending on the magnitude of the main current, and the voltage value and the charging time of the mirror capacitor until the start of the rise also vary. Since the rising point is detected, it is possible to reliably detect the end of charging of the mirror capacitor without being affected by the gate voltage due to the magnitude of the main current. Further, since the configuration is such that the end of charging of the mirror capacitor is detected, the second off-gate circuit operates effectively even when the main current value is reduced and the mirror capacitor charging time is shortened.
[0037]
According to the eighth to tenth aspects, the time required for charging the mirror capacitance at the maximum rated current is set as the delay time of the delay circuit. Therefore, when the on-pulse is sufficiently long and charging of the mirror capacitor is surely completed, the output of the delay circuit is turned on after the delay setting time has elapsed, and therefore the second off-gate circuit operates when the gate is turned off. Therefore, the discharge rate of the gate capacitance is increased for a certain period, and the switching time can be shortened. On the other hand, when the on-pulse is shorter than the delay setting time and the charging of the mirror capacitor does not end, the output of the delay circuit is turned off and the second off-gate circuit does not operate. Can be suppressed.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a power semiconductor drive circuit according to the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a power semiconductor drive circuit according to the first embodiment.
[0039]
As shown in the figure, the power semiconductor drive circuit 30 includes an IGBT (power semiconductor element) 1 for switching operation and a gate drive power supply 3 for driving the IGBT 1. A freewheel diode 2 is connected in antiparallel between the emitter and collector of the IGBT 1.
[0040]
The low potential side (minus side) of the gate drive power supply 3 is connected to the emitter terminal of the IGBT 1, and an on-gate circuit 4 is provided between the high potential side (plus side) and the low potential side of the power supply 3. , A gate resistor 7, a high-resistance gate resistor 8, and a first off-gate circuit 5 connected in series. Similarly, between the high potential side and the low potential side of the gate drive power supply 3, the voltage dividing resistor 11 and the voltage dividing resistor 12 are connected. series Connection circuit is connected.
[0041]
The connection point between the gate resistor 7 and the gate resistor 8 is connected to the gate terminal of the IGBT 1, and the gate terminal is further connected to the emitter of the IGBT 1 via the low resistance gate resistor 9 and the second off-gate circuit 6. It is connected to a terminal (low potential side of the gate drive power supply 3).
[0042]
The gate terminal of the IGBT 1 is connected to one input terminal (positive input) of the hysteresis comparator (voltage comparison means) 10, and the other input terminal (negative input) of the hysteresis comparator 10 is connected to the voltage dividing resistor 11. It is connected to a connection point with the piezoresistor 12.
[0043]
The output terminal of the hysteresis comparator 10 is connected to one input terminal of a two-input OR circuit (logic circuit) 14 via an inverter 13, and the other input terminal of the OR circuit 14 is connected to the input terminal of the gate signal S1. It is connected. Further, this input terminal is connected to the input terminals of the on-gate circuit 4 and the first off-gate circuit 5.
[0044]
The second off-gate circuit 6 includes, for example, a transistor TR1, a resistor R1, and a capacitor C1 as shown in FIG. Further, the second off-gate circuit 6 can be constituted by a resistance transistor TR2, a resistance R2, and a capacitor C2, as shown in FIG.
[0045]
Next, the operation of the first embodiment configured as described above will be described. FIG. 3 is a timing chart showing the operation of the power semiconductor drive circuit 30 according to the present embodiment. FIG. 3A shows a case where the gate-on pulse of the IGBT 1 is long, and FIG. Each short case is shown.
[0046]
First, the operation when the gate-on pulse is long will be described with reference to FIG. As shown in (a) of FIG. 3A, when the gate signal S1 is turned on at time t1, the gate voltage Vg of the IGBT 1 rises as shown in (b). When the mirror capacitor starts to be charged, the gate voltage Vg shows a flat value with time. Thereafter, when the charging of the mirror capacitor is completed at time t2, the gate voltage starts to rise again and reaches the voltage of the gate drive power supply 3.
[0047]
Here, when the higher threshold value of the two threshold values set by the hysteresis comparator 10 is set to a value higher than the voltage value of the flat portion of the gate voltage, as shown in FIG. When voltage Vg is lower than this threshold (between times t1 and t2), as shown in (c), the output signal of hysteresis comparator 10 is at L level, and gate voltage Vg is higher than the threshold. In the case (after time t2), the output signal of the hysteresis comparator 10 becomes H level.
[0048]
Next, when the gate signal S1 is turned off, as shown in (d), the first off-gate circuit 5 starts its operation and discharges the gate capacitance of the IGBT1. Further, since the output signal of the hysteresis comparator 10 is inverted by the inverter 13 to give an L level signal to one input terminal of the OR circuit 14, OR circuit 14 When the OFF signal of the gate signal S1 is input to the other input terminal, the output signal of the OR circuit 14 becomes L level. As a result, the second off-gate circuit 6 shown in (e) starts operating.
[0049]
The second off-gate circuit 6 discharges the gate capacitance at a high speed for a certain time T1 (that is, times t3 to t4), and stops its operation when the set time T1 elapses. After that (after time t4), the first off-gate circuit 5 discharges the gate capacitance at a slow rate, so that the overvoltage of the emitter-collector voltage Vce at the time of off is kept small as shown in (f).
[0050]
If the lower threshold value of the hysteresis comparator 10 is set to a value sufficiently lower than the voltage value of the flat portion of the gate voltage Vg, the hysteresis is reduced by turning off the gate signal S1 and decreasing the gate voltage Vg. When it becomes lower than the lower threshold value of the comparator 10, the output becomes L level (time t5), and the output signal of the OR circuit 14 becomes H level.
[0051]
Thus, overvoltage generated between the emitter and the collector can be prevented when the gate-on pulse is long.
[0052]
Next, a case where the gate-on pulse is short will be described with reference to FIG. As shown in FIG. 3B (A), when the gate signal S1 is turned on at time t11, as shown in (B), the gate voltage Vg of the IGBT 1 rises and charging of the mirror capacitance starts. Is done. At this time, the gate signal S1 is turned off before the charging of the mirror capacitor is completed (time t12).
[0053]
In this case, since the gate voltage Vg does not exceed the higher threshold voltage set by the hysteresis comparator 10, the hysteresis comparator 10 continues to output an L level signal as shown in (c). The output signal of the OR circuit 14 remains at the H level.
[0054]
For this reason, even if the gate signal S1 is turned off, the output of the OR circuit 14 maintains the H level, and the second off-gate circuit 6 does not operate as shown in FIG. Only 5 operates to discharge the gate capacitance of the IGBT 1 at a slow rate.
[0055]
As a result, although the switching time when the gate signal S1 is OFF is longer than usual, overvoltage generated between the emitter and the collector can be suppressed to prevent the element from being damaged.
[0056]
Further, since the operation of the second off-gate circuit 6 can be determined before the gate signal S1 is turned off, the circuit portion for detecting and determining the gate voltage Vg does not require a special high-speed processing circuit. A simple comparator and arithmetic circuit can be used.
[0057]
Next, a second embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing a configuration of the power semiconductor drive circuit 31 according to the second embodiment. Since the circuit 31 shown in the figure has an overlapping portion as compared with the circuit 30 shown in FIG. 1, only the configuration of the different portion will be described.
[0058]
That is, the power semiconductor drive circuit 31 according to the second embodiment does not include the inverter 13 and the OR circuit 14 shown in FIG. Further, a switch (switching means) 15 is provided between the second off-gate circuit 6 and the emitter terminal of the IGBT 1, and the switch 15 is turned on / off according to the output signal of the hysteresis comparator 10. Is configured to be controlled. That is, the switch 15 is turned on when the output signal of the hysteresis comparator 10 is at the H level and turned off when the output signal is at the L level. Even in such a configuration, since the second off-gate circuit 6 operates when the output signal of the hysteresis comparator 10 becomes H level, the same effect as in the first embodiment can be obtained.
[0059]
Next, a third embodiment of the present invention will be described. FIG. 5 is a circuit diagram showing a configuration of the power semiconductor drive circuit 32 according to the third embodiment. Here, the gate resistance switching circuit is the same as in the first and second embodiments described above, and the detection method will be described.
[0060]
Reference numeral 16 shown in FIG. 5 denotes a capacitor. One terminal of the capacitor 16 is connected to the emitter terminal of the IGBT 1, and the other terminal is connected to the gate terminal of the IGBT 1 via the switching transistor 17.
[0061]
A diode 18 is connected to the switching transistor 17 in parallel with the switching transistor 17. It is assumed that a high frequency on / off signal from a pulse signal oscillator (not shown) is inputted to the gate terminal of the switching transistor 17.
[0062]
A low potential (minus) terminal of a constant voltage source (DC voltage source) 19 is connected to the other terminal of the capacitor 16, and a high potential (plus) terminal of the constant voltage source 19 is connected to a negative input terminal of the comparator 20. It is connected. The positive input terminal of the comparator 20 is connected to the gate terminal of the IGBT 1. The output terminal of the comparator 20 is connected to the input terminal of the second off-gate circuit 6 (not shown in FIG. 5) shown in FIG. 1 or FIG.
[0063]
Next, the operation of the third embodiment will be described. When an ON signal is input to the gate terminal of the switching transistor 17, the capacitor 16 is connected in parallel to the gate terminal and the emitter terminal of the IGBT1. Consider a case where an ON signal is applied to the gate terminal of the IGBT 1.
[0064]
As the gate voltage of the IGBT 1 rises, the capacitor 16 is charged to the same potential as the gate voltage only during the period when the switching transistor 17 is on, and that potential is maintained during the off period. The constant voltage source 19 has a minute voltage value, and a voltage value slightly larger than the voltage of the capacitor 16 is input to the negative side input terminal of the comparator 20.
[0065]
Since the gate voltage is input to the positive input terminal of the comparator 20, the gate voltage rises greatly, and if the rate of increase is greater than the voltage value of the constant voltage source 19 during the OFF period of the switching transistor 17, the comparator 20. Output becomes H level. On the other hand, when the gate voltage Vg of the IGBT 1 is decreasing or when the voltage Vg does not change, the voltage value obtained by adding a constant voltage to the voltage of the capacitor 16 is more than the gate voltage value Vg. Since it increases, the output of the comparator 20 becomes L level.
[0066]
That is, this circuit can detect the moment when the gate voltage Vg of the IGBT 1 falls or rises from a constant voltage value. For this reason, when the gate signal is turned on and the mirror capacitance is sufficiently charged, the output of the comparator 20 becomes H level twice, and when the mirror capacitance is insufficiently charged, the comparator output becomes H level only once. Therefore, it is sufficient to detect only the second H level and operate the second off gate circuit 6.
[0067]
Note that the method for storing the gate voltage in the capacitor is not limited to the combination of the switching transistor and the diode. For example, a transfer gate may be used, and a method corresponding to the gist of the present invention can be applied.
[0068]
Next, a fourth embodiment of the present invention will be described. FIG. 6 is a block diagram showing a configuration of a power semiconductor drive circuit according to the fourth embodiment. The power semiconductor drive circuit 33 shown in the figure is different from the circuit shown in FIG. 1 in that it includes a delay circuit 21 and does not include the resistors 11 and 12 and the hysteresis comparator 10. is doing.
[0069]
An input terminal of the gate signal S 1 is connected to the input terminal of the delay circuit 21, and the output terminal of the delay circuit 21 is connected to the inverter 13.
[0070]
When the rising edge of the gate signal S1 is detected, an on signal is output from the output terminal of the delay circuit 21 after a predetermined time has elapsed by the delay circuit 21. When this output signal is on, the second off-gate circuit 6 can be operated by the gate-off signal.
[0071]
FIG. 7 is a characteristic diagram showing the time change of the gate voltage Vg of the IGBT 1 for each magnitude of the main current flowing through the IGBT 1. From this figure, the larger the current value, the more the gate mirror capacitance of the IGBT 1 is charged. It has been found that the time required for this is increased. Therefore, the time for charging the mirror capacitance at the maximum rated current is set as the delay time of the delay circuit 21. In the case of an on pulse longer than the delay set time, the output of the delay circuit 21 is turned on, so that the second off-gate circuit 6 operates and the discharge rate of the gate capacitance can be increased for a certain period. Time can be shortened. In the case of an on pulse shorter than the delay setting time, the output of the delay circuit 21 is off, so the second off-gate circuit 6 does not operate, the discharge rate of the gate capacitance is slow, and the overvoltage is suppressed.
[0072]
As described above, the power semiconductor drive circuit 33 according to the fourth embodiment can prevent overvoltage generated between the collector and the emitter, as in the first embodiment.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a power semiconductor drive circuit according to the present invention.
FIG. 2 is a circuit diagram showing a specific configuration of a second off-gate circuit shown in FIG. 1;
FIG. 3 is a timing chart showing the operation of each part of the power semiconductor drive circuit according to the first embodiment.
FIG. 4 is a circuit diagram showing a configuration of a second embodiment of a power semiconductor drive circuit according to the present invention.
FIG. 5 is a circuit diagram showing a configuration of a third embodiment of a power semiconductor drive circuit according to the present invention;
FIG. 6 is a circuit diagram showing a configuration of a fourth embodiment of a power semiconductor drive circuit according to the present invention.
FIG. 7 is a characteristic diagram showing temporal changes in the gate voltage Vg of the IGBT for each magnitude of the main current flowing through the IGBT.
FIG. 8 is a circuit diagram showing a configuration of a conventional power semiconductor drive circuit.
FIG. 9 is a characteristic diagram showing changes in Vce with respect to Vce, Vg, and gate-on time when a conventional power semiconductor is used.
FIG. 10 is a timing chart showing the operation of each part of a conventional power semiconductor drive circuit.
[Explanation of symbols]
1 IGBT (Power Semiconductor Device)
2 Freewheel diode
3 Gate drive power supply
4 On-gate circuit
5 First off-gate circuit
6 Second off-gate circuit
7 Gate resistance
8 Gate resistance (high resistance value)
9 Gate resistance (low resistance)
10 Hysteresis comparator (voltage comparison means)
11,12 Divider resistance
13 Inverter
14 OR circuit (logic circuit)
15 switch (switching means)
16 capacitors
17 Switching transistor
18 Diode
19 Constant voltage source (DC voltage source)
20 Comparator
21 Delay circuit
30, 31, 32, 33 Power semiconductor drive circuit

Claims

The gate signal ON, in response to off, Te power semiconductor drive circuit odor provided with the function of the Gate capacitance of the power semiconductor device having a function of performing a switching operation for charging and discharging,
The gate voltage of the power semiconductor device, a voltage comparison means for comparing a reference voltage set in advance,
When the gate signal is turned off, in front Symbol voltage comparing means, when said gate voltage is determined to be larger than the reference voltage, the time constant from the off of the gate signal, at a first discharge rate The gate capacitance is discharged, and after the predetermined time has elapsed since the gate signal is turned off, the gate capacitance is discharged at a second discharge rate lower than the first discharge rate, and the gate signal When the gate voltage does not exceed the reference voltage when the voltage comparison means determines that the gate capacitance is not changed at the second discharge rate from the time when the gate signal is turned off. A power semiconductor drive circuit comprising: a discharge unit that discharges

In a power semiconductor drive circuit having a function of charging / discharging a gate capacitance in accordance with on / off of a gate signal,
A first off-gate circuit for discharging the gate capacitance at a slow rate;
A second off-gate circuit for discharging the gate capacitance at a high rate for a certain period;
A hysteresis comparator that has a hysteresis characteristic and compares a gate voltage of the power semiconductor element with a preset reference voltage;
When the gate signal is off, the first off-gate circuit is driven, the hysteresis comparator determines that the gate voltage is higher than the reference voltage, and the gate signal is off. A power semiconductor driving circuit for driving a second off-gate circuit.

When the hysteresis comparator determines that the gate voltage is higher, the output signal of the hysteresis comparator and the off signal of the gate signal are input signals, and both the output signal and the off signal are given. 3. The power semiconductor drive circuit according to claim 2, further comprising a logic circuit that outputs a drive signal to the second off-gate circuit.

Switching means for switching on and off of the second off-gate circuit, and the switching means is provided when an output signal is given when the hysteresis comparator determines that the gate voltage is higher. 3. The power semiconductor drive circuit according to claim 2, wherein the second off-gate circuit is turned on.

5. The power semiconductor drive according to claim 1, wherein the reference voltage is a value set higher than a charging voltage of a mirror capacitor generated at a gate of the power semiconductor element. circuit.

The gate signal ON, in response to off, the power semiconductor driver circuit which is a function of the Gate capacitance of the power semiconductor device to charge and discharge having a function of performing switching operation,
The gate signal is turned on, and a voltage detecting means for charging the Miller capacitance of the previous SL power semiconductors element detects an increase in the gate voltage after the completion,
When the gate signal is turned off, it boiled said voltage detecting means, when the charging of the Miller capacitance has detected an increase in pre-Symbol gate voltage after the completion of a predetermined time from the gate signal OFF, the first Discharging the gate capacitance at a discharge rate, and after the fixed time has elapsed from turning off the gate signal, discharging the gate capacitance at a second discharge rate that is slower than the first discharge rate; and When the gate signal is off, when the voltage detection means does not detect an increase in the gate voltage after the mirror capacitor has been charged, A power semiconductor drive circuit comprising: a discharge unit that discharges the gate capacitance at a discharge rate .

In a power semiconductor drive circuit having a function of charging / discharging a gate capacitance in accordance with on / off of a gate signal,
A first off-gate circuit for discharging the gate capacitance at a slow rate;
A second off-gate circuit for discharging the gate capacitance at a high rate for a certain period;
After the gate signal is turned on, a capacitor that holds a charging voltage of the gate capacitance of the semiconductor element;
A DC voltage source for generating a minute voltage;
A comparator that compares the voltage value obtained by adding the voltage accumulated in the capacitor and the voltage output from the DC voltage source with the gate voltage value that rises after charging of the mirror capacitance generated at the gate is completed. And having
When the gate signal is turned on, the first off-gate circuit is driven, and after the gate signal is turned on, the second off-gate is turned on when the comparator determines that the gate voltage is higher. A power semiconductor driving circuit for driving a circuit.

The gate signal ON, in response to off, the power semiconductor driver circuit which is a function of the Gate capacitance of the power semiconductor device to charge and discharge having a function of performing switching operation,
A delay circuit that outputs a delay signal when the ON state of the gate signal continues for a predetermined time ; and
When the gate signal is turned off, when the delay signal from the delay circuit has been found given, during the predetermined time off of the gate signal, to discharge the gate capacitance at a first discharge rate In addition, after the predetermined time has elapsed since the gate signal is turned off, the gate capacitance is discharged at a second discharge rate that is slower than the first discharge rate, and the gate signal is turned off, A power semiconductor drive comprising: a discharge unit that discharges the gate capacitance at the second discharge rate from the turning off of the gate signal when a delay signal is not supplied from the delay circuit; circuit.

In a power semiconductor drive circuit having a function of charging / discharging a gate capacitance in accordance with on / off of a gate signal,
A first off-gate circuit for discharging the gate capacitance at a slow rate;
A second off-gate circuit for discharging the gate capacitance at a high rate for a certain period;
A delay circuit that outputs a delay signal after a predetermined time has elapsed since the gate signal was turned on, and
A power semiconductor drive circuit, wherein the first off-gate circuit is driven when the gate signal is off, and the second off-gate circuit is driven when a delay signal is applied from the delay circuit.

10. The delay time set by the delay circuit is set to a time required for charging a gate capacitance of the power semiconductor element. 10. Power semiconductor drive circuit.

The power semiconductor drive circuit according to claim 1, wherein the power semiconductor element is an insulated gate bipolar transistor (IGBT).