JP4161737B2

JP4161737B2 - Method and apparatus for driving semiconductor device

Info

Publication number: JP4161737B2
Application number: JP2003041979A
Authority: JP
Inventors: 昌士由良; 将弘岩村; 直樹桜井; 可昌 ▲高▼橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-02-20
Filing date: 2003-02-20
Publication date: 2008-10-08
Anticipated expiration: 2023-02-20
Also published as: JP2004253582A

Description

【０００１】
【発明の属する技術分野】
半導体装置及びその駆動方法に関し、特に、電圧駆動型の半導体装置及びその駆動方法に関する。
【０００２】
【従来の技術】
絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下ＩＧＢＴと称す）や、ＭＯＳＧＴＯ（Metal Oxide Semiconductor Gate Turn-off Thyristor）等の電圧駆動型半導体素子は、電流駆動型半導体素子に比べて駆動電力が小さく、駆動回路を簡単にできるため、電源やインバータ等の分野に急速に広まっている。その駆動方法は、ゲート抵抗に着目すると、従来固定で制御されていたが、例えば特開平９−４６２０１号公報にて開示されているように、ターンオン損失低減とターンオン時の主電流の時間変化率ｄｉ／ｄｔを低減する目的で、ターンオン動作の種々のモードにおいて適当な値の抵抗に切り換えて制御する方法が提案されている。
【０００３】
図１２に従来の駆動回路の一例を示した。本図では駆動の対象となるＩＧＢＴのみが表示され、ＩＧＢＴに接続される負荷やターンオフ制御に関わる構成やその他のＩＧＢＴ装置の構成は省略されている。
【０００４】
本従来例の駆動装置は、入力端子７に加えられるオン信号Ｖｉｎに従ってＩＧＢＴ１を駆動するもので、駆動回路２および駆動回路３と、駆動回路２，駆動回路３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４および５とゲート用電源ＶＧＥと、各駆動回路の動作を制御する制御装置６とを有する。制御装置６は、駆動回路を切り換えるタイミングを決定するタイミング決定装置８と、当該タイミング決定装置８の出力に応じて駆動回路２と駆動回路３とを切り換える論理回路を有する。ゲート抵抗５の抵抗値Ｒｂは、ゲート抵抗４の抵抗値Ｒａよりも小さく設定される。
【０００５】
本従来例でのタイミング決定装置８はＩＧＢＴ１のコレクタ電圧を検出して駆動回路２と駆動回路３とを切り換えるタイミングを決定している。本従来例でのタイミング決定装置８の構成は、ＩＧＢＴ１のコレクタに直列接続されるツェナーダイオード１３と抵抗１４と抵抗１５と、抵抗１４および抵抗１５の接続点にそれぞれのベースが接続されているｎｐｎトランジスタ１６およびｐｎｐトランジスタ１７とからなる。ツェナーダイオード１３には、ＩＧＢＴ１のコレクタ−ゲート間容量のためターンオン動作中のゲート電圧が一定になるミラー期間におけるコレクタとエミッタ間電圧Ｖｃｅ（ｒｅｓ）よりも高い降伏電圧のものが選択される。
【０００６】
図１３に図１２に示した従来例の各部における波形を示した。入力端子７より図１３(１)に示したゲートオン信号が入力されると、ＩＧＢＴ１のコレクタ電圧は降下して行くが、ターンオン初期にてコレクタ電圧がツェナーダイオード１３のツェナー電圧よりも高い時には、ツェナーダイオード１３が導通し電流が抵抗１４および抵抗１５に流れる。この時抵抗１５に生ずる電圧降下によりｎｐｎトランジスタ１６がオンし、タイミング決定装置８からはＨｉｇｈレベルが出力される。
【０００７】
この出力電圧がＨｉｇｈレベルであり、かつＨｉｇｈレベルの入力端子７にオン信号が入力されている期間では、ＮＡＮＤゲート１０によりｎｐｎトランジスタＱ３にオフ信号が伝わり駆動回路２が動作する。その結果ＩＧＢＴ１のゲートには、駆動回路２のＱ１から抵抗値Ｒａのゲート抵抗４を通して充電電流が供給される。
【０００８】
次にＩＧＢＴ１のゲート容量が充電されコレクタ電圧がツェナーダイオード１３のツェナー電圧以下に低下すると、ツェナーダイオード１３には電流が流れなくなる。するとｐｎｐトランジスタ１７がオン状態になりタイミング決定装置８からの出力はＬｏｗレベルとなる。
【０００９】
この出力がＬｏｗレベル、かつ入力端子７にＨｉｇｈレベルのオン信号が加わっている期間では、ＮＡＮＤゲート１０によりｎｐｎトランジスタＱ３がオンし駆動回路２が停止するとともに、ＮＡＮＤゲート１１によりｎｐｎトランジスタＱ６にオフ信号が出力され、駆動回路３が動作する。したがって図１３（４）に示したようにＩＧＢＴ１のゲートには、抵抗値Ｒａのゲート抵抗４よりも小さな抵抗値Ｒｂを有するゲート抵抗５を通して充電電流が供給される。
【００１０】
ここでツェナーダイオード１３のツェナー電圧がミラー期間におけるコレクタとエミッタ間電圧Ｖｃｅ（ｒｅｓ）よりも高い降伏電圧であるため、切り換えのタイミングｔ１はターンオン動作中ＩＧＢＴ１のゲート電圧がほぼ一定となるミラー期間、すなわち図１３（５）における期間ｔ３の間に設定されるのが特徴であり、ｔｄ＋ｔ２＜ｔ１＜ｔｄ＋ｔ２＋ｔ３と表すことができる。
【００１１】
【特許文献１】
特開平９−４６２０１号公報
【００１２】
【発明が解決しようとする課題】
ＩＧＢＴのミラー現象は素子ごとに異なり、素子ごとにミラー期間中のゲート電圧やミラー期間の長さは大きく変動する。従来例においてゲート抵抗を切り換えるタイミングはミラー期間であることが特徴であったが、そのタイミングで
ＩＧＢＴが安定したオン状態に至っていないことがありうる。
【００１３】
安定したオン状態に至る前にゲート抵抗が切り換わり小さな抵抗値になると、図１３（６）に示したようにＩＧＢＴの主電流の立ち上がりが急峻になる。IGBT回路の浮遊インダクタンスＬに流れる電流の時間変化によって生じる跳ね上がり電圧（Ｌ×ｄｉ／ｄｔ）も大きくなる。従来の駆動回路においては、この跳ね上がり電圧による素子や装置の破壊、あるいは当該跳ね上がり電圧により生ずるノイズに起因して誤動作が発生するという問題があった。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の電圧駆動型半導体装置の駆動方法は、ゲート電極に制御信号が加わった後に、ゲート電圧が時間とともに上昇および／または下降する第１の期間と、第１の期間の後にゲート電圧がほぼ一定となる第２の期間と、第１及び第２の期間経過後に前記ゲート電極に印加される駆動電圧は、第１及び第２の期間に印加される駆動電圧よりも低くすることを特徴とする。
【００１５】
また、これは、ゲート電極に印加する駆動電圧をゲート電極に制御信号が加わった初期状態が終了した後に変化させることに特徴がある。
【００１６】
【発明の実施の形態】
上記目的を達成するために、本発明の実施例における電圧駆動型半導体装置の駆動方法はゲート電極に制御信号が加わった以降の初期状態が、ゲート電圧が時間とともに上昇および／または下降する第１の期間と当該第１の期間に引き続きゲート電圧がほぼ一定となる第２の期間とを少なくとも含んでいる、主電流を流すための高電位側の第１の電極と低電位側の第２の電極と、主電流を制御するためのゲート電極とを有する電力用半導体素子を備えた半導体装置の駆動方法において、初期状態をすべて含む第３の期間にてゲート電極に印加する駆動電圧を、該第３の期間に続く第４の期間にてゲートに印加する駆動電圧よりも低くするものであり、ゲート電極に印加する駆動電圧を初期状態が終了した後で変化させることにある。
【００１７】
本発明の実施例における電圧駆動型半導体装置の駆動方法は、ゲート電極に制御信号が加わった以降の初期状態が、ゲート電圧が時間とともに上昇および／または下降する第１の期間と当該第１の期間に引き続きゲート電圧がほぼ一定となる第２の期間とを少なくとも含んでいる、主電流を流すための高電位側の第１の電極と低電位側の第２の電極と、主電流を制御するためのゲート電極とを有する電力用半導体素子を備えた半導体装置の駆動方法において、第３の期間には駆動電圧として予め定めた電圧を第１の抵抗値を有する第１のゲート抵抗を通してゲート電極に印加し、第４の期間には予め定めた駆動電圧を第１の抵抗値よりも小さな抵抗値の第２の抵抗値を有する第２の抵抗を通してゲート電極に印加するものであり、駆動電圧として生成した予め定めた電圧を第１の抵抗値を有する第１のゲート抵抗を通してゲート電極に印加する第３の期間から、予め定めた駆動電圧を第１の抵抗値よりも小さな抵抗値の第２の抵抗値を有する第２の抵抗を通してゲート電極に印加する第４の期間に、初期状態が終了した後で変化させる。
【００１８】
本発明の実施例における電圧駆動型半導体装置の駆動方法は、ゲート電極に制御信号が加わった後に主電流が時間とともに上昇および／または下降する第５の期間と、該第５の期間の後主電流が下降および／または上昇して安定した状態に至るまでの第６の期間とを少なくとも含んでいる電力用半導体装置の駆動方法において、第６の期間をすべて含む第７の期間にてゲート電極に印加する駆動電圧を、第７の期間に続く第８の期間にてゲートに印加する駆動電圧よりも低くするものであり、ゲート電極に印加する駆動電圧を初期状態が終了した後で変化させる。
【００１９】
本発明の実施例における電圧駆動型半導体装置の駆動方法は、ゲート電極に制御信号が加わった後に主電流が時間とともに上昇および／または下降する第５の期間と、該第５の期間の後主電流が下降および／または上昇して安定した状態に至るまでの第６の期間とを少なくとも含んでいる電力用半導体装置の駆動方法において、第７の期間には駆動電圧として予め定めた電圧を第１の抵抗値を有する第１のゲート抵抗を通してゲート電極に印加し、第８の期間には予め定めた駆動電圧を第１の抵抗値よりも小さな抵抗値の第２の抵抗値を有する第２の抵抗を通してゲート電極に印加するものであり、駆動電圧として予め定めた電圧を第１の抵抗値を有する第１のゲート抵抗を通してゲート電極に印加する第７の期間から、予め定めた駆動電圧を第１の抵抗値よりも小さな抵抗値の第２の抵抗値を有する第２の抵抗を通してゲート電極に印加する第８の期間に、第５の期間が終了した後で変化させる。
【００２０】
本発明の実施例における電圧駆動型半導体装置の駆動方法は、半導体装置のゲート電極に駆動電圧を印加して駆動する半導体装置の駆動装置において、駆動電圧を生成する第１および第２の駆動回路と、第１の駆動回路とゲート電極とを接続する第１のゲート抵抗と、第２の駆動回路とゲート電極とを接続する第１のゲート抵抗の抵抗値よりも小さい第２の抵抗値を有する第２のゲート抵抗と、入力される制御信号に応じて最初に第１の駆動回路を動作させるとともに、動作させる駆動回路を切り換えるタイミングを決定し、該タイミングに応じて第１の駆動回路の動作を停止し、第２の駆動回路の動作を開始する制御回路とを有し、制御回路は第３の期間から第４の期間に切り換えるためのタイミングを決定するタイミング決定装置を有する。
【００２１】
本発明の実施例における電圧駆動型半導体装置の駆動方法は、半導体装置のゲート電極に駆動電圧を印加して駆動する半導体装置の駆動装置において、駆動電圧を生成する第１および第２の駆動回路と、第１の駆動回路とゲート電極とを接続する、第１のゲート抵抗と、第２の駆動回路とゲート電極とを接続する第１のゲート抵抗の抵抗値よりも小さい第２の抵抗値を有する第２のゲート抵抗と、入力されるオン信号に応じて最初に第１の駆動回路を動作させた後に、タイミングを決定し、該タイミングに応じて第２の駆動回路の動作を開始する制御回路とを有し、制御回路は第４の期間に第２の駆動回路を起動するためのタイミングを決定するタイミング決定装置を有する。
【００２２】
タイミング決定装置は、入力されるオン信号入力後、第１および第２の期間からなる初期状態を含んで設定される期間だけ遅延させる遅延回路を有し、該遅延信号が出力された時点をタイミングとする。
【００２３】
あるいはタイミング決定装置は、半導体素子の第１の電極の電位を検出し、検出された第１の電極の電位が予め定めた基準となる電圧値以下および／または以上かどうかを判定する判定回路を有し、該判定の結果検出された半導体素子の第１の電位が予め定めた電圧値以下および／または以上となった時点をタイミングとする。
【００２４】
あるいはタイミング決定装置は、半導体素子のゲート電圧を検出し、検出されたゲート電圧が予め定めた基準となる電圧値以上および／または以下かどうかを判定するゲート電圧判定回路を有し、該判定の結果検出されたゲート電圧が予め定めた電圧値以上および／または以下となった時点をタイミングとする。
【００２５】
あるいはタイミング決定装置は、半導体素子の主電流および主電流の電流量に応じて変化する電流のうち、いずれか一つを検出し検出された電流値が予め定めた基準となる電流値以上および／または以下かどうかを判定する電流判定回路を有し、該判定の結果検出された電流値が予め定めた電流値以上および／または以下となった時点をタイミングとする。
【００２６】
あるいはタイミング決定装置は、各種検出時点から予め定めた時間だけ計測するタイマー回路を有し、各種検出時点から予め定めた時間だけ経過してタイマー回路から出力が出された時点をタイミングとする。
【００２７】
あるいはタイミング決定装置は、各種検出時点から予め定めた時間だけ継続して検出し続けることを検知するフィルタ回路を有し、各種検出時点から予め定めた時間だけ経過してフィルタ回路から出力が出された時点をタイミングとする。
【００２８】
あるいはタイミング決定装置が有する各種判定回路で基準となる値を可変とするための機能を有する。
【００２９】
上述の実施例に関する駆動装置および方法によれば、ミラー期間が完全に終了した後にモードの切り換えのタイミングを設定するため、主素子が安定したオン状態に至る前にモードが切り換わることがなく、従来装置に孕んでいた急激な電流変化に起因して発生する跳ね上がり電圧による素子破壊，装置破壊の危険や誤動作の問題のない高い信頼性の駆動回路が得られる。
【００３０】
以下に本発明の実施例を図面を用いて詳細に説明する。
【００３１】
図１に本発明の第１の実施例を示した。本図では駆動の対象となるＩＧＢＴのみが表示され、ＩＧＢＴに接続される負荷やターンオフ制御に関わる構成やその他のＩＧＢＴ装置の構成は省略されている。
【００３２】
本実施例の駆動装置は、入力端子７に加えられるオン信号Ｖｉｎに従ってＩＧＢＴ１を駆動するもので、駆動回路２および駆動回路３と、駆動回路２，駆動回路３とＩＧＢＴ１のゲートとをそれぞれ接続する抵抗４および抵抗５と、ゲート用電源＋Ｖと、各駆動回路の動作を制御する制御装置６とを有する。制御装置６は駆動回路を切り換えるタイミングを決定するタイミング決定装置８と、当該タイミング決定装置８の出力に応じて駆動回路２と駆動回路３とを切り換える論理回路を有する。ゲート抵抗５の抵抗値Ｒｂは、ゲート抵抗４の抵抗値Ｒａよりも小さく設定される。また本実施例では駆動回路はｐＭＯＳトランジスタで構成されているが、それ以外の他のスイッチ機能を有する装置であってもまったく構わない。
【００３３】
本実施例でのタイミング決定装置８はＩＧＢＴ１のコレクタ電圧を検出して駆動回路２と駆動回路３とを切り換えるタイミングを決定している。
【００３４】
本実施例でのタイミング決定装置８の構成は、ＩＧＢＴ１のコレクタに直列接続されるツェナーダイオード１３と抵抗１４と抵抗１５と、抵抗１４および抵抗１５の接続点にそれぞれのベースが接続されているｎｐｎトランジスタ１６およびｐｎｐトランジスタ１７、およびタイマー回路とからなる。ツェナーダイオード１３には、ツェナー電圧がＩＧＢＴ１のコレクタ−ゲート間容量のためターンオン動作中のゲート電圧が一定になるミラー期間が終了する時におけるコレクタとエミッタ間電圧Ｖｃｅ（ｒｅｓ）よりも低い降伏電圧のものが選択される。これによってミラー期間終了後に駆動回路が切り換えられることになる。
【００３５】
図２に図１に示した本実施例の各部における波形を示した。入力端子７より図２（１）に示したゲートオン信号Ｖｉｎが入力されると、ＩＧＢＴ１のコレクタ電圧は降下して行くが、ターンオン初期にてコレクタ電圧がツェナーダイオード１３のツェナー電圧よりも高い時には、ツェナーダイオード１３が導通し電流が抵抗１４および抵抗１５に流れる。この時抵抗１５に生ずる電圧降下によりnpnトランジスタ１６がオンし、タイミング決定装置８からはＨｉｇｈレベルが出力される。
【００３６】
この出力電圧がＨｉｇｈレベルであり、かつ入力端子７にＨｉｇｈレベルのオン信号Ｖｉｎが入力されている期間では、ＮＡＮＤゲート１０によりｐＭＯＳトランジスタＳａにオン信号が伝わり駆動回路２が動作する。その結果ＩＧＢＴ１のゲートには、駆動回路２から抵抗値Ｒａのゲート抵抗４を通して電流が供給される。
【００３７】
次にＩＧＢＴ１のゲート容量が充電されコレクタ電圧がツェナーダイオード１３のツェナー電圧以下に低下すると、ツェナーダイオード１３には電流が流れなくなる。するとｐｎｐトランジスタ１７がオン状態になりタイミング決定装置８からの出力はＬｏｗレベルとなる。
【００３８】
この出力がＬｏｗレベルかつ入力端子７にＨｉｇｈレベルのオン信号Ｖｉｎが加わっている期間では、ＮＡＮＤゲート１０によりｐＭＯＳトランジスタＳａにオフ信号が入力され駆動回路２が停止するとともに、ＮＡＮＤゲート１１によりｐＭＯＳトランジスタＳｂにオン信号が出力され、駆動回路３が動作する。したがって図２（４）に示したようにＩＧＢＴ１のゲートには、抵抗値Ｒａのゲート抵抗４よりも小さな抵抗値Ｒｂを有するゲート抵抗５を通して電流が供給される。
【００３９】
ここでツェナーダイオード１３のツェナー電圧がミラー期間終了時におけるコレクタとエミッタ間電圧Ｖｃｅ（ｒｅｓ）よりも低い特性であるため、切り換えのタイミングはターンオン動作中ＩＧＢＴ１のゲート電圧がほぼ一定となるミラー期間、すなわち図２（５）における期間ｔ３が終了した後に設定されるのが特徴である。
【００４０】
この切り換えのタイミングは図２（５）に示した図１の本実施例の各部における波形のとおり、従来例で図１３（５）に示したミラー期間ｔ３中に設定していたのと異なり、ミラー期間ｔ３が完全に終了してＩＧＢＴが安定したオン状態に至った後に設定される。
【００４１】
ミラー期間が終了する時にはＩＧＢＴ１は安定したオン状態に至っているため、従来のようにターンオン動作中に駆動回路が切り換わって主電流が急激に変化することに起因して起こる破壊や誤動作の危険を著しく低減でき、高い信頼性の駆動装置を提供することができる。
【００４２】
さらにタイマー回路９が付加されていることによって、図２に示したようにタイミングを検出してから予め定められたある時間ｔ４を経過した後に駆動回路を切り換えるようになり、切り換えのタイミングが確実にミラー期間ｔ３終了後になるさらに信頼性の高い構成となっている。このタイマー回路９は既存の技術によって構成されればよく、時間ｔ４だけ出力を遅延させる遅延回路などであっても構わない。
【００４３】
またこのタイマー回路９は、タイミングを検出した後予め定められたある時間ｔ４だけ連続して検出信号を出力し続けていることを検知してから後段の動作に移行するようにすると、さらに信頼性の高い構成となる。この構成ではノイズなどによって瞬間的に検出信号が出力される状態になった場合には後段の動作に移行しないためフィルタ機能を有することになり、誤動作や破壊の危険性を著しく低減することができる。
【００４４】
また本実施例では各駆動回路２，３はｐＭＯＳトランジスタで構成されているが、同様のスイッチ機能を有している部品であれば他の構成であってもまったく構わない。さらに本実施例では主素子にＩＧＢＴを用いた例となっているが、他の電圧制御型半導体素子であってもまったく同様に本発明を適用することによる効果が得られる。
【００４５】
図３には駆動回路を切り換えた後、最初に動作していた駆動回路２を停止しない制御方法を示した。本制御方法によるとＩＧＢＴ１の有効なゲート抵抗値は図３（４）に示したとおり、Ｒａ単独からＲａとＲｂの並列接続抵抗に切り換えられることになり、同様の効果が得られる。この場合、Ｓａを停止するための回路構成が不要となるため、図１の制御装置は例えば図４に示した構成にすることができる。すなわち部品点数を低減することができ、ＩＣの場合にはチップ面積を縮小することができる。
【００４６】
次に本発明の第２の実施例を図５を参照して詳細に説明する。本実施例は駆動回路２および３の動作タイミングを制御するためにＩＧＢＴ１のゲート電圧を検出し、そのゲート電圧に基づいて制御を実行するものである。
【００４７】
本実施例の駆動装置は図５に示したように、上記第１の実施例と同じ構成の駆動回路２および３と、駆動回路２および３とＩＧＢＴ１のゲートとを接続するゲート抵抗４および５と、駆動回路２および３の動作タイミングを制御する制御装置６とを有する。ここでゲート抵抗４の抵抗値Ｒａは、上記第１の実施例と同様にゲート抵抗５の抵抗値Ｒｂよりも大きいものとする。また制御装置６は、駆動回路を切り換えるタイミングを決定するタイミング決定装置８と、当該タイミング決定装置８の出力に応じて駆動回路２と駆動回路３とを切り換える論理回路とを有する。本実施例ではこの論理回路の一例として、タイミング決定装置８の出力信号をインバータ２２を介した信号と入力信号Ｖｉｎとを入力とし出力を駆動回路２に送るＮＡＮＤゲート２０と、タイミング決定装置８の出力信号と入力信号Ｖｉｎとを入力として出力を駆動回路３に送るＮＡＮＤゲート２１とを有する構成とした。
【００４８】
本実施例でのタイミング決定装置８はＩＧＢＴ１のゲート電圧を検出して駆動回路２と駆動回路３とを切り換えるタイミングを決定している。本実施例でのタイミング決定装置８の構成は、ＩＧＢＴ１のゲート電圧と予め定められた基準電圧Ｖｒｅｆ２４とを比較するコンパレータ２３とタイマー回路９とから構成される。
【００４９】
次に本実施例の動作を説明する。入力端子７にオン信号Ｖｉｎが入力され、かつＩＧＢＴ１のゲート電圧が基準電圧Ｖｒｅｆより低い間はコンパレータ２３の出力はＬｏｗレベルである。このためＮＡＮＤゲート２０から駆動回路２のpMOSトランジスタＳａのゲートにオン信号が出力され駆動回路２が動作し、結果ゲート抵抗４を通してＩＧＢＴ１にゲート電流が供給される。その後ＩＧＢＴ１のゲート電圧が上昇し予め定められたコンパレータ２３の基準電圧Ｖｒｅｆを超えると、コンパレータ２３の出力はＨｉｇｈレベルになりＮＡＮＤゲート２０の出力がＨｉｇｈレベルになって駆動回路２が停止するとともに、ＮＡＮＤゲート２１の出力がＬｏｗレベルになって駆動回路３が動作し、ＩＧＢＴ１の有効ゲート抵抗は大きな抵抗値Ｒａから小さな抵抗値Ｒｂに切り換えられる。
【００５０】
ここでコンパレータ２３の基準電圧Ｖｒｅｆは、ミラー期間におけるゲート電圧より高く設定される。これによって駆動回路切り換えのタイミングはミラー期間終了後に設定され、図２に示した本発明の第１の実施例と同じ動作をすることになる。
【００５１】
従って第１の実施例と同様に、ミラー期間が終了する時にはＩＧＢＴは安定したオン状態に至っているため、従来のようにターンオン動作中に駆動回路が切り換わって主電流が急激に変化することに起因して起こる破壊や誤動作の危険を著しく低減でき、高い信頼性の駆動装置を提供できる。
【００５２】
さらにタイマー回路９が付加されていることによって、図２に示したようにタイミングを検出してから予め定められたある時間ｔ４を経過した後に駆動回路を切り換えるようになり、切り換えのタイミングが確実にミラー期間ｔ３終了後になる信頼性の高い構成となっている。このタイマー回路９は既存の遅延回路や、誤動作や破壊の危険性を著しく低減することができるフィルタ回路で構成してよいことは、本発明第１の実施例と同様である。
【００５３】
また本実施例では駆動回路はｐＭＯＳトランジスタで構成されているが、同様のスイッチ機能を有している部品であれば他の構成であってもまったく構わない。さらに本実施例では主素子にＩＧＢＴを用いた例となっているが、他の電圧制御型半導体素子であってもまったく同様に本発明を適用することによる効果が得られることも本発明第１の実施例と同様である。
【００５４】
さらに図３に示したように、駆動回路を切り換えた後で最初に動作していた駆動回路２を停止しない制御方法であっても、本発明第１の実施例と同様にIGBT1の有効なゲート抵抗値はＲａ単独からＲａとＲｂの並列接続抵抗に切り換えられることになり、同様の効果が得られる。この場合、Ｓａを停止するための回路構成が不要となるため、部品点数を低減することができる。
【００５５】
コンパレータ２３の基準電圧Ｖｒｅｆについては、ターンオン時にＩＧＢＴのゲート電圧が一定となるミラー現象が素子によって異なるものであり、周辺回路構成，動作条件などによって駆動回路切り換えタイミングを本発明の駆動装置の外部から調整しなければならない場合がある。その場合には、装置外部からコンパレータの基準電圧Ｖｒｅｆを調整する機能を付加すればよい。
【００５６】
次に本発明の第３の実施例を図６を参照して詳細に説明する。本実施例は駆動回路２および３の動作タイミングを制御するためにＩＧＢＴ１のエミッタ電流を検出し、そのエミッタ電流に基づいて制御を実行するものである。本実施例では、マルチエミッタ構造であってその内の一部のエミッタから全エミッタ電流の一部を検出する、いわゆる電流センス機能を有するＩＧＢＴを用いる構成とした。
【００５７】
本実施例の駆動装置は図６に示したように、上記第１および第２の実施例と同じ構成の駆動回路２および３と、駆動回路２および３とＩＧＢＴ１のゲートとを接続するゲート抵抗４および５と、駆動回路２および３の動作タイミングを制御する制御装置６とを有する。ここでゲート抵抗４の抵抗値Ｒａは、上記第１および第２の実施例と同様にゲート抵抗５の抵抗値Ｒｂよりも大きいものとする。また制御装置６は、駆動回路を切り換えるタイミングを決定するタイミング決定装置８と、当該タイミング決定装置８の出力に応じて駆動回路２と駆動回路３とを切り換える論理回路とを有する。本実施例ではこの論理回路の一例として、タイミング決定装置８の出力信号をインバータ２２を介した信号と入力信号Ｖｉｎとを入力とし出力を駆動回路２に送るＮＡＮＤゲート２０と、タイミング決定装置８の出力信号と入力信号Ｖｉｎとを入力として出力を駆動回路３に送るＮＡＮＤゲート２１とを有する構成とした。
【００５８】
本実施例でのタイミング決定装置８はＩＧＢＴ１のエミッタ電流を検出して駆動回路２と駆動回路３とを切り換えるタイミングを決定している。本実施例でのタイミング決定装置８の構成は、抵抗２５と、ＩＧＢＴ１のエミッタ電流量に応じて変化する抵抗２５の電圧と予め定められた基準電圧Ｖｒｅｆ２４とを比較するコンパレータ２３とＪＫフリップフロップ２６とタイマー回路９とから構成される。基準電圧Ｖｒｅｆはターンオン後の主電流値よりも若干高く設定される。
【００５９】
次に本実施例の動作を図７を用いて詳細に説明する。入力端子７に図７（１）に示したＨｉｇｈレベルのオン信号Ｖｉｎが入力されてから、図７（３）に示したようにエミッタ電流が増加し、抵抗２５に生ずる電圧も上昇してピークに至るまでの期間ｔ５の間に駆動回路が切り換わってしまうと、従来例のようにエミッタ電流が急峻に変化して、それに伴って発生するノイズにより誤動作や破壊に至る危険が生ずる。この危険を回避するには期間ｔ５に続く期間ｔ６において駆動回路を切り換えるタイミングを設定すればよい。
【００６０】
入力端子７にＨｉｇｈレベルのオン信号Ｖｉｎが入力され、かつＩＧＢＴ１のエミッタ電流値に応じて変化する抵抗２５に生ずる電圧がターンオン後の主電流値よりも若干高く設定される基準電圧Ｖｒｅｆより低い間はコンパレータ２３の出力はＬｏｗレベルである。この時ＪＫフリップフロップ２６の出力もＬｏｗレベルであるためＮＡＮＤゲート２０から駆動回路２のｐＭＯＳトランジスタＳａのゲートにオン信号が出力され駆動回路２が動作し、結果ゲート抵抗４を通してＩＧＢＴ１にゲート電流が供給される。
【００６１】
その後ＩＧＢＴ１のエミッタ電流が増大し抵抗２５に発生する電圧が上昇し、ターンオン後の主電流値より若干高く設定されるコンパレータ２３の基準電圧Ｖｒｅｆを超えると、コンパレータ２３の出力はＨｉｇｈレベルになるため、コンパレータ２３の出力は図７（４）に示した波形となる。次段のＪＫフリップフロップ２６は、コンパレータ２３の出力がＬｏｗレベルに戻る時にＨｉｇｈレベルを出力するので、それに応じて期間ｔ７終了のタイミングでＮＡＮＤゲート２０の出力がＨｉｇｈレベルになって駆動回路２が停止するとともに、ＮＡＮＤゲート２１の出力がＬｏｗレベルになって駆動回路３が動作し、ＩＧＢＴ１の有効ゲート抵抗は大きな抵抗値Ｒａから小さな抵抗値Ｒｂに切り換えられる。
【００６２】
本実施例では、本発明第１および第２の実施例で説明したミラー期間が終了する時を検出して駆動回路を切り換えるのと異なり、エミッタ電流が直接検出される。エミッタ電流がピークを過ぎて安定したオン状態に至っていることを直接検出するため、従来のようにターンオン動作中に駆動回路が切り換わって主電流が急激に変化することに起因して起こる破壊や誤動作の危険を著しく低減でき、高い信頼性の駆動装置を提供することができる。また本発明第１および第２の実施例に比べて早いタイミングで駆動回路を切り換えることが可能となり、さらに低損失なソフトスイッチング動作を有する駆動装置を提供することができる。
【００６３】
また本実施例では駆動回路はｐＭＯＳトランジスタで構成されていたが、同様のスイッチ機能を有している部品であれば他の構成であってもまったく構わない。さらに本実施例では主素子にＩＧＢＴを用いた例となっているが、他の電圧制御型半導体素子であってもまったく同様に本発明を適用することによる効果が得られることも本発明第１の実施例と同様である。
【００６４】
さらに図３に示した、駆動回路を切り換えた後で最初に動作していた駆動回路２を停止しない制御方法であっても、本発明第１の実施例と同様にＩＧＢＴ１の有効なゲート抵抗値はＲａ単独からＲａとＲｂの並列接続抵抗に切り換えられることになり、同様の効果が得られる。この場合、Ｓａを停止するための回路構成が不要となるため、部品点数を低減することができる。
【００６５】
なお本実施例では電流センス機能を有するＩＧＢＴを用いて構成する例を説明したが、当然のことながらその他の方法でエミッタ電流を検出しても構わない。またエミッタ電流に限らず、初期状態の時間変化特性に対応して電流量が変化する電流であれば、その電流を利用する構成としてもよい。
【００６６】
次に本発明の第４の実施例を図８を用いて詳細に説明する。本実施例は、本発明第２の実施例と同様、ＩＧＢＴ１のゲート電圧を検出して駆動回路の切り換えタイミングが決定され制御を実行するものであり、駆動回路２および駆動回路３と、駆動回路２，駆動回路３とＩＧＢＴ１のゲートを接続する抵抗４と、本発明第２の実施例の制御装置と同じ構成の制御装置とから構成される。駆動装置２はｐＭＯＳトランジスタＳａとゲート用電源Ｖａとから構成され、駆動装置３はｐＭＯＳトランジスタＳｂとゲート用電源Ｖｂとから構成され、ＶａはＶｂよりも低い電圧に設定される。従って入力信号Ｖｉｎが印加されてからタイミング決定装置８にて決定されるタイミングまでの期間では、駆動回路２が起動されゲート用電源Ｖａが有効となりＩＧＢＴ１のゲート電圧はゆっくりと上昇する。その後制御装置６によって駆動回路３が起動されると高い電圧のゲート用電源Ｖｂが有効となる。駆動装置切り換えのタイミングは、本発明第２の実施例と同じ制御装置６にて決定されるため、ＩＧＢＴ１の動作は図２（５），（６）に示した特性と同様になり、高信頼，低損失な駆動装置を実現することができる。
【００６７】
また図９に本発明第５の実施例を示した。本実施例は、駆動回路２および駆動回路３と、駆動回路２，駆動回路３とＩＧＢＴのゲートとをそれぞれ接続する抵抗４および抵抗５と、ゲート用電源＋Ｖと、各駆動回路の動作を制御する制御装置６とを有する。制御装置６は駆動回路を切り換えるタイミングを決定するタイミング決定装置８と、当該タイミング決定装置８の出力に応じて駆動回路２と駆動回路３とを切り換える論理回路を有する。ゲート抵抗５の抵抗値Ｒｂは、ゲート抵抗４の抵抗値Ｒａよりも小さく設定される。また本実施例では駆動回路はｐＭＯＳトランジスタで構成されているが、それ以外の他のスイッチ機能を有する装置であってもまったく構わない。
【００６８】
本実施例でのタイミング決定装置８は遅延回路１９により構成される。本実施例の動作を図２に示した各部の波形を用いて詳細に説明する。入力端子７にHighレベルのオン信号Ｖｉｎが入力されるとｐＭＯＳトランジスタＳａがオンし駆動回路２が起動して、抵抗値Ｒａの抵抗４が有効となる。その後遅延回路１９によりオン信号Ｖｉｎを予め定められた時間ｔ１だけ遅延された信号が形成され、オン信号入力後ｔ１後に駆動回路３に切り換わり、抵抗値Ｒｂの抵抗５が有効となる。ここで予め定められる時間ｔ１は図２に示したように、
ｔ１＞ｔｄ＋ｔ２＋ｔ３
となるように設定されるので、これまで述べた他の実施例と同様、高信頼，低損失な駆動装置を実現することができる。
【００６９】
以上いずれもターンオン動作に関して本発明の実施例を説明してきたが、次にターンオフ動作に関して本発明の第６の実施例を図１０を参照して詳細に説明する。本実施例は前記本発明第２の実施例と同様、駆動回路２および３の動作タイミングを制御するためにＩＧＢＴ１のゲート電圧を検出し、そのゲート電圧に基づいて制御を実行するものである。本図では駆動の対象となるＩＧＢＴのみが表示され、ＩＧＢＴに接続される負荷やターンオン制御に関わる構成やその他の
ＩＧＢＴ装置の構成は省略されている。
【００７０】
ターンオフ動作においても高速動作になるとＩＧＢＴはラッチアップ状態になりやすくなって破壊しやすくなる。またｄｉ／ｄｔが大きくなるため配線等の浮遊インダクタンスＬによって発生するはね上がり電圧Ｌ×ｄｉ／ｄｔが大きくなる。したがって例えばゲート抵抗を大きくすることによって、あまり高速に動作しないように制御することが必要であるが、ゲート抵抗を大きくするとターンオフ動作の後半以降オフ状態に至ってからも、ノイズ等によって誤点弧する危険性が高くなる。従ってターンオフ動作においても前半はゲート抵抗を大きくし、後半で小さいゲート抵抗に切り換える制御が非常に有効となる。
【００７１】
本実施例の駆動装置は、入力端子７に加えられるオフ信号Ｖｉｎに従ってＩＧＢＴ１を駆動するもので、駆動回路２および駆動回路３と、駆動回路２，駆動回路３とＩＧＢＴ１のゲートとをそれぞれ接続する抵抗４および抵抗５と、ゲート用電源Ｖ′と、各駆動回路の動作を制御する制御装置６とを有する。制御装置６は駆動回路を切り換えるタイミングを決定するタイミング決定装置８と、当該タイミング決定装置８の出力に応じて駆動回路２と駆動回路３とを切り換える論理回路を有する。ゲート抵抗５の抵抗値Ｒｄは、ゲート抵抗４の抵抗値Ｒｃよりも小さく設定される。また本実施例では駆動回路はｎＭＯＳトランジスタで構成されているが、その他のスイッチ機能を有する装置であってもまったく構わない。
【００７２】
本実施例ではこの論理回路の一例として、タイミング決定装置８の出力信号をインバータ２２を介した信号と入力信号Ｖｉｎのインバータ２５による反転信号とを入力とし出力を駆動回路２に送るＮＡＮＤゲート２０と、タイミング決定装置８の出力と入力信号Ｖｉｎの反転信号とを入力として出力を駆動回路３に送るＮＡＮＤゲート２１とを有する構成とした。
【００７３】
本実施例でのタイミング決定装置８はＩＧＢＴ１のゲート電圧を検出して駆動回路２と駆動回路３とを切り換えるタイミングを決定している。本実施例でのタイミング決定装置８の構成は、ＩＧＢＴ１のゲート電圧と予め定められた基準電圧Ｖｒｅｆ２４とを比較するコンパレータ２３とタイマー回路９とから構成される。
【００７４】
次に本実施例の動作を説明する。入力端子７にオフ信号Ｖｉｎが入力され、かつＩＧＢＴ１のゲート電圧が基準電圧Ｖｒｅｆより高い間はコンパレータ２３の出力はＬｏｗレベルである。このため駆動回路２のｎＭＯＳトランジスタＳｃがオンして駆動回路２が起動し、その結果ゲート抵抗４を通してＩＧＢＴ１のゲート容量が放電される。その後ＩＧＢＴ１のゲート電圧が下降し、ゲート電圧が予め定められたコンパレータ２３の基準電圧Ｖｒｅｆ以下になると、コンパレータ２３の出力はＨｉｇｈレベルになりＮＡＮＤゲート２０の出力がＬｏｗレベルになって駆動回路２が停止するとともに、ＮＡＮＤゲート２１の出力がＨｉｇｈレベルになって駆動回路３が起動し、ＩＧＢＴ１の有効ゲート抵抗は大きな抵抗値Ｒｃから小さな抵抗値Ｒｄに切り換えられる。
【００７５】
ここでゲート抵抗の切り換えタイミングとしては、ミラー期間が終了した後のタイミングであればよい。具体的には本実施例においてコンパレータ２３の基準電圧Ｖｒｅｆは、ミラー期間におけるゲート電圧より低く設定されればよい。これによって駆動回路切り換えのタイミングはミラー期間終了後に設定することができる。あるいはコンパレータ２３の基準電圧Ｖｒｅｆは、ＩＧＢＴ１のしきい値電圧以下に設定しても同様の効果を得ることができる。場合によってはタイマー回路９を介することによって確実にミラー期間終了後にオフされるよう工夫してもよい。このタイマー回路９は既存の遅延回路や、誤動作や破壊の危険性を著しく低減することができるフィルタ回路で構成してよい。
【００７６】
このようにミラー期間が終了し安定して以降オフ状態中までゲート抵抗を小さくすることによって、従来のようにターンオフ動作後半からオフ状態にノイズ等による誤点弧の危険を著しく低減でき、高い信頼性の駆動装置を提供することができる。
【００７７】
また本実施例では駆動回路はｎＭＯＳトランジスタで構成されていたが、同様のスイッチ機能を有している部品であれば他の構成であってもまったく構わない。さらに本実施例ではターンオフ動作の場合についてのみ記述したが、前述のターンオン動作に関し説明した実施例と組み合わせてターンオン・ターンオフの両方に対し同時に適用することによって、スイッチング動作全般にわたって低損失で高信頼の最適な制御を行える駆動回路を提供することができる。さらにまた本実施例では主素子にＩＧＢＴを用いた例となっているが、他の電圧制御型半導体素子であってもまったく同様に本発明を適用することによる効果が得られることも本発明第１の実施例と同様である。
【００７８】
【発明の効果】
本発明によれば、ＩＧＢＴ等の電圧駆動型半導体素子を含む半導体装置において、ターンオン時の電流の時間変化率を低減し、かつターンオン損失を低減することが可能で、しかも誤動作や破壊の危険が著しく低い高信頼性の電圧駆動型半導体装置の駆動方法およびその装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施例の回路図。
【図２】第１の実施例の制御方法を説明する波形図。
【図３】第１の実施例の別の制御方法を説明する波形図。
【図４】別の制御方法を実現する回路図。
【図５】本発明を適用した第２の実施例の回路図。
【図６】本発明を適用した第３の実施例の回路図。
【図７】第３の実施例の制御方法を説明する波形図。
【図８】本発明を適用した第４の実施例の回路図。
【図９】本発明を適用した第５の実施例の回路図。
【図１０】本発明を適用した第６の実施例の回路図。
【図１１】第６の実施例の制御方法を説明する波形図。
【図１２】従来の駆動回路の回路図。
【図１３】従来の制御方法を説明する波形図。
【符号の説明】
１…ＩＧＢＴ、２，３…駆動回路、４，５…ゲート抵抗、６…制御装置、７…入力端子、８…タイミング決定装置、９…タイマー回路、１０，１１，２０，２１…ＮＡＮＤゲート、１２，２２…インバータ、２３…コンパレータ。[0001]
BACKGROUND OF THE INVENTION
In particular, the present invention relates to a voltage-driven semiconductor device and a driving method thereof.
[0002]
[Prior art]
Voltage-driven semiconductor elements such as Insulated Gate Bipolar Transistor (hereinafter referred to as IGBT) and MOSGTO (Metal Oxide Semiconductor Gate Turn-off Thyristor) have smaller driving power than current-driven semiconductor elements. Since the drive circuit can be simplified, it is rapidly spreading to fields such as power supplies and inverters. The driving method has been conventionally controlled by focusing on the gate resistance. However, as disclosed in, for example, Japanese Patent Laid-Open No. 9-46201, the turn-on loss is reduced and the main current changes with time during turn-on. In order to reduce di / dt, a method of switching to an appropriate resistance value in various modes of turn-on operation has been proposed.
[0003]
FIG. 12 shows an example of a conventional driving circuit. In this figure, only the IGBT to be driven is displayed, and the configuration related to the load connected to the IGBT, the turn-off control, and other IGBT devices are omitted.
[0004]
The driving device of this conventional example drives the IGBT 1 in accordance with the ON signal Vin applied to the input terminal 7, and connects the driving circuit 2 and the driving circuit 3, the driving circuit 2, the driving circuit 3, and the gate of the IGBT 1, respectively. Gate resistors 4 and 5, a gate power supply VGE, and a control device 6 for controlling the operation of each drive circuit are provided. The control device 6 includes a timing determination device 8 that determines the timing for switching the drive circuit, and a logic circuit that switches between the drive circuit 2 and the drive circuit 3 in accordance with the output of the timing determination device 8. The resistance value Rb of the gate resistor 5 is set smaller than the resistance value Ra of the gate resistor 4.
[0005]
The timing determination device 8 in the conventional example detects the collector voltage of the IGBT 1 and determines the timing for switching between the drive circuit 2 and the drive circuit 3. The configuration of the timing determination device 8 in this conventional example is such that the bases of the Zener diode 13, the resistor 14, and the resistor 15 that are connected in series to the collector of the IGBT 1 are connected to the connection point of the resistor 14 and the resistor 15. A transistor 16 and a pnp transistor 17 are included. A Zener diode 13 having a breakdown voltage higher than the collector-emitter voltage Vce (res) in the mirror period in which the gate voltage during the turn-on operation is constant due to the collector-gate capacitance of the IGBT 1 is selected.
[0006]
FIG. 13 shows waveforms at various parts of the conventional example shown in FIG. When the gate-on signal shown in FIG. 13A is input from the input terminal 7, the collector voltage of the IGBT 1 drops, but when the collector voltage is higher than the Zener voltage of the Zener diode 13 at the initial turn-on time, The diode 13 becomes conductive and current flows through the resistor 14 and the resistor 15. At this time, the npn transistor 16 is turned on by the voltage drop generated in the resistor 15, and the high level is output from the timing determination device 8.
[0007]
During a period in which the output voltage is at a high level and an on signal is input to the high level input terminal 7, the off signal is transmitted to the npn transistor Q3 by the NAND gate 10, and the drive circuit 2 operates. As a result, a charging current is supplied to the gate of the IGBT 1 through the gate resistor 4 having the resistance value Ra from Q1 of the driving circuit 2.
[0008]
Next, when the gate capacitance of the IGBT 1 is charged and the collector voltage drops below the Zener voltage of the Zener diode 13, no current flows through the Zener diode 13. Then, the pnp transistor 17 is turned on, and the output from the timing determination device 8 becomes a low level.
[0009]
During a period in which this output is at a low level and a high level on signal is applied to the input terminal 7, the npn transistor Q3 is turned on by the NAND gate 10 and the drive circuit 2 is stopped, and the npn transistor Q6 is turned off by the NAND gate 11. A signal is output and the drive circuit 3 operates. Accordingly, as shown in FIG. 13 (4), the charging current is supplied to the gate of the IGBT 1 through the gate resistor 5 having a resistance value Rb smaller than the gate resistance 4 having the resistance value Ra.
[0010]
Here, since the Zener voltage of the Zener diode 13 is a breakdown voltage higher than the collector-emitter voltage Vce (res) in the mirror period, the switching timing t1 is a mirror period during which the gate voltage of the IGBT 1 is substantially constant during the turn-on operation. That is, it is characteristic that it is set during the period t3 in FIG. 13 (5), and can be expressed as td + t2 <t1 <td + t2 + t3.
[0011]
[Patent Document 1]
JP-A-9-46201
[0012]
[Problems to be solved by the invention]
The mirror phenomenon of IGBT varies from element to element, and the gate voltage during the mirror period and the length of the mirror period vary greatly from element to element. In the conventional example, the timing for switching the gate resistance is characterized by the mirror period.
There is a possibility that the IGBT has not reached a stable ON state.
[0013]
If the gate resistance is switched to a small resistance value before reaching the stable ON state, the rising of the main current of the IGBT becomes steep as shown in FIG. The jump voltage (L × di / dt) generated by the time change of the current flowing through the floating inductance L of the IGBT circuit also increases. In the conventional drive circuit, there has been a problem that malfunctions occur due to destruction of elements and devices due to the jump voltage or noise generated by the jump voltage.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, the voltage-driven semiconductor device driving method of the present invention includes a first period in which the gate voltage increases and / or decreases with time after a control signal is applied to the gate electrode, The driving voltage applied to the gate electrode after the first period and the second period after the second period when the gate voltage becomes substantially constant after the period of It is characterized by lower than.
[0015]
This is characterized in that the drive voltage applied to the gate electrode is changed after the initial state in which the control signal is applied to the gate electrode is completed.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
In order to achieve the above object, the voltage-driven semiconductor device driving method according to the embodiment of the present invention has a first state in which the gate voltage increases and / or decreases with time, after the control signal is applied to the gate electrode. And at least a second period in which the gate voltage becomes substantially constant following the first period, and a first electrode on the high potential side for flowing the main current and a second period on the low potential side. In a driving method of a semiconductor device including a power semiconductor element having an electrode and a gate electrode for controlling a main current, a driving voltage applied to the gate electrode in a third period including all initial states is The driving voltage applied to the gate is set to be lower than the driving voltage applied to the gate in the fourth period following the third period, and the driving voltage applied to the gate electrode is changed after the initial state is completed.
[0017]
In the voltage-driven semiconductor device driving method according to the embodiment of the present invention, the initial state after the control signal is applied to the gate electrode includes the first period in which the gate voltage increases and / or decreases with time, and the first period. A high-potential-side first electrode and a low-potential-side second electrode for flowing the main current, including at least a second period in which the gate voltage becomes substantially constant following the period, and the main current is controlled In a driving method of a semiconductor device including a power semiconductor element having a gate electrode for performing a gate, a voltage predetermined as a driving voltage is passed through a first gate resistor having a first resistance value in a third period. In the fourth period, a predetermined drive voltage is applied to the gate electrode through a second resistor having a second resistance value smaller than the first resistance value. Voltage and From the third period in which the predetermined voltage generated in this manner is applied to the gate electrode through the first gate resistor having the first resistance value, the predetermined driving voltage is set to the first resistance value smaller than the first resistance value. In the fourth period in which the gate electrode is applied through the second resistor having the resistance value of 2, the initial state is changed.
[0018]
A voltage-driven semiconductor device driving method according to an embodiment of the present invention includes a fifth period in which a main current increases and / or decreases with time after a control signal is applied to a gate electrode, and a main period after the fifth period. In the method for driving a power semiconductor device including at least a sixth period until the current falls and / or rises to reach a stable state, the gate electrode in the seventh period including all the sixth period The drive voltage applied to the gate electrode is lower than the drive voltage applied to the gate in the eighth period following the seventh period, and the drive voltage applied to the gate electrode is changed after the initial state is completed. .
[0019]
A voltage-driven semiconductor device driving method according to an embodiment of the present invention includes a fifth period in which a main current increases and / or decreases with time after a control signal is applied to a gate electrode, and a main period after the fifth period. In the method for driving a power semiconductor device including at least a sixth period until the current falls and / or rises to reach a stable state, a predetermined voltage is set as the driving voltage in the seventh period. The second gate electrode is applied to the gate electrode through a first gate resistor having a resistance value of 1, and a second driving value having a resistance value smaller than the first resistance value is applied to a predetermined driving voltage in the eighth period. From a seventh period in which a predetermined voltage as a driving voltage is applied to the gate electrode through a first gate resistor having a first resistance value. The eighth period to be applied to the gate electrode through a second resistor having a second resistance value smaller resistance value than the first resistance value is varied after the period of the fifth has been completed.
[0020]
A voltage-driven semiconductor device driving method according to an embodiment of the present invention includes a first driving circuit and a second driving circuit for generating a driving voltage in a driving device for a semiconductor device that is driven by applying a driving voltage to a gate electrode of the semiconductor device. And a second resistance value smaller than a resistance value of the first gate resistor connecting the first drive circuit and the gate electrode and the first gate resistor connecting the second drive circuit and the gate electrode. First, the first drive circuit is operated according to the second gate resistor and the input control signal, and the timing for switching the drive circuit to be operated is determined, and the first drive circuit of the first drive circuit is determined according to the timing. A control circuit that stops the operation and starts the operation of the second drive circuit, and the control circuit has a timing determination device that determines a timing for switching from the third period to the fourth period .
[0021]
A voltage-driven semiconductor device driving method according to an embodiment of the present invention includes a first driving circuit and a second driving circuit for generating a driving voltage in a driving device for a semiconductor device that is driven by applying a driving voltage to a gate electrode of the semiconductor device. And a second resistance value smaller than the resistance value of the first gate resistor connecting the first drive circuit and the gate electrode and the first gate resistor connecting the second drive circuit and the gate electrode. After the first drive circuit is first operated in accordance with the second gate resistor having an ON signal and the input ON signal, the timing is determined, and the operation of the second drive circuit is started in accordance with the timing. A control circuit, and the control circuit includes a timing determination device that determines a timing for starting the second drive circuit in the fourth period.
[0022]
The timing determination device includes a delay circuit that delays a set period including an initial state including a first period and a second period after an ON signal is input, and the timing at which the delay signal is output is determined And
[0023]
Alternatively, the timing determination device includes a determination circuit that detects the potential of the first electrode of the semiconductor element and determines whether the detected potential of the first electrode is equal to or less than a predetermined reference voltage value. The timing when the first potential of the semiconductor element detected as a result of the determination becomes equal to or lower than a predetermined voltage value and / or higher is set as the timing.
[0024]
Alternatively, the timing determination device includes a gate voltage determination circuit that detects a gate voltage of the semiconductor element and determines whether the detected gate voltage is greater than and / or less than a predetermined reference voltage value. The timing when the detected gate voltage becomes equal to or higher than a predetermined voltage value is taken as the timing.
[0025]
Alternatively, the timing determination device detects any one of the main current of the semiconductor element and the current that changes according to the amount of the main current, and the detected current value is equal to or greater than a current value that is a predetermined reference and / or Alternatively, a current determination circuit for determining whether or not the current value is below is provided, and the timing when the current value detected as a result of the determination becomes equal to or higher than a predetermined current value is set as a timing.
[0026]
Alternatively, the timing determination device includes a timer circuit that measures a predetermined time from various detection points, and uses a point in time when an output is output from the timer circuit after a predetermined time has elapsed from the various detection points.
[0027]
Alternatively, the timing determination device has a filter circuit for detecting that detection continues for a predetermined time from various detection points, and an output is output from the filter circuit after a predetermined time has elapsed from various detection points. The timing is the timing.
[0028]
Alternatively, it has a function for making a reference value variable in various determination circuits included in the timing determination device.
[0029]
According to the driving apparatus and method relating to the above-described embodiment, the mode switching timing is set after the mirror period is completely finished, so that the mode is not switched before the main element reaches a stable ON state. It is possible to obtain a highly reliable drive circuit free from the problems of element destruction due to a surge voltage generated due to a sudden current change in the conventional device, danger of device destruction and malfunction.
[0030]
Embodiments of the present invention will be described below in detail with reference to the drawings.
[0031]
FIG. 1 shows a first embodiment of the present invention. In this figure, only the IGBT to be driven is displayed, and the configuration related to the load connected to the IGBT, the turn-off control, and other IGBT devices are omitted.
[0032]
The driving apparatus of this embodiment drives the IGBT 1 in accordance with the ON signal Vin applied to the input terminal 7, and connects the driving circuit 2 and the driving circuit 3, the driving circuit 2, the driving circuit 3, and the gate of the IGBT 1, respectively. The resistor 4 and the resistor 5, the gate power supply + V, and the control device 6 for controlling the operation of each drive circuit are provided. The control device 6 includes a timing determination device 8 that determines the timing for switching the drive circuit, and a logic circuit that switches between the drive circuit 2 and the drive circuit 3 in accordance with the output of the timing determination device 8. The resistance value Rb of the gate resistor 5 is set smaller than the resistance value Ra of the gate resistor 4. In this embodiment, the drive circuit is composed of pMOS transistors, but other devices having other switch functions may be used.
[0033]
The timing determination device 8 in the present embodiment detects the collector voltage of the IGBT 1 and determines the timing for switching between the drive circuit 2 and the drive circuit 3.
[0034]
The configuration of the timing determination device 8 in this embodiment is such that the Zener diode 13 connected in series with the collector of the IGBT 1, the resistor 14, the resistor 15, and the base of each node is connected to the connection point of the resistor 14 and the resistor 15. It comprises a transistor 16, a pnp transistor 17, and a timer circuit. The Zener diode 13 has a breakdown voltage lower than the collector-emitter voltage Vce (res) at the end of the mirror period when the gate voltage during the turn-on operation is constant due to the collector-gate capacitance of the IGBT 1. The one is selected. As a result, the drive circuit is switched after the end of the mirror period.
[0035]
FIG. 2 shows waveforms at various parts of the present embodiment shown in FIG. When the gate-on signal Vin shown in FIG. 2A is input from the input terminal 7, the collector voltage of the IGBT 1 drops, but when the collector voltage is higher than the Zener voltage of the Zener diode 13 at the initial turn-on time, Zener diode 13 conducts and current flows through resistor 14 and resistor 15. At this time, the npn transistor 16 is turned on by the voltage drop generated in the resistor 15, and the high level is output from the timing determination device 8.
[0036]
In a period in which the output voltage is at the high level and the high level on signal Vin is input to the input terminal 7, the on signal is transmitted to the pMOS transistor Sa by the NAND gate 10, and the drive circuit 2 operates. As a result, a current is supplied from the drive circuit 2 to the gate of the IGBT 1 through the gate resistor 4 having the resistance value Ra.
[0037]
Next, when the gate capacitance of the IGBT 1 is charged and the collector voltage drops below the Zener voltage of the Zener diode 13, no current flows through the Zener diode 13. Then, the pnp transistor 17 is turned on, and the output from the timing determination device 8 becomes a low level.
[0038]
During the period when the output is Low level and the high level ON signal Vin is applied to the input terminal 7, the OFF signal is input to the pMOS transistor Sa by the NAND gate 10, the drive circuit 2 is stopped, and the pMOS transistor is stopped by the NAND gate 11. An ON signal is output to Sb, and the drive circuit 3 operates. Therefore, as shown in FIG. 2 (4), a current is supplied to the gate of the IGBT 1 through the gate resistor 5 having a resistance value Rb smaller than the gate resistance 4 having the resistance value Ra.
[0039]
Here, since the Zener voltage of the Zener diode 13 is lower than the collector-emitter voltage Vce (res) at the end of the mirror period, the switching timing is a mirror period during which the gate voltage of the IGBT 1 is substantially constant during the turn-on operation. That is, it is characterized in that it is set after the period t3 in FIG.
[0040]
The timing of this switching is different from that set in the mirror period t3 shown in FIG. 13 (5) in the conventional example, as shown in the waveform of each part of this embodiment shown in FIG. 1 shown in FIG. 2 (5). It is set after the mirror period t3 has completely ended and the IGBT has reached a stable ON state.
[0041]
Since the IGBT 1 is in a stable ON state when the mirror period ends, there is a risk of destruction or malfunction caused by a sudden change in the main current due to switching of the drive circuit during the turn-on operation as in the past. It can be significantly reduced and a highly reliable driving device can be provided.
[0042]
Further, since the timer circuit 9 is added, the drive circuit is switched after a predetermined time t4 has elapsed since the timing was detected as shown in FIG. 2, and the switching timing is ensured. The configuration is more reliable after the end of the mirror period t3. The timer circuit 9 may be configured by an existing technology, and may be a delay circuit that delays the output by time t4.
[0043]
Further, when the timer circuit 9 detects that the detection signal is continuously output for a predetermined time t4 after detecting the timing and then shifts to the subsequent operation, the timer circuit 9 further improves the reliability. It becomes a high composition. In this configuration, when a detection signal is instantaneously output due to noise or the like, it does not shift to the subsequent operation, so that it has a filter function, and the risk of malfunction or destruction can be significantly reduced. .
[0044]
In the present embodiment, each of the drive circuits 2 and 3 is composed of a pMOS transistor, but any other configuration may be used as long as it has a similar switch function. Further, in this embodiment, an IGBT is used as the main element. However, the effect of applying the present invention can be obtained in the same manner even with other voltage controlled semiconductor elements.
[0045]
FIG. 3 shows a control method that does not stop the drive circuit 2 that was operating first after switching the drive circuit. According to this control method, the effective gate resistance value of the IGBT 1 is switched from a single Ra to a parallel connection resistance of Ra and Rb as shown in FIG. 3 (4), and the same effect is obtained. In this case, since the circuit configuration for stopping Sa is not necessary, the control device of FIG. 1 can be configured as shown in FIG. 4, for example. That is, the number of parts can be reduced, and in the case of an IC, the chip area can be reduced.
[0046]
Next, a second embodiment of the present invention will be described in detail with reference to FIG. In this embodiment, the gate voltage of the IGBT 1 is detected in order to control the operation timing of the drive circuits 2 and 3, and control is executed based on the gate voltage.
[0047]
As shown in FIG. 5, the driving apparatus of this embodiment has the same configuration as that of the first embodiment, and the gate resistors 4 and 5 that connect the driving circuits 2 and 3 and the gate of the IGBT 1. And a control device 6 that controls the operation timing of the drive circuits 2 and 3. Here, it is assumed that the resistance value Ra of the gate resistor 4 is larger than the resistance value Rb of the gate resistor 5 as in the first embodiment. The control device 6 includes a timing determination device 8 that determines the timing for switching the drive circuit, and a logic circuit that switches the drive circuit 2 and the drive circuit 3 in accordance with the output of the timing determination device 8. In this embodiment, as an example of this logic circuit, a NAND gate 20 that receives the output signal of the timing determination device 8 through the inverter 22 and the input signal Vin as input and sends the output to the drive circuit 2; The NAND gate 21 is configured to receive the output signal and the input signal Vin as inputs and send the output to the drive circuit 3.
[0048]
The timing determination device 8 in the present embodiment detects the gate voltage of the IGBT 1 and determines the timing for switching between the drive circuit 2 and the drive circuit 3. The configuration of the timing determination device 8 in this embodiment is composed of a comparator 23 and a timer circuit 9 that compare the gate voltage of the IGBT 1 with a predetermined reference voltage Vref24.
[0049]
Next, the operation of this embodiment will be described. While the ON signal Vin is input to the input terminal 7 and the gate voltage of the IGBT 1 is lower than the reference voltage Vref, the output of the comparator 23 is at the low level. Therefore, an ON signal is output from the NAND gate 20 to the gate of the pMOS transistor Sa of the drive circuit 2 and the drive circuit 2 operates. As a result, a gate current is supplied to the IGBT 1 through the gate resistor 4. Thereafter, when the gate voltage of the IGBT 1 rises and exceeds a predetermined reference voltage Vref of the comparator 23, the output of the comparator 23 becomes High level, the output of the NAND gate 20 becomes High level, and the drive circuit 2 is stopped. The output of the NAND gate 21 becomes low level and the drive circuit 3 operates, and the effective gate resistance of the IGBT 1 is switched from a large resistance value Ra to a small resistance value Rb.
[0050]
Here, the reference voltage Vref of the comparator 23 is set higher than the gate voltage in the mirror period. As a result, the drive circuit switching timing is set after the end of the mirror period, and the same operation as in the first embodiment of the present invention shown in FIG. 2 is performed.
[0051]
Therefore, as in the first embodiment, when the mirror period ends, the IGBT is in a stable on state, so that the drive circuit is switched during the turn-on operation and the main current changes rapidly as in the conventional case. It is possible to significantly reduce the risk of destruction and malfunction caused by this, and to provide a highly reliable drive device.
[0052]
Further, since the timer circuit 9 is added, the drive circuit is switched after a predetermined time t4 has elapsed since the timing was detected as shown in FIG. 2, and the switching timing is ensured. The configuration is highly reliable after the end of the mirror period t3. As in the first embodiment of the present invention, the timer circuit 9 may be constituted by an existing delay circuit or a filter circuit that can significantly reduce the risk of malfunction or destruction.
[0053]
In this embodiment, the drive circuit is composed of a pMOS transistor. However, any other configuration may be used as long as it has a similar switch function. Further, in this embodiment, an IGBT is used as the main element. However, even if other voltage control type semiconductor elements are used, the effect of applying the present invention can be obtained in the same manner. This is the same as the embodiment.
[0054]
Further, as shown in FIG. 3, even in the control method that does not stop the drive circuit 2 that was operating first after switching the drive circuit, the effective gate of the IGBT 1 is the same as in the first embodiment of the present invention. The resistance value is switched from Ra alone to a parallel connection resistance of Ra and Rb, and the same effect is obtained. In this case, since a circuit configuration for stopping Sa is not necessary, the number of parts can be reduced.
[0055]
Regarding the reference voltage Vref of the comparator 23, the mirror phenomenon in which the IGBT gate voltage becomes constant at turn-on differs depending on the element, and the drive circuit switching timing is determined from the outside of the drive device of the present invention depending on the peripheral circuit configuration, operating conditions, and the like. May need to be adjusted. In that case, a function of adjusting the reference voltage Vref of the comparator from the outside of the device may be added.
[0056]
Next, a third embodiment of the present invention will be described in detail with reference to FIG. In this embodiment, the emitter current of the IGBT 1 is detected in order to control the operation timing of the drive circuits 2 and 3, and control is executed based on the emitter current. In this embodiment, an IGBT having a so-called current sensing function, which has a multi-emitter structure and detects part of the total emitter current from some of the emitters, is used.
[0057]
As shown in FIG. 6, the driving apparatus of this embodiment has a driving circuit 2 and 3 having the same configuration as that of the first and second embodiments, and a gate resistor that connects the driving circuits 2 and 3 and the gate of the IGBT 1. 4 and 5 and a control device 6 for controlling the operation timing of the drive circuits 2 and 3. Here, it is assumed that the resistance value Ra of the gate resistor 4 is larger than the resistance value Rb of the gate resistor 5 as in the first and second embodiments. The control device 6 includes a timing determination device 8 that determines the timing for switching the drive circuit, and a logic circuit that switches the drive circuit 2 and the drive circuit 3 in accordance with the output of the timing determination device 8. In this embodiment, as an example of this logic circuit, a NAND gate 20 that receives the output signal of the timing determination device 8 through the inverter 22 and the input signal Vin as input and sends the output to the drive circuit 2; The NAND gate 21 is configured to receive the output signal and the input signal Vin as inputs and send the output to the drive circuit 3.
[0058]
The timing determination device 8 in the present embodiment detects the emitter current of the IGBT 1 and determines the timing for switching between the drive circuit 2 and the drive circuit 3. The configuration of the timing determination device 8 in the present embodiment is such that the resistor 25, the comparator 23 that compares the voltage of the resistor 25 that changes in accordance with the amount of emitter current of the IGBT 1 and a predetermined reference voltage Vref24, and the JK flip-flop 26. And a timer circuit 9. The reference voltage Vref is set slightly higher than the main current value after turn-on.
[0059]
Next, the operation of this embodiment will be described in detail with reference to FIG. After the high level on signal Vin shown in FIG. 7 (1) is inputted to the input terminal 7, the emitter current increases as shown in FIG. 7 (3), and the voltage generated in the resistor 25 also rises and peaks. When the drive circuit is switched during the period t5 until the emitter reaches, the emitter current changes abruptly as in the conventional example, and there is a risk of malfunction or destruction due to the noise generated therewith. In order to avoid this danger, the timing for switching the drive circuit may be set in the period t6 following the period t5.
[0060]
While the high level ON signal Vin is input to the input terminal 7 and the voltage generated in the resistor 25 that changes in accordance with the emitter current value of the IGBT 1 is lower than the reference voltage Vref set slightly higher than the main current value after turn-on. The output of the comparator 23 is low level. At this time, since the output of the JK flip-flop 26 is also at a low level, an ON signal is output from the NAND gate 20 to the gate of the pMOS transistor Sa of the drive circuit 2 and the drive circuit 2 operates. As a result, a gate current is supplied to the IGBT 1 through the gate resistor 4. Supplied.
[0061]
After that, the emitter current of the IGBT 1 increases and the voltage generated in the resistor 25 rises. When the reference voltage Vref of the comparator 23 set slightly higher than the main current value after turn-on is exceeded, the output of the comparator 23 becomes high level. The output of the comparator 23 has the waveform shown in FIG. Since the JK flip-flop 26 at the next stage outputs a high level when the output of the comparator 23 returns to the low level, the output of the NAND gate 20 becomes high level at the end of the period t7 accordingly, and the drive circuit 2 At the same time, the output of the NAND gate 21 becomes low level and the drive circuit 3 operates, and the effective gate resistance of the IGBT 1 is switched from the large resistance value Ra to the small resistance value Rb.
[0062]
In this embodiment, the emitter current is directly detected, unlike when the drive circuit is switched by detecting the end of the mirror period described in the first and second embodiments of the present invention. In order to directly detect that the emitter current has passed the peak and reached a stable on-state, the drive circuit is switched during the turn-on operation as in the conventional case. The risk of malfunction can be remarkably reduced, and a highly reliable drive device can be provided. In addition, it is possible to switch the drive circuit at an earlier timing than in the first and second embodiments of the present invention, and it is possible to provide a drive device having a soft switching operation with lower loss.
[0063]
In this embodiment, the drive circuit is composed of a pMOS transistor, but any other configuration may be used as long as it has a similar switch function. Further, in this embodiment, an IGBT is used as the main element. However, even if other voltage control type semiconductor elements are used, the effect of applying the present invention can be obtained in the same manner. This is the same as the embodiment.
[0064]
Furthermore, even if the control method shown in FIG. 3 does not stop the drive circuit 2 that was initially operating after switching the drive circuit, the effective gate resistance value of the IGBT 1 is the same as in the first embodiment of the present invention. Is switched from Ra alone to a parallel connection resistor of Ra and Rb, and the same effect is obtained. In this case, since a circuit configuration for stopping Sa is not necessary, the number of parts can be reduced.
[0065]
In the present embodiment, an example in which an IGBT having a current sensing function is used has been described. However, the emitter current may be detected by other methods as a matter of course. Further, the current is not limited to the emitter current, and the current may be used as long as the current changes in accordance with the time change characteristic in the initial state.
[0066]
Next, a fourth embodiment of the present invention will be described in detail with reference to FIG. In the present embodiment, as in the second embodiment of the present invention, the gate voltage of the IGBT 1 is detected and the switching timing of the drive circuit is determined and the control is executed. The drive circuit 2, the drive circuit 3, and the drive circuit 2, a resistor 4 connecting the drive circuit 3 and the gate of the IGBT 1, and a control device having the same configuration as the control device of the second embodiment of the present invention. The driving device 2 is composed of a pMOS transistor Sa and a gate power source Va, the driving device 3 is composed of a pMOS transistor Sb and a gate power source Vb, and Va is set to a voltage lower than Vb. Therefore, during the period from the time when the input signal Vin is applied to the timing determined by the timing determination device 8, the drive circuit 2 is activated, the gate power supply Va is enabled, and the gate voltage of the IGBT 1 rises slowly. After that, when the drive circuit 3 is activated by the control device 6, the high voltage gate power supply Vb becomes effective. Since the drive device switching timing is determined by the same control device 6 as in the second embodiment of the present invention, the operation of the IGBT 1 is similar to the characteristics shown in FIGS. , A low-loss drive device can be realized.
[0067]
FIG. 9 shows a fifth embodiment of the present invention. In this embodiment, the drive circuit 2 and the drive circuit 3, the resistors 4 and 5 that connect the drive circuit 2 and the drive circuit 3 and the gate of the IGBT, the gate power supply + V, and the operation of each drive circuit are controlled. And a control device 6 for performing the operation. The control device 6 includes a timing determination device 8 that determines the timing for switching the drive circuit, and a logic circuit that switches between the drive circuit 2 and the drive circuit 3 in accordance with the output of the timing determination device 8. The resistance value Rb of the gate resistor 5 is set smaller than the resistance value Ra of the gate resistor 4. In this embodiment, the drive circuit is composed of pMOS transistors, but other devices having other switch functions may be used.
[0068]
The timing determination device 8 in this embodiment is configured by a delay circuit 19. The operation of the present embodiment will be described in detail using the waveforms of the respective parts shown in FIG. When a high-level on signal Vin is input to the input terminal 7, the pMOS transistor Sa is turned on, the drive circuit 2 is activated, and the resistor 4 having the resistance value Ra becomes effective. Thereafter, the delay circuit 19 forms a signal obtained by delaying the ON signal Vin by a predetermined time t1, and after the ON signal is input, the signal is switched to the drive circuit 3 after t1, and the resistor 5 having the resistance value Rb becomes effective. Here, the predetermined time t1 is as shown in FIG.
t1> td + t2 + t3
Therefore, as in the other embodiments described so far, a highly reliable and low-loss driving device can be realized.
[0069]
In any of the above, the embodiment of the present invention has been described with respect to the turn-on operation. Next, the sixth embodiment of the present invention will be described in detail with reference to FIG. In this embodiment, as in the second embodiment of the present invention, the gate voltage of the IGBT 1 is detected in order to control the operation timing of the drive circuits 2 and 3, and control is executed based on the gate voltage. In this figure, only the IGBT to be driven is displayed, the load connected to the IGBT, the configuration related to the turn-on control, and other
The configuration of the IGBT device is omitted.
[0070]
Even in the turn-off operation, the IGBT is likely to be in a latch-up state when it is operated at a high speed, and is easily destroyed. Further, since di / dt is increased, the jump voltage L × di / dt generated by the floating inductance L of the wiring or the like is increased. Therefore, for example, it is necessary to control so as not to operate at a high speed by increasing the gate resistance. However, if the gate resistance is increased, erroneous firing is caused by noise or the like even after the turn-off operation is brought into the off state after the latter half. Increased risk. Therefore, even in the turn-off operation, control for increasing the gate resistance in the first half and switching to a smaller gate resistance in the second half is very effective.
[0071]
The driving device of this embodiment drives the IGBT 1 in accordance with the off signal Vin applied to the input terminal 7, and connects the driving circuit 2 and the driving circuit 3, the driving circuit 2, the driving circuit 3, and the gate of the IGBT 1, respectively. Resistors 4 and 5, a gate power supply V ′, and a control device 6 that controls the operation of each drive circuit are provided. The control device 6 includes a timing determination device 8 that determines the timing for switching the drive circuit, and a logic circuit that switches between the drive circuit 2 and the drive circuit 3 in accordance with the output of the timing determination device 8. The resistance value Rd of the gate resistor 5 is set smaller than the resistance value Rc of the gate resistor 4. In this embodiment, the drive circuit is composed of an nMOS transistor, but any other device having a switch function may be used.
[0072]
In this embodiment, as an example of this logic circuit, a NAND gate 20 that receives the output signal of the timing determination device 8 through the inverter 22 and the inverted signal of the input signal Vin by the inverter 25 as input, and sends the output to the drive circuit 2; The NAND gate 21 is configured to receive the output of the timing determination device 8 and the inverted signal of the input signal Vin and send the output to the drive circuit 3.
[0073]
The timing determination device 8 in the present embodiment detects the gate voltage of the IGBT 1 and determines the timing for switching between the drive circuit 2 and the drive circuit 3. The configuration of the timing determination device 8 in this embodiment is composed of a comparator 23 and a timer circuit 9 that compare the gate voltage of the IGBT 1 with a predetermined reference voltage Vref24.
[0074]
Next, the operation of this embodiment will be described. While the off signal Vin is input to the input terminal 7 and the gate voltage of the IGBT 1 is higher than the reference voltage Vref, the output of the comparator 23 is at the low level. For this reason, the nMOS transistor Sc of the drive circuit 2 is turned on to start the drive circuit 2, and as a result, the gate capacitance of the IGBT 1 is discharged through the gate resistor 4. After that, when the gate voltage of the IGBT 1 decreases and the gate voltage becomes equal to or lower than a predetermined reference voltage Vref of the comparator 23, the output of the comparator 23 becomes High level, the output of the NAND gate 20 becomes Low level, and the drive circuit 2 At the same time, the output of the NAND gate 21 becomes high level and the drive circuit 3 is activated, and the effective gate resistance of the IGBT 1 is switched from the large resistance value Rc to the small resistance value Rd.
[0075]
Here, the gate resistance switching timing may be any timing after the mirror period ends. Specifically, in this embodiment, the reference voltage Vref of the comparator 23 may be set lower than the gate voltage in the mirror period. As a result, the drive circuit switching timing can be set after the end of the mirror period. Alternatively, even if the reference voltage Vref of the comparator 23 is set to be equal to or lower than the threshold voltage of the IGBT 1, the same effect can be obtained. In some cases, the timer circuit 9 may be used to ensure that the mirror circuit is turned off after the end of the mirror period. The timer circuit 9 may be constituted by an existing delay circuit or a filter circuit that can significantly reduce the risk of malfunction or destruction.
[0076]
In this way, by reducing the gate resistance until the mirror period ends and stabilizes until the off state, the risk of false ignition due to noise or the like from the latter half of the turn-off operation to the off state can be significantly reduced as in the past, and high reliability is achieved. Can be provided.
[0077]
In this embodiment, the drive circuit is composed of nMOS transistors, but any other configuration may be used as long as it has a similar switch function. Further, in this embodiment, only the case of the turn-off operation is described. However, by applying to both the turn-on and turn-off simultaneously with the embodiment described for the turn-on operation, the low switching loss and the high reliability can be achieved over the entire switching operation. It is possible to provide a drive circuit that can perform optimal control. Further, in this embodiment, an IGBT is used as the main element. However, the effect of applying the present invention can be obtained in the same manner even in other voltage controlled semiconductor elements. This is the same as the first embodiment.
[0078]
【The invention's effect】
According to the present invention, in a semiconductor device including a voltage-driven semiconductor element such as an IGBT, it is possible to reduce the time change rate of current at turn-on and reduce turn-on loss, and there is a risk of malfunction or destruction. It is possible to provide a driving method and apparatus for a voltage-driven semiconductor device with extremely low reliability.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment to which the present invention is applied.
FIG. 2 is a waveform diagram illustrating a control method according to the first embodiment.
FIG. 3 is a waveform diagram for explaining another control method of the first embodiment.
FIG. 4 is a circuit diagram for realizing another control method.
FIG. 5 is a circuit diagram of a second embodiment to which the present invention is applied.
FIG. 6 is a circuit diagram of a third embodiment to which the present invention is applied.
FIG. 7 is a waveform diagram illustrating a control method according to a third embodiment.
FIG. 8 is a circuit diagram of a fourth embodiment to which the present invention is applied.
FIG. 9 is a circuit diagram of a fifth embodiment to which the present invention is applied.
FIG. 10 is a circuit diagram of a sixth embodiment to which the present invention is applied.
FIG. 11 is a waveform diagram illustrating a control method according to a sixth embodiment.
FIG. 12 is a circuit diagram of a conventional drive circuit.
FIG. 13 is a waveform diagram illustrating a conventional control method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... IGBT, 2, 3 ... Drive circuit, 4, 5 ... Gate resistance, 6 ... Control apparatus, 7 ... Input terminal, 8 ... Timing determination apparatus, 9 ... Timer circuit, 10, 11, 20, 21 ... NAND gate, 12, 22 ... Inverter, 23 ... Comparator.

Claims

A high-potential-side first electrode for flowing a main current, a low-potential-side second electrode, and a gate electrode for controlling the main current, after the control signal is applied to the gate electrode the initial state, increases and / or the first period and the first continuing second period and at least contain an that the semiconductor for power to the gate voltage is substantially constant during the period of decreasing with the gate voltage time In a method for driving a semiconductor device including an element,
Similar third period including all the initial state, the drive voltage applied before Symbol gate electrode, in the fourth period following the said third period, lower than the drive voltage to be applied before Symbol gate electrode And a driving voltage applied to the gate electrode is changed after the initial state is completed.

A first electrode connected to the high potential side of the DC power source, a second electrode connected to the low potential side of the DC power source, and a main current flowing between the first electrode and the second electrode A semiconductor element driving device having a gate electrode,
A drive circuit unit connected to the gate electrode and applying a gate voltage to the gate electrode;
A comparison circuit unit that detects the gate voltage applied to the gate electrode and compares the gate voltage with a predetermined voltage value;
Based on the comparison result by the comparison circuit unit and the reception result of the gate-on signal for switching the main current from the non-energized state to the energized state, the drive circuit unit is controlled to change the gate voltage applied to the gate electrode. A control circuit unit
The driving device for a semiconductor element, wherein the predetermined voltage value of the comparison circuit unit is set larger than a gate voltage value in a mirror period in a turn-on period of the semiconductor element.

A first electrode connected to the high potential side of the DC power source, a second electrode connected to the low potential side of the DC power source, and a main current flowing between the first electrode and the second electrode A semiconductor element driving device having a gate electrode,
A drive circuit unit connected to the gate electrode and applying a gate voltage to the gate electrode;
A comparison circuit unit that detects the gate voltage applied to the gate electrode and compares the gate voltage with a predetermined voltage value;
Based on the comparison result by the comparison circuit unit and the reception result of the gate-on signal for switching the main current from the energized state to the non-energized state, the drive circuit unit is controlled and the gate voltage applied to the gate electrode is determined. A control circuit unit for changing,
The driving device for a semiconductor element, wherein the predetermined voltage value of the comparison circuit unit is set smaller than a gate voltage value in a mirror period in a turn-off period of the semiconductor element.

It is a drive device for semiconductor elements in any one of Claim 2 or 3,
The control circuit unit includes a timer circuit unit for controlling the drive circuit unit so as to change a gate voltage applied to the gate electrode after a predetermined time has elapsed since receiving the comparison result. Drive device.

It is a drive device for semiconductor elements according to claim 4,
The timer circuit unit is a semiconductor element driving device including a filter circuit.

It is a drive device for semiconductor elements in any one of Claim 2 or 3,
A resistance means electrically connected between the gate electrode and the drive circuit unit,
The control circuit unit is a semiconductor device drive device that controls the drive circuit unit so as to change a resistance value of the resistance unit based on the comparison result by the comparison circuit unit.

It is a drive device for semiconductor elements in any one of Claim 2 or 3,
The drive circuit unit includes a first drive circuit and a second drive circuit,
First resistance means electrically connected between the first drive circuit and the gate electrode;
Second resistance means electrically connected between the second drive circuit and the gate electrode and having a resistance value smaller than the resistance value of the first resistance means,
From the first control mode, the control circuit unit controls the drive circuit unit to apply a gate electrode to the gate electrode via the first resistance unit based on the comparison result by the comparison circuit unit. A semiconductor device driving device for switching to a second control mode for controlling a driving circuit unit so as to apply a gate voltage to the gate electrode via the second resistance means.