JP3141613B2 - Method and circuit for driving voltage-driven element - Google Patents
Method and circuit for driving voltage-driven elementInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、電圧駆動形素子の駆動
方法及びその回路に係り、特にターンオフ及びターンオ
ン時の電圧変化dV/dt,電流変化di/dtを緩和
してノイズ並びにサージ電圧を抑制する駆動方法及び回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and a circuit for driving a voltage-driven device, and more particularly to a method for reducing noise and surge voltage by reducing voltage change dV / dt and current change di / dt at turn-off and turn-on. The present invention relates to a driving method and a circuit for suppressing.
【0002】[0002]
【従来の技術】MOSゲート構造の電界効果形トランジ
スタ(以後、MOSFETと呼ぶ)や絶縁ゲート型バイ
ポーラトランジスタ(以後、IGBTと呼ぶ)等の電圧
駆動形素子はターンオン、或いはターンオフ時のスイッ
チング速度が速いことが特徴であり、高周波のインバー
タ装置やスイッチング電源に用いられている。近年、こ
れらの素子は大電流化と高速化の進歩が顕著であるが、
反面、高速スイッチングが原因で、サージ電圧による素
子の破壊やノイズによる他の電子機器への妨害という問
題を招いている。こうした問題の対策として、スイッチ
ング時に制御端子(以後、ゲート端子と呼ぶ)への電圧
の印加或いは除去を緩やかに行いスイッチング速度を緩
和することが検討されている。一例として、特開平1−1
83214 号にはターンオフ速度を緩和する方法が述べられ
ており、第1,第2のオフゲート抵抗手段を設け、第1
のオフゲート抵抗手段は低抵抗を、第2のオフゲート抵
抗手段は高抵抗を有している。上記第1,第2のオフゲ
ート抵抗手段はターンオフの開始と同時に働くが、第1
のオフゲート抵抗手段は予め設定された期間のみ働く。
上記構成によって、ターンオフ直後のストレージ期間
(主電流が下降するまでの期間)は第1,第2のオフゲ
ート抵抗手段で大きなゲート電流を流して高速化し、次
に電圧駆動形素子に流れる主電流が下降するフォール期
間は第2のオフゲート抵抗手段のみを働かせて小さなゲ
ート電流を流し、電流の下降時間を長くして電流の変化
di/dtを緩和している。2. Description of the Related Art A voltage-driven device such as a field effect transistor (hereinafter referred to as a MOSFET) having a MOS gate structure or an insulated gate bipolar transistor (hereinafter referred to as an IGBT) has a high switching speed when turned on or turned off. It is used for high frequency inverter devices and switching power supplies. In recent years, these devices have made remarkable progress in increasing current and increasing speed.
On the other hand, high-speed switching causes a problem that a surge voltage causes destruction of an element and noise causes interference with other electronic devices. As a countermeasure against such a problem, studies have been made to moderately apply or remove a voltage to a control terminal (hereinafter, referred to as a gate terminal) during switching to reduce the switching speed. As an example, see JP-A-1-1
No. 83214 describes a method of reducing the turn-off speed, in which first and second off-gate resistance means are provided, and
The off-gate resistance means has a low resistance, and the second off-gate resistance means has a high resistance. The first and second off-gate resistance means work simultaneously with the start of turn-off,
The off-gate resistance means works only for a preset period.
According to the above configuration, the storage period immediately after the turn-off (the period until the main current falls) is accelerated by supplying a large gate current by the first and second off-gate resistance means, and then the main current flowing through the voltage-driven element is reduced. During the falling fall period, a small gate current is caused to flow by operating only the second off-gate resistance means, and the current falling time is lengthened to reduce the current change di / dt.
【0003】また、ターンオン時のサージ電圧を低減す
る方法の例が特開平3−93457号に述べられている。この
方法は、ターンオン直後はゲート電圧の大きさを時間的
に切り替え、ゲート電圧の印加を制限して電圧駆動形素
子に流れる電流の変化di/dtを緩和するものであ
る。本例では、ゲート電圧がツェナーダイオードで決ま
る電圧まで達したら、上記制限を止めてゲート電圧を最
高値まで上昇させる。Further, an example of a method for reducing a surge voltage at the time of turn-on is described in Japanese Patent Application Laid-Open No. 3-93457. In this method, immediately after the turn-on, the magnitude of the gate voltage is temporally switched, and the application of the gate voltage is limited to reduce the change di / dt of the current flowing through the voltage-driven element. In this example, when the gate voltage reaches a voltage determined by the Zener diode, the above restriction is stopped and the gate voltage is raised to the maximum value.
【0004】[0004]
【発明が解決しようとする課題】上記2例で、前者は第
1のオフゲート抵抗手段の働く期間を抵抗とコンデンサ
で決まる時定数の時間として予め設定しており、後者は
ゲート電圧の印加を制限する期間をツェナーダイオード
とコンデンサ及び抵抗で設定している。しかしながら、
いずれの方法においても電圧駆動形素子は電流容量に依
存してゲート部の静電容量が増加することから、両方法
では駆動すべき電圧駆動形素子の電流容量に応じて、そ
れぞれ最適な抵抗とコンデンサの値に変更する必要があ
る。また、前者の駆動方法を用いると、電流容量が同じ
素子であってもモータ制御のように素子を流れる電流が
時間的に変化する場合には、第1のオフゲート抵抗手段
の働く期間を電流値に応じて変えることが望ましく、1
つの最適値を選ぶことは容易でない。In the above two examples, the former sets the period during which the first off-gate resistance means works as a time constant determined by a resistor and a capacitor, and the latter limits the application of the gate voltage. Is set by a Zener diode, a capacitor and a resistor. However,
In either method, the capacitance of the gate portion of the voltage-driven element increases depending on the current capacity. Therefore, in both methods, the optimum resistance and resistance are adjusted according to the current capacity of the voltage-driven element to be driven. It is necessary to change to the value of the capacitor. In addition, when the former driving method is used, even if the current capacity of the element is the same, the current flowing through the element varies with time as in the case of motor control. It is desirable to change according to
Choosing the two optimal values is not easy.
【0005】一方、同一の電圧駆動形素子に対してスイ
ッチング時に発生するサージ電圧やノイズの影響は電流
値に依存して大きくなる。また、上記従来例のような方
法でスイッチング時間を遅くすると、スイッチング損失
の増加が問題となる。そこで、フォール、又はライズ期
間のゲート抵抗条件を電流に応じて変えるか、或いは電
流がノイズ等の問題になる電流値以上でのみdi/dt
を抑制することが望ましい。上記2例はいずれもこうし
た電流値に応じたスイッチング速度の緩和については考
慮していない。On the other hand, the influence of surge voltage and noise generated at the time of switching on the same voltage-driven element increases depending on the current value. Further, if the switching time is delayed by the method as in the above-described conventional example, an increase in switching loss becomes a problem. Therefore, the gate resistance condition during the fall or rise period is changed according to the current, or di / dt is set only when the current is equal to or larger than a current value causing a problem such as noise.
Is desirably suppressed. Neither of the above two examples considers the mitigation of the switching speed according to such a current value.
【0006】本発明の目的は、上記各問題点を除去する
ものであって、その目的は電圧駆動形素子のゲート容
量、或いは電流値に応じてゲート容量の充放電速度を緩
和しスイッチング時に生じるサージ電圧及びノイズを抑
制することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned problems, and an object of the present invention is to reduce the charge / discharge speed of the gate capacitance according to the gate capacitance or current value of the voltage-driven element and to cause switching. It is to suppress surge voltage and noise.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
本発明は、主電流の入出力に係る第1,第2端子と絶縁
ゲート構造を有するゲート端子を備えた電圧駆動形素子
の前記第2端子と前記ゲート端子間に、前記第2端子と
前記ゲート端子間に第1のスイッチ手段及び第1の抵抗
手段を介して前記ゲート電圧を除去する回路と、外部制
御電源より第2のスイッチ手段及び第2の抵抗手段を介
してゲート電圧を印加する回路とからなる電圧駆動形素
子の駆動回路において、前記第1,第2端子間の電圧を
検出する電圧検出手段と、前記第1または第2の抵抗手
段の少なくともいずれかは前記電圧検出手段からの電圧
検出信号に基づいて抵抗値を変化させる抵抗可変手段を
備えることにより、前記ゲート電圧を増加或いは減少さ
せる速度を遅くすることを特徴とする。According to the present invention, there is provided a voltage-driven device having first and second terminals for input and output of a main current and a gate terminal having an insulated gate structure. A circuit for removing the gate voltage between the second terminal and the gate terminal between the second terminal and the gate terminal via a first switch means and a first resistance means, and a second switch from an external control power supply And a circuit for applying a gate voltage via a second resistor means, a voltage detecting means for detecting a voltage between the first and second terminals; At least one of the second resistance units includes a resistance variable unit that changes a resistance value based on a voltage detection signal from the voltage detection unit, thereby reducing a speed of increasing or decreasing the gate voltage. It is characterized in.
【0008】さらに、上記回路において、前記第2端子
と前記ゲート端子間のゲート電圧を検出するゲート電圧
検出手段と、該ゲート電圧検出手段からのゲート電圧検
出信号に基づいて前記第1の抵抗手段における抵抗値を
変化させる抵抗可変手段を備えるか、または、前記主電
流の大きさを検出する電流検出手段と、該電流検出手段
からの電流検出信号に基づいて前記第1の抵抗手段にお
ける抵抗値を変化させる抵抗可変手段を備えたことを特
徴とする。Further, in the above circuit, a gate voltage detecting means for detecting a gate voltage between the second terminal and the gate terminal, and the first resistance means based on a gate voltage detection signal from the gate voltage detecting means. Or a current detection means for detecting the magnitude of the main current, and a resistance value of the first resistance means based on a current detection signal from the current detection means. Characterized in that it is provided with a variable resistance means for changing the resistance.
【0009】[0009]
【作用】上記によれば、第1,第2端子間の電圧を検出
する手段の出力からターンオン或いはターンオフ時に、
フォール期間の開始或いはライズ期間の終了を判別し、
この期間には抵抗手段を高抵抗化してゲート電圧の減少
或いは増加速度を緩和し、電流の下降或いは上昇に関す
るdi/dtを抑制する。ここで、上記電圧検出手段は
電圧駆動形素子のフォール期間の開始とライズ期間の終
了では、第1,第2端子間の電圧が急激に変化をする特
性を持つことを利用して、ライズ期間の終了とフォール
期間の開始を検出する。According to the above, at the time of turning on or turning off from the output of the means for detecting the voltage between the first and second terminals,
Determine the start of the fall period or the end of the rise period,
During this period, the resistance of the resistance means is increased to reduce the rate of decrease or increase of the gate voltage, and di / dt related to the decrease or increase of the current is suppressed. Here, the voltage detecting means utilizes the characteristic that the voltage between the first and second terminals changes abruptly at the start of the fall period and at the end of the rise period of the voltage-driven element. And the end of the fall period are detected.
【0010】また、上記構成で高抵抗手段に半導体素子
を使用し、ゲート電圧或いは主電流の一方の値に応じて
上記半導体素子の内部抵抗を変化させる制御信号を出力
する制御信号出力手段を備えることによって、フォール
期間とライズ期間におけるdi/dtの抑制程度を電流
値に応じて調整することが可能である。In the above-mentioned structure, the semiconductor device is used as the high resistance means, and control signal output means for outputting a control signal for changing the internal resistance of the semiconductor element according to one of the gate voltage and the main current is provided. This makes it possible to adjust the degree of di / dt suppression in the fall period and the rise period according to the current value.
【0011】更に、上記構成でゲート電圧を検出する手
段を備えたことにより、第1,第2端子間の電圧が所定
の値に達した時点においてゲート電圧が予め設定した値
以上の場合には、前記抵抗手段の抵抗値を低抵抗から高
抵抗に切り替えると共に、前記所定の値に達した時点の
前記ゲート電圧が前記予め設定した値未満の場合には、
前記抵抗手段の抵抗値を低抵抗のまま維持することでノ
イズ等の問題になる電流値以上でのみdi/dtを抑制
することができ、スイッチング損失の不要な増加を押さ
えることが出来る。ここで、上記ゲート電圧の検出によ
る電流値の判断は、電圧駆動形素子のゲート電圧と飽和
電流値の関係を利用している。即ち、第1,第2端子間
の電圧検出手段から素子が飽和領域に入ったことを、ま
た、ゲート電圧の検出手段からゲート電圧が所望する電
流値に対する設定値(言い換えれば、ゲート電圧が前記
予め設定した値における飽和電流は検出すべき電流値に
相当する)であるかを検出し、両電圧検出手段の結果か
ら電流が検出すべき値以上であるかどうかを識別する。In the above-mentioned structure, a means for detecting a gate voltage is provided, so that when the voltage between the first and second terminals reaches a predetermined value, the gate voltage is higher than a predetermined value. Switching the resistance value of the resistance means from low resistance to high resistance, and when the gate voltage at the time when the predetermined value is reached is less than the preset value,
By maintaining the resistance value of the resistance means as a low resistance, di / dt can be suppressed only at a current value or more that causes a problem such as noise, and an unnecessary increase in switching loss can be suppressed. Here, the determination of the current value by detecting the gate voltage utilizes the relationship between the gate voltage of the voltage-driven element and the saturation current value. That is, the fact that the element has entered the saturation region from the voltage detection means between the first and second terminals, and the setting value for the desired current value of the gate voltage from the gate voltage detection means (in other words, the gate voltage (The saturation current at a preset value corresponds to the current value to be detected), and whether the current is equal to or greater than the value to be detected is identified from the results of the two voltage detection means.
【0012】[0012]
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図1は、本発明の第1の実施例を示す電圧駆動形素
子の駆動回路の基本ブロック図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a basic block diagram of a drive circuit of a voltage drive type device according to a first embodiment of the present invention.
【0013】図1において、Q1は電圧駆動形素子のI
GBTであり、電流を入力するコレクタ端子(記号
c),電流を出力するエミッタ端子(e)、及び制御電
圧を印加するゲート端子(g)を備える。Q1は負荷2
を介して主電源VEと閉回路を構成する。本実施例では
負荷2は誘導性であるものと仮定し、負荷には逆並列に
フリーホイールダイオードDを設けている。ここで、イ
ンダクタンスLeは負荷2とQ1を接続する配線のイン
ダクタンス成分を表したものである。次にSW1,SW
2はそれぞれスイッチ手段であり制御回路1からの入力
信号Soff、及びSonによってオン,オフ動作させ
る。ここで、本実施例ではSoff、及びSonはいず
れも図に示す制御回路1の出力信号Sで共通であり、ハ
イレベル(H)或いはローレベル(L)の二値化された
信号とする。Q1のゲート端子とSW1の間に接続した
3は第1の抵抗手段であり、Q1のゲート端子間とSW
2の間に接続した4は第2の抵抗手段である。In FIG. 1, Q1 is the voltage-driven element I
The GBT includes a collector terminal (symbol c) for inputting a current, an emitter terminal (e) for outputting a current, and a gate terminal (g) for applying a control voltage. Q1 is load 2
To form a closed circuit with the main power supply VE. In this embodiment, it is assumed that the load 2 is inductive, and the load is provided with a freewheel diode D in antiparallel. Here, the inductance Le represents the inductance component of the wiring connecting the load 2 and Q1. Next, SW1, SW
Reference numerals 2 denote switch means, which are turned on and off by input signals Soff and Son from the control circuit 1, respectively. Here, in the present embodiment, both Soff and Son are common to the output signal S of the control circuit 1 shown in the figure, and are binarized signals of high level (H) or low level (L). 3 connected between the gate terminal of Q1 and SW1 is first resistance means, and is connected between the gate terminal of Q1 and SW1.
4 connected between 2 is a second resistance means.
【0014】制御回路1からSW1に入力信号Soff
が供与されると、SW1はオンし第1の抵抗手段3を介
してQ1のゲート端子とエミッタ端子間のゲート容量C
geに充電された電荷を放電し、Q1をターンオフす
る。また、制御回路1からSW2に入力信号Sonが供与
されると、SW2はオンし第2の抵抗手段4を介して制
御電源Vccからゲート容量Cgeに電荷を充電し、Q
1をターンオンする。ここで、第1,第2の抵抗手段3
及び4はそれぞれ、Q1のコレクタ端子とエミッタ端子
間の電圧(以下コレクタ電圧と呼ぶ)を検出する電圧検
出手段5の出力に応じて抵抗値を変化させる。即ち、コ
レクタ電圧が所定の値未満では、第1,第2の抵抗手段
3及び4の抵抗値は低抵抗,コレクタ電圧が所定の値以
上では、第1,第2の抵抗手段3及び4の抵抗値は高抵
抗に変化させるものとする。この結果、上記Q1のター
ンオフ,ターンオンの期間中にコレクタ電圧が変化する
ことによって第1,第2の抵抗手段3及び4の抵抗値が
変化し、ゲート容量Cgeから電荷を放電、或いは充電
する速度が変化する。ターンオフ時においてはコレクタ
電圧は増加することから、第1の抵抗手段が低抵抗から
高抵抗に変化しCgeからの電荷の放電は遅くなる。一
方、ターンオン時においてはコレクタ電圧は減少するこ
とから、第2の抵抗手段が高抵抗から低抵抗に変化しC
geへの電荷の充電は、始めは遅く、コレクタ電圧が所
定値以上の期間からは速くなる。An input signal Soff is sent from the control circuit 1 to SW1.
Is supplied, SW1 turns on and the gate capacitance C1 between the gate terminal and the emitter terminal of Q1 via the first resistance means 3.
Discharge the electric charge charged in the ge, and turn off Q1. Further, when the input signal Son is supplied from the control circuit 1 to SW2, SW2 is turned on and charges the gate capacitance Cge from the control power supply Vcc through the second resistance means 4 to charge Q2.
Turn 1 on. Here, the first and second resistance means 3
And 4 change the resistance value according to the output of the voltage detecting means 5 for detecting the voltage between the collector terminal and the emitter terminal of Q1 (hereinafter referred to as the collector voltage). That is, when the collector voltage is lower than the predetermined value, the resistance values of the first and second resistance means 3 and 4 are low resistance. When the collector voltage is higher than the predetermined value, the resistance value of the first and second resistance means 3 and 4 is low. The resistance value is changed to a high resistance. As a result, when the collector voltage changes during the turn-off and turn-on periods of Q1, the resistance values of the first and second resistance means 3 and 4 change, and the speed at which charges are discharged or charged from the gate capacitance Cge. Changes. At the time of turn-off, the collector voltage increases, so that the first resistance means changes from low resistance to high resistance, and the discharge of charges from Cge is delayed. On the other hand, at turn-on, since the collector voltage decreases, the second resistance means changes from high resistance to low resistance and C
The charge of the charge to the ge is slow at the beginning, and becomes faster from the period when the collector voltage is equal to or higher than the predetermined value.
【0015】次に、本実施例に関する具体的な回路構成
の一例を図2に示す。図2で破線で囲んだ領域3,4,
5はそれぞれ、図1に示した第1の抵抗手段3,第2の
抵抗手段4、及び電圧検出手段5に関する具体的な回路
構成の一例を示している。第1の抵抗手段3としては、
SW1とQ1のエミッタ端子の間にPチャンネルMOS
FET M1を備え、M1に対して並列に抵抗R1を備
える。第2の抵抗手段4としては、制御電源Vccの正
極とSW2の間にPチャンネルMOSFET M2を備え、M2
に対して並列に抵抗R2を備える。ここで、M1,M2
は電圧検出手段5の出力に応じて内部抵抗が変化するこ
とから可変抵抗手段として用いている。また、R1の抵
抗値はM1のオン時の内部抵抗に比べて十分大きく、同
様にR2の抵抗値はM2のオン時の内部抵抗に比べて十
分大きいものを選ぶ。尚、本実施例ではスイッチ手段S
W1,SW2としてpnp、及びnpnのバイポーラト
ランジスタを用いているが、これらのスイッチ素子はM
OSFETでも良い。同様にM1,M2にはMOSFE
Tを用いているがこれらはバイポーラトランジスタを用
いても良い。次に、コレクタ電圧Vcを検出する電圧検
出手段5としては、制御電源Vccの正極と負極間に直
列に接続した抵抗R5とR6を備え、R5とR6の接続
部(以後、A点と呼ぶ)にアノード端子を、また、Q1
のコレクタ端子にカソード端子をそれぞれ接続したダイ
オードD1を備える。スイッチ手段SW1,SW2を入
力信号Sに応じてオン,オフする手段として抵抗R3,
R4及びnpnトランジスタQ2を備えており、Sがロ
ーレベルの場合にはQ2がオフして、R3とR4の接続
部の電圧は上昇し、SW2はベース電流を供給されてオ
ン,SW1はベースが逆バイアスされてオフ状態とな
る。逆に、Sがハイレベルの場合にはQ2がオンして、
R3とR4の接続部の電圧は減少し、SW2はベースが
逆バイアスされてオフ,SW1はベース電流を供給され
てオン状態となる。Next, FIG. 2 shows an example of a specific circuit configuration relating to the present embodiment. Regions 3, 4, surrounded by broken lines in FIG.
Reference numeral 5 denotes an example of a specific circuit configuration relating to the first resistance means 3, the second resistance means 4, and the voltage detection means 5 shown in FIG. As the first resistance means 3,
P channel MOS between the emitter terminal of SW1 and Q1
An FET M1 is provided, and a resistor R1 is provided in parallel with M1. As the second resistance means 4, a P-channel MOSFET M2 is provided between the positive electrode of the control power supply Vcc and SW2.
, A resistor R2 is provided in parallel. Here, M1, M2
Are used as variable resistance means because the internal resistance changes according to the output of the voltage detection means 5. Further, the resistance value of R1 is selected to be sufficiently larger than the internal resistance of M1 when it is turned on, and similarly, the resistance value of R2 is selected to be sufficiently larger than the internal resistance of M2 when it is turned on. In this embodiment, the switch means S
Although pnp and npn bipolar transistors are used as W1 and SW2, these switch elements are M
OSFET may be used. Similarly, MFE and M2 have MOSFE
Although T is used, bipolar transistors may be used. Next, the voltage detecting means 5 for detecting the collector voltage Vc includes resistors R5 and R6 connected in series between the positive electrode and the negative electrode of the control power supply Vcc, and a connection portion between R5 and R6 (hereinafter referred to as a point A). To the anode terminal and Q1
And a diode D1 in which the cathode terminal is connected to the collector terminal. As means for turning on and off the switch means SW1 and SW2 according to the input signal S, a resistor R3
R4 and an npn transistor Q2 are provided. When S is at a low level, Q2 turns off, the voltage at the connection between R3 and R4 rises, SW2 is supplied with a base current, and SW1 is turned on. It is reverse biased and turned off. Conversely, when S is at a high level, Q2 turns on,
The voltage at the connection between R3 and R4 decreases, the base of SW2 is reverse-biased and turned off, and the base of SW1 is supplied with a base current and turned on.
【0016】次に、電圧検出手段5で検出する電圧レベ
ル(前述した所定の電圧)について説明する。まず、電
圧検出手段5でA点の電圧は、Q1がオン状態にある場
合にはそのオン電圧にD1の順方向電圧降下を加えた値
に等しく約3V程度であり、信号の基準電位をVccの
負極を基準電位とすると、論理信号としてはローレベル
(L)に相当する。次に、スイッチングの過渡時でQ1
の電圧がVccより高くなると、D1が逆バイアスされ
オフ状態になるため、A点の電圧はR5とR6の分圧比
で決まる値となり、R5に対してR6の抵抗値を十分大
きい値に選ぶと、ほぼVccに等しい電圧となる(論理
信号としてはハイレベルに相当しHで表す)。この時の
コレクタ電圧の値は上述のようにVccにほぼ等しい
が、この値をVc1と定義する。Vc1はコレクタとゲ
ート間の静電容量Ccgが電圧依存性のため急激に変化
(VcがVc1以上ではCcgは急減する)する際の電
圧にほぼ等しい。また、Ccgが急激に変化する時刻は
ライズ期間の終了、或いはフォール期間の開始に相当す
る。即ち、電圧検出手段5はQ1のコレクタ電圧がVc
1以上かどうかを検出し、A点の電圧を出力としてL又
はHの二値化した出力を発生する機能を有する。Next, the voltage level (predetermined voltage described above) detected by the voltage detecting means 5 will be described. First, the voltage at the point A in the voltage detecting means 5 is about 3 V, which is equal to the value obtained by adding the forward voltage drop of D1 to the ON voltage when Q1 is in the ON state, and the reference potential of the signal is Vcc. When the negative electrode of is used as a reference potential, the logic signal corresponds to a low level (L). Next, during the transition of switching, Q1
Is higher than Vcc, D1 is reverse-biased and turned off. Therefore, the voltage at point A becomes a value determined by the voltage dividing ratio of R5 and R6, and if the resistance value of R6 is selected to be a sufficiently large value with respect to R5. , A voltage substantially equal to Vcc (corresponding to a high level as a logic signal and represented by H). The value of the collector voltage at this time is substantially equal to Vcc as described above, and this value is defined as Vc1. Vc1 is substantially equal to the voltage at which the capacitance Ccg between the collector and the gate rapidly changes due to the voltage dependency (Ccg rapidly decreases when Vc is equal to or higher than Vc1). The time at which Ccg changes abruptly corresponds to the end of the rise period or the start of the fall period. That is, the voltage detecting means 5 determines that the collector voltage of Q1 is Vc
It has a function of detecting whether it is 1 or more and generating a binary output of L or H using the voltage at point A as an output.
【0017】上記構成による駆動回路で、本発明の狙い
であるターンオフ及びターンオン時におけるdV/d
t,di/dt及びサージ電圧の抑制の動作を次の図3
を用いて述べる。In the drive circuit having the above configuration, dV / d at the time of turn-off and turn-on, which is the object of the present invention,
The operation of suppressing t, di / dt and surge voltage is shown in FIG.
It is described using.
【0018】図3は、図2に示した駆動回路の動作説明
図である。同図(a)はターンオン時、同図(b)はタ
ーンオフ時の動作をそれぞれ表している。同図(a),
(b)はいずれも駆動信号S,第2或いは第1の抵抗手
段の抵抗値,Q1のゲート電圧Vg,Q1のコレクタ電
圧Vc,Q1のコレクタとゲート間の静電容量Ccg、
及びQ1を流れるコレクタ電流Icに関して時間的な変
化を示している。FIG. 3 is an explanatory diagram of the operation of the drive circuit shown in FIG. FIG. 10A shows the operation at the time of turn-on, and FIG. 10B shows the operation at the time of turn-off. FIG.
(b) shows the drive signal S, the resistance value of the second or first resistance means, the gate voltage Vg of Q1, the collector voltage Vc of Q1, the capacitance Ccg between the collector and gate of Q1,
5 shows a temporal change with respect to the collector current Ic flowing through Q1.
【0019】図3(a)のターンオン時には、駆動信号S
がローレベルになると図2のSW2がオンする。ここ
で、Sが印加された直後にはVcの値は前述のCcgが
急減する際の電圧(Vc1)に比べて十分大きく、A点
の電圧はハイレベル(H)である。そこで、M2はオフ
状態であり、第2の抵抗手段の抵抗値はR2の値とな
り、ゲート電圧はゲート容量CgeとR2の積で決まる
時定数でゆっくりと増加する。また、コレクタ電流Ic
は上記ゲート電圧に対する飽和電流が流れ、Vgの増加
に依存して上昇する。このため、コレクタ電流の時間的
変化di/dtは上記時定数に応じたゆっくりしたもの
になり、コレクタ電圧がVc1に達するまでの期間t1
では電流上昇の時間変化di/dtを抑制することがで
きる。Icが負荷電流の定常値(Ic1)に達すると、
それまで飽和の状態にあったQ1が非飽和の状態に移行
する。この結果、コレクタ電圧Vcが減少してVc1の
レベルに達する。VcがVc1未満になると電圧検出手
段5の働きでA点の電圧がハイレベルからローレベル
(L)に変化する。また、同時にCcgはVcに対する
電圧依存性によって急激に増加する。A点の電圧がLに
変化した以降の期間(t2と定義する)ではM2がオン
する。この結果、第2の抵抗手段の抵抗値はR2の高抵
抗からM2のオン抵抗(Ron(M2)と表す)の低抵
抗に変わり、Ccgに蓄積された電荷の放電は急速に行
われる。また、ゲート電圧も急速に増加する。At the time of turn-on shown in FIG.
Becomes low level, SW2 in FIG. 2 is turned on. Here, immediately after S is applied, the value of Vc is sufficiently higher than the voltage (Vc1) when Ccg suddenly decreases, and the voltage at point A is at the high level (H). Then, M2 is in the off state, the resistance value of the second resistance means becomes the value of R2, and the gate voltage slowly increases with a time constant determined by the product of the gate capacitance Cge and R2. Also, the collector current Ic
, A saturation current with respect to the gate voltage flows, and increases with an increase in Vg. For this reason, the temporal change di / dt of the collector current becomes slow according to the time constant, and the period t 1 until the collector voltage reaches Vc1.
Thus, the time change di / dt of the current rise can be suppressed. When Ic reaches the steady-state value (Ic1) of the load current,
Q1 which has been in a saturated state until then shifts to a non-saturated state. As a result, the collector voltage Vc decreases and reaches the level of Vc1. When Vc becomes lower than Vc1, the voltage at point A changes from a high level to a low level (L) by the operation of the voltage detection means 5. At the same time, Ccg sharply increases due to voltage dependency on Vc. In the period after which the voltage at point A is changed to L (defined as t 2) M2 is turned on. As a result, the resistance value of the second resistance means changes from the high resistance of R2 to the low resistance of the on resistance of M2 (referred to as Ron (M2)), and the charge stored in Ccg is rapidly discharged. Also, the gate voltage increases rapidly.
【0020】次に、図3(b)のターンオフ時の動作に
ついて述べる。駆動信号SがハイレベルになるとSW2
はオフし、変わってSW1がオンする。Sのハイレベル
が印加された直後にはVcの値はVc1に比べて十分小
さく、A点の電圧はLである。そこでVcがVc1以下
の期間t3 においてはM1がオンし、第1の抵抗手段の
抵抗値はM1のオン抵抗(Ron(M1)と表す)の低
抵抗であることから、Cgeに蓄積された電荷の放電は
急速に行われる。Vgの減少が進むとやがてQ1は非飽
和から飽和へと移行する。この過程においてVcが増加
し、Vc1に達するとA点の電圧がHレベルに変化す
る。この結果M1はオフし、第1の抵抗手段の抵抗値は
低抵抗Ron(M1)からR1の高抵抗に変わり、ゲー
ト電圧はゲート容量CgeとR1で決まる時定数でゆっ
くりと減少する。VcがVc1以上の期間t4 において
はQ1は飽和動作に入り、コレクタ電圧が増加すること
によって飽和電流を流し、定常時の負荷電流を維持す
る。コレクタ電圧が増加する期間ではゲート電圧の減少
を抑制しても、コレクタ電圧がVc1から主電源電圧V
Eに達するまでの電圧変化dV/dtを緩和する効果は
少ない。dV/dtを抑制するのはむしろコレクタ電圧
がVEに達した以後の期間である。コレクタ電圧がVE
に達すると、もはやコレクタ電流Icを維持することは
できず、Icは減少過程にあるVgの飽和電流として徐
々に減少する。その時間的変化di/dtはCgeとR
1の積の時定数に応じたゆっくりしたものになる。この
時、Q1のコレクタ電圧としては主電源電圧VEに加え
て配線インダクタンスLeと上記di/dtの積で決ま
るサージ電圧が重畳されるが、ゲート電圧の減少を緩和
していることによりdi/dtは小さく押さえることが
でき、サージ電圧(同図(b)中のVsp)もわずかに
なる。従来の駆動回路ではターンオフの過程において電
流下降期間中のdV/dtが最も大きいが、本実施例に
よればdi/dtの緩和によりdV/dtも抑制するこ
とが出来る。Next, the operation at the time of turn-off in FIG. 3B will be described. When the drive signal S becomes high level, SW2
Turns off and SW1 turns on. Immediately after the high level of S is applied, the value of Vc is sufficiently smaller than Vc1, and the voltage at point A is L. Therefore Vc is M1 is turned on during the period t 3 of Vc1 below, the resistance value of the first resistor means because it is low resistance in the on-resistance of M1 (denoted Ron (M1)), stored in Cge The discharge of the charge occurs rapidly. As Vg decreases, Q1 shifts from non-saturation to saturation. In this process, Vc increases, and when it reaches Vc1, the voltage at point A changes to H level. As a result, M1 is turned off, the resistance value of the first resistance means changes from the low resistance Ron (M1) to the high resistance of R1, and the gate voltage decreases slowly with a time constant determined by the gate capacitance Cge and R1. Vc in Q1 the period t 4 of Vc1 or enters the saturation operation, passing a saturation current by the collector voltage increases to maintain the load current at steady state. During the period when the collector voltage increases, the collector voltage is reduced from Vc1 to the main power supply voltage V
The effect of relaxing the voltage change dV / dt until the voltage reaches E is small. Rather, dV / dt is suppressed during the period after the collector voltage reaches VE. Collector voltage is VE
, The collector current Ic can no longer be maintained, and Ic gradually decreases as the saturation current of Vg in the course of reduction. The time change di / dt is Cge and R
It becomes slow according to the time constant of the product of one. At this time, in addition to the main power supply voltage VE, a surge voltage determined by the product of the wiring inductance Le and the above-mentioned di / dt is superimposed on the collector voltage of Q1, but di / dt is reduced because the decrease in the gate voltage is reduced. Can be kept small, and the surge voltage (Vsp in FIG. 4B) becomes small. In the conventional drive circuit, dV / dt during the current fall period is the largest during the turn-off process. However, according to the present embodiment, dV / dt can be suppressed by relaxing di / dt.
【0021】以上のように本駆動回路によれば、ターン
オフ過程で電流下降時のdi/dt,dV/dtを抑制
できるほか、配線インダクタンスの影響で生じるサージ
電圧も軽減する効果がある。As described above, according to the present drive circuit, di / dt and dV / dt at the time of a current drop during the turn-off process can be suppressed, and the surge voltage caused by the influence of the wiring inductance can be reduced.
【0022】尚、上記図2の実施例においては高抵抗R
1を固定値としたが、この値を可変抵抗化する方法も有
効である。即ち、di/dtはCgeとR1の積の時定
数に応じた変化を示すことから、電流Icが大きい場合
にはR1の抵抗値をより大きくすることで、電流値に応
じたdi/dtの抑制を行うことが出来る。In the embodiment shown in FIG. 2, the high resistance R
Although 1 is a fixed value, a method of changing this value to a variable resistance is also effective. That is, since di / dt indicates a change in accordance with the time constant of the product of Cge and R1, when the current Ic is large, the resistance value of R1 is increased to increase the value of di / dt according to the current value. Suppression can be performed.
【0023】図4は、本発明の他の実施例を示す駆動回
路の基本ブロック図である。ここで、図4においては、
前述の図1と同じ構成要素には同一の記号を付してお
り、説明は省略する。同図で6はゲート電圧の検出手段
であり、この出力に応じて第1の抵抗手段における高抵
抗を可変抵抗化する。図4の実施例の具体的な回路例を
図5に示す。図5で図2の回路と構成が異なるのは第1
の抵抗手段3とゲート電圧検出手段6であり、他の部分
は図2と同じであることから説明は省略する。図5で第
1の抵抗手段は図2のM1及びR1に並列にNチャンネ
ルMOSFETM3を備えている。また、ゲート電圧検
出手段6はVccの正極と負極間にPチャンネルMOS
FET M4と抵抗R7の直列接続を備え、M4のソー
ス端子とゲート端子間には抵抗R8をまたM4のゲート
端子とQ1のゲート端子間にツェナーダイオードZDを
備える。そして、M4とR7の接続部から出力Bを取り
出し、この信号をM3の制御信号として供与する。上記
構成のゲート電圧検出手段6はQ1のゲート電圧が減少
し、Vccの正極とQ1のゲート端子間の電圧がZDの
降服電圧以上になると、M4のゲートにバイアス電圧が
与えられ、M4はオンする。また、M4のオンによって
出力Bの電圧値は,Vccの電圧をM4のオン抵抗とR
7で分圧した値となり、この電圧がM3のしきい値電圧
より大きければM3もオン状態となる。以後、Q1のゲ
ート電圧の減少に依存してM4,M3のゲートバイアス
電圧は増加して行く。このため、M3のオン抵抗は時間
的に減少する。ここで、図3(b)に示したように、V
cがVc1の値に達した時点(t3とt4の境界)における
ゲート電圧は、以下に述べるように平坦化しており、そ
の値は定常時の電流Ic1に依存して大きくなる。図3
(b)図において、t3 期間では前述のようにVgの減
少が進み、Q1は非飽和から飽和へと移行する。この過
程においてVcは増加し、第1の抵抗手段とSW1はQ
1のゲート容量の放電電流と同時にCcgの充電電流を
流すが、Vcが増加を始めるとCcgが大きいためゲー
ト電流はほとんどがCcgの充電電流に充てられる。こ
のため、Vgの減少は一旦休止し電圧が平坦になる期間
が生じる。FIG. 4 is a basic block diagram of a drive circuit showing another embodiment of the present invention. Here, in FIG.
The same components as those in FIG. 1 described above are denoted by the same reference numerals, and description thereof will be omitted. In the figure, reference numeral 6 denotes a gate voltage detecting means for changing the high resistance of the first resistance means into a variable resistance according to the output. FIG. 5 shows a specific circuit example of the embodiment of FIG. 5 is different from the circuit of FIG.
The other parts are the same as those in FIG. 2 and the description is omitted. In FIG. 5, the first resistance means includes an N-channel MOSFET M3 in parallel with M1 and R1 in FIG. The gate voltage detecting means 6 is a P-channel MOS between a positive electrode and a negative electrode of Vcc.
It comprises a series connection of an FET M4 and a resistor R7, a resistor R8 between the source terminal and the gate terminal of M4, and a Zener diode ZD between the gate terminal of M4 and the gate terminal of Q1. Then, the output B is taken out from the connection between M4 and R7, and this signal is provided as a control signal for M3. When the gate voltage of Q1 decreases and the voltage between the positive electrode of Vcc and the gate terminal of Q1 becomes equal to or higher than the breakdown voltage of ZD, the bias voltage is applied to the gate of M4, and M4 is turned on. I do. Further, when M4 is turned on, the voltage value of the output B is changed from the voltage of Vcc to the on resistance of M4 and R.
When the voltage is higher than the threshold voltage of M3, M3 is also turned on. Thereafter, the gate bias voltages of M4 and M3 increase depending on the decrease of the gate voltage of Q1. Therefore, the on-resistance of M3 decreases with time. Here, as shown in FIG.
The gate voltage at the time c has reached the value of Vc1 (boundary t 3 and t 4) is flattened as described below, its value increases depending on a current Ic1 in the steady state. FIG.
(B) In the figure, during period t 3 , Vg decreases as described above, and Q1 shifts from non-saturation to saturation. In this process, Vc increases, and the first resistance means and SW1 become Q
The charge current of Ccg flows at the same time as the discharge current of the gate capacitance of 1. However, when Vc starts to increase, Ccg is large, and most of the gate current is used for the charge current of Ccg. For this reason, the period in which the decrease of Vg temporarily stops and the voltage becomes flat occurs.
【0024】次に、平坦化した際のゲート電圧とQ1の
電流値の関係について説明する。図6(a)はゲート電
圧をパラメータとした場合のQ1のコレクタ電圧Vcと
コレクタ電流Icの関係であり、この図でコレクタ電圧
Vc1の状態を飽和領域とすれば、印加したゲート電圧
(Vg1〜Vg4)に対してコレクタ電流はIc1〜I
c4の飽和電流として一義的に決まる。Q1がオン時の
電流がIc2の場合を例とすると、t3 の期間では図6
(a)の1〜3に示すようにQ1の動作点が変化してコ
レクタ電圧が増加する。この結果、電圧が平坦化する際
の値はIc2を飽和電流とするゲート電圧Vg2にな
る。図6(a)からコレクタ電流の飽和値とゲート電圧
の関係を表した図が(b)であり、電流値に依存して平
坦化する際のゲート電圧も大きくなることを示す。図5
の構成に用いたツェナーダイオードの降服電圧をVzと
すると、t4 の期間開始時におけるM3のオン抵抗は、
電流値が大きいほど上記平坦化したゲート電圧が高く、
M4及びM3に印加されるゲートバイアス電圧は小さ
い。このためにM3のオン抵抗は高くなる。次に、M3
のオン抵抗が高いほど、M3のオン抵抗とCgeとで決
まる時定数が長くなり、Vgの時間的な減少も遅くな
る。そして、Vgの減少が遅いほどM3のオン抵抗の減
少も遅くなり、di/dtもこれに依存して抑制され
る。図5の実施例によるターンオフ時のゲート電圧,コ
レクタ電流及びコレクタ電流の特性を図7に示す。この
図で、コレクタ電流が大きいほどt4 の期間におけるゲ
ート電圧の減少が緩和することを示している。Next, the relationship between the gate voltage when flattened and the current value of Q1 will be described. FIG. 6A shows the relationship between the collector voltage Vc of Q1 and the collector current Ic when the gate voltage is used as a parameter. In this figure, if the state of the collector voltage Vc1 is a saturation region, the applied gate voltages (Vg1 to Vg1) Vg4), the collector currents are Ic1 to Ic1.
It is uniquely determined as the saturation current of c4. When Q1 current during ON as an example the case of Ic2, figures in period t 3 6
As shown in (a) to (c), the operating point of Q1 changes and the collector voltage increases. As a result, the value when the voltage is flattened is the gate voltage Vg2 having Ic2 as the saturation current. FIG. 6B shows the relationship between the saturation value of the collector current and the gate voltage from FIG. 6A, and shows that the gate voltage at the time of flattening increases depending on the current value. FIG.
Assuming that the breakdown voltage of the Zener diode used in the above configuration is Vz, the on-resistance of M3 at the start of the period of t 4 is
The larger the current value is, the higher the flattened gate voltage is,
The gate bias voltage applied to M4 and M3 is small. Therefore, the ON resistance of M3 increases. Next, M3
, The time constant determined by the on-resistance of M3 and Cge becomes longer, and the temporal decrease of Vg also becomes slower. The slower the decrease in Vg, the slower the decrease in the on-resistance of M3, and the lower the di / dt. FIG. 7 shows the characteristics of the gate voltage, the collector current and the collector current at the time of turn-off according to the embodiment of FIG. This figure shows that the larger the collector current is, the more the reduction of the gate voltage during the period of t 4 is eased.
【0025】図5の実施例では電流に応じてM3の抵抗
を変化させる手段としてゲート電圧検出6を用いたが、
この機能に関する他の実施例を図8に示す。図8で破線
で囲む領域7は電流を直接検出してM3のゲートバイア
ス電圧を変化させる手段であり、電流検出手段と呼ぶこ
とにする。尚、領域7以外は図5と同じであり、説明は
省略する。電流検出手段7はQ1に電流検出端子を備え
た素子を用い、電流検出端子に流れる電流をQ3とQ4
からなるカレントミラー手段で取り出し、Q1のエミッ
タ端子を流れる主電流に応じて変化する微小電流をQ4
とこれに直列に接続した抵抗R10に流す。尚、Q4に
は並列に抵抗R9を接続し、Q4がオフ時にはR9とR
10の比で出力Bの電圧が決まるようにしている。上記
構成によると、主電流が大きいほどR10両端の電圧降
下が大きくなり、出力Bの電圧(即ち、M3のゲートバ
イアス電圧)は低下するためM3のオン抵抗は高くな
る。このため、図5のゲート電圧検出手段と同様に、電
流に応じたdi/dtの抑制が行える。In the embodiment of FIG. 5, the gate voltage detector 6 is used as means for changing the resistance of M3 according to the current.
FIG. 8 shows another embodiment relating to this function. A region 7 surrounded by a broken line in FIG. 8 is a unit for directly detecting a current to change the gate bias voltage of M3, and will be referred to as a current detection unit. Except for the area 7, the configuration is the same as that of FIG. The current detecting means 7 uses an element having a current detecting terminal for Q1, and detects the current flowing through the current detecting terminal as Q3 and Q4.
And a minute current that changes according to the main current flowing through the emitter terminal of Q1 is extracted by Q4.
And a resistor R10 connected in series to this. A resistor R9 is connected in parallel to Q4, and when Q4 is off, R9 and R9 are connected.
The output B voltage is determined by the ratio of 10. According to the above configuration, as the main current increases, the voltage drop across R10 increases, and the voltage of the output B (ie, the gate bias voltage of M3) decreases, so that the on-resistance of M3 increases. Therefore, similarly to the gate voltage detecting means of FIG. 5, di / dt can be suppressed in accordance with the current.
【0026】次に、電流値に応じたdi/dt抑制の選
択機能を備えた実施例について図9を用いて説明する。
図9でdi/dt抑制の選択手段8を除くと、残りの構
成は図2或いは図5と同じであり説明は省略する。但
し、本実施例ではターンオフ時のdi/dt抑制につい
てのみ説明するため、第2の抵抗手段4は抵抗R2で一
定とした。また、図2に示したM1と異なり、第1の抵
抗手段内のトランジスタM1にはNチャンネルMOSF
ETを用いている。Next, an embodiment having a function of selecting di / dt suppression according to the current value will be described with reference to FIG.
Except for the di / dt suppression selecting means 8 in FIG. 9, the remaining configuration is the same as that in FIG. 2 or FIG. However, in this embodiment, since only di / dt suppression at the time of turn-off is described, the second resistance means 4 is fixed at the resistance R2. Further, unlike the transistor M1 shown in FIG. 2, the transistor M1 in the first resistance means has an N-channel MOSF.
ET is used.
【0027】di/dt抑制の選択手段8としては、ゲ
ート電圧検出手段6の出力Bをロジックインバータ9−
1を介して2入力NAND回路10−1に入力し、NA
ND回路10−1の他の入力端子にはコレクタ電圧検出
手段5の出力Aを入力する。NAND回路10−1の出
力をフリップフロップ手段11のセット端子に入力す
る。駆動信号Sをロジックインバータ9−2に入力し、
その出力をNAND回路10−2の一方の入力端子に入
力する。また、ロジックインバータ9−2の出力を分岐
してロジックインバータ9−3に入力し、9−3の出力
を抵抗R11とコンデンサC1からなる遅延手段を介し
た後、NAND回路10−2の他方の入力端子に入力す
る。NAND回路10−2の出力はフリップフロップ手
段11のリセット端子に入力する。ここで、フリップフ
ロップ手段11の論理はセット端子にローレベルの信号
を入力すると出力Qがハイレベルになり、リセット端子
にローレベルの信号を入力すると出力Qはローレベルに
なる。また、上記フリップフロップ手段11の出力をC
とすると、信号Cをロジックインバータ9−4を介して
AND回路10−3の一方の入力端子に入力し、10−
3の他方の入力端子には駆動信号Sを入力する。AND
回路10−3の出力信号は第1の抵抗手段3内部のM1
に制御信号Soff2として出力する。As the di / dt suppression selecting means 8, the output B of the gate voltage detecting means 6 is used as the logic inverter 9-
1 to the 2-input NAND circuit 10-1 via the
The output A of the collector voltage detecting means 5 is input to another input terminal of the ND circuit 10-1. The output of the NAND circuit 10-1 is input to the set terminal of the flip-flop means 11. The drive signal S is input to the logic inverter 9-2,
The output is input to one input terminal of the NAND circuit 10-2. Further, the output of the logic inverter 9-2 is branched and input to the logic inverter 9-3, and the output of the logic inverter 9-3 is passed through delay means including a resistor R11 and a capacitor C1. Input to the input terminal. The output of the NAND circuit 10-2 is input to the reset terminal of the flip-flop unit 11. Here, the logic of the flip-flop means 11 is such that when a low level signal is input to the set terminal, the output Q becomes high level, and when a low level signal is input to the reset terminal, the output Q becomes low level. Also, the output of the flip-flop means 11 is C
Then, the signal C is input to one input terminal of the AND circuit 10-3 via the logic inverter 9-4,
The drive signal S is input to the other input terminal of the third terminal. AND
The output signal of the circuit 10-3 is M1 in the first resistance means 3.
As a control signal Soff2.
【0028】上記構成による駆動方法はターンオフの期
間中にコレクタ電圧検出手段5及びゲート電圧検出手段
6の結果から、前述の平坦化したゲート電圧を検出し、
このゲート電圧に対応するコレクタ電流が設定値以上で
あればdi/dtを抑制することが特徴である。この動
作を次の図10を用いて述べる。The driving method according to the above configuration detects the flattened gate voltage from the results of the collector voltage detecting means 5 and the gate voltage detecting means 6 during the turn-off period.
If the collector current corresponding to the gate voltage is equal to or higher than a set value, di / dt is suppressed. This operation will be described with reference to FIG.
【0029】図10は、図9に示した駆動回路でターン
オフ時の動作説明図である。図10(a)はQ1を流れ
る電流が設定値未満の場合(小電流時と記す)、図10
は電流が設定値レベル以上の場合(大電流時と記す)で
ある。図10(a)と(b)において、t3(或いは
t3′)の期間とt4(或いはt4′)の期間の境界では前
述のようにゲート電圧が平坦化し、その値は定常時のコ
レクタ電流に応じて大きくなる。電流値がIc2以上に
おいて抑制を行う場合を例とすると、上記ゲート電圧は
図6(b)からVg2となる。そこで、電流がIc2以
上の場合にdi/dtを抑制するためには、図9のツェ
ナーダイオードZDには、(Vcc−Vg2)の値を降
服電圧とする素子を選ぶ。FIG. 10 is an explanatory diagram of the operation at the time of turn-off in the drive circuit shown in FIG. FIG. 10A shows a case where the current flowing through Q1 is smaller than the set value (hereinafter referred to as a small current).
Indicates a case where the current is equal to or higher than the set value level (indicated as a large current). In FIGS. 10A and 10B, at the boundary between the period of t 3 (or t 3 ′) and the period of t 4 (or t 4 ′), the gate voltage is flat as described above, Becomes larger according to the collector current. Taking the case where suppression is performed at a current value equal to or higher than Ic2 as an example, the gate voltage becomes Vg2 from FIG. 6B. Therefore, in order to suppress di / dt when the current is equal to or greater than Ic2, an element having a value of (Vcc-Vg2) as the breakdown voltage is selected as the Zener diode ZD in FIG.
【0030】図10(b)の場合には駆動信号Sに応じ
たt3′ 期間の開始直後から第1の抵抗手段内のM1が
オンする。Sの印加直後にはQ1のコレクタ電圧はVc
1以下であるため、第1の電圧検出手段の出力AはLで
ある。このためNAND回路10−1の出力はHであ
り、フリップフロップ手段の出力CはLとなるためSo
ff2はHとなりM1をオンさせてQ1のゲート容量を
急速に放電する。In the case of FIG. 10B, M1 in the first resistance means is turned on immediately after the start of the period t 3 'according to the drive signal S. Immediately after the application of S, the collector voltage of Q1 is Vc
Since it is 1 or less, the output A of the first voltage detecting means is L. Therefore, the output of the NAND circuit 10-1 is H, and the output C of the flip-flop means is L,
ff2 becomes H, turning on M1 and rapidly discharging the gate capacitance of Q1.
【0031】t3′ の期間の最終に達すると、Q1のコ
レクタ電圧はVc1に達し、出力AはHに変化する。こ
の時、平坦化したゲート電圧が検出すべきVg2以上で
あれば、ZD1は降服せず、M4にはゲートバイアス電
圧が印加されないためオフであり、B点の電圧はLであ
る。出力AがH,出力BがLの条件が揃うとNAND回
路10−1の出力はLに変化し、フリップフロップ手段
の出力CもHに変わる。この結果、Soff2はLとな
りM1はオフして以後の期間t4′ では、第1の抵抗手
段の抵抗値はR1の高抵抗になり、ゲート電圧の減少を
遅くして電流変化di/dtは抑制される。図9(a)
の場合にはt3の期間の最終で出力AはHに変化した
際、平坦化したゲート電圧は検出すべきVg2より小さ
いため、ZD1は降服しM4はオン状態となってB点の
電圧はHになる。この結果、フリップフロップ手段の出
力CはLを維持するため、ターンオフの終了までM1の
オンも維持され、t4 期間でのdi/dt抑制は行われ
ない。At the end of the period t 3 ′, the collector voltage of Q1 reaches Vc1, and the output A changes to H. At this time, if the flattened gate voltage is equal to or higher than Vg2 to be detected, ZD1 does not drop and M4 is off because no gate bias voltage is applied, and the voltage at point B is L. When the conditions of the output A being H and the output B being L are met, the output of the NAND circuit 10-1 is changed to L, and the output C of the flip-flop is also changed to H. As a result, Soff2 becomes L and M1 is turned off, and in the subsequent period t 4 ′, the resistance value of the first resistance means becomes a high resistance of R1, and the reduction of the gate voltage is slowed down, and the current change di / dt becomes Is suppressed. FIG. 9 (a)
In the case of ( 3) , when the output A changes to H at the end of the period of t3, the flattened gate voltage is smaller than Vg2 to be detected, so that ZD1 drops off, M4 turns on, and the voltage at point B becomes H. As a result, the output C of the flip-flop means for maintaining L, and the on-end to M1 turn-off is also maintained, di / dt suppression in t 4 period is not performed.
【0032】[0032]
【発明の効果】以上の説明から理解されるように、本発
明によれば電圧駆動形素子に適したサージ電圧及びノイ
ズの抑制が可能となり、素子にサージ電圧防止のスナバ
回路が不要になる他、スイッチング時のノイズが他の電
子機器へ影響を及ぼし誤動作を招く問題を解消すること
ができるという効果がある。As will be understood from the above description, according to the present invention, it is possible to suppress a surge voltage and a noise suitable for a voltage-driven element, and it becomes unnecessary to provide a snubber circuit for preventing a surge voltage in the element. In addition, there is an effect that a problem that noise at the time of switching affects other electronic devices and causes a malfunction can be solved.
【図1】本発明の一実施例を示す電圧駆動形素子の駆動
回路の基本ブロック図である。FIG. 1 is a basic block diagram of a drive circuit of a voltage-driven element showing one embodiment of the present invention.
【図2】図1の一実施例の具体的な回路構成図である。FIG. 2 is a specific circuit configuration diagram of the embodiment of FIG.
【図3】図2の実施例の動作を説明するための動作波形
である。FIG. 3 is an operation waveform for explaining the operation of the embodiment in FIG. 2;
【図4】本発明の他の実施例を示す電圧駆動形素子の駆
動回路の基本ブロック図である。FIG. 4 is a basic block diagram of a drive circuit of a voltage-driven element showing another embodiment of the present invention.
【図5】図4の実施例の具体的な回路構成図である。FIG. 5 is a specific circuit configuration diagram of the embodiment of FIG. 4;
【図6】図5の実施例の動作を説明するための動作波形
である。FIG. 6 is an operation waveform for explaining the operation of the embodiment in FIG. 5;
【図7】電圧駆動形素子の素子特性を説明する図であ
る。FIG. 7 is a diagram illustrating element characteristics of a voltage-driven element.
【図8】図4の実施例の他の具体的な回路構成図であ
る。8 is another specific circuit configuration diagram of the embodiment of FIG.
【図9】本発明に係るdi/dt抑制を選択する駆動方
法の実施例である。FIG. 9 is an embodiment of a driving method for selecting di / dt suppression according to the present invention.
【図10】図9の実施例の動作を説明するための動作波
形である。FIG. 10 is an operation waveform for explaining the operation of the embodiment in FIG. 9;
1…制御回路手段、2…負荷、3…第1の抵抗手段、4
…第2の抵抗手段、5…コレクタ電圧検出手段、SW
1,SW2…スイッチ手段、Q1…電圧駆動形素子、V
cc…制御電源、VE…主電源、6…ゲート電圧検出手
段、7…電流検出手段。DESCRIPTION OF SYMBOLS 1 ... Control circuit means, 2 ... Load, 3 ... First resistance means, 4
... second resistance means, 5 ... collector voltage detection means, SW
1, SW2: switch means, Q1: voltage-driven element, V
cc: control power supply, VE: main power supply, 6: gate voltage detection means, 7: current detection means.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−299990(JP,A) 特開 平4−141230(JP,A) 特開 平4−241511(JP,A) 実開 平2−103927(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03K 17/00 - 17/70 H02M 1/00 - 1/30 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-5-299990 (JP, A) JP-A-4-141230 (JP, A) JP-A-4-241511 (JP, A) 103927 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H03K 17/00-17/70 H02M 1/00-1/30
Claims (7)
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子と、駆動信号に応じて前記電圧駆動形素子のゲー
ト電圧を減少させるオフゲート回路と、前記駆動信号に
応じて外部制御電源より前記ゲート端子に電圧を供給す
るオンゲート回路を備えた電圧駆動形素子の駆動回路に
おいて、 前記電圧駆動形素子のオフ時に前記第1,第2端子間の
電圧を検出し、該電圧を前記制御電源の電圧値以下の基
準電圧値と比較する電圧検出手段と、前記第1,第2端
子間の電圧が前記基準電圧値を超えた場合に前記オフゲ
ート回路の抵抗値を増加させて前記第1,第2端子間の
電圧の変化速度を抑制する可変抵抗手段とを備えたこと
を特徴とする電圧駆動形素子の駆動回路。The related input and output of 1. A main current 1, the voltage-driven element having a gate terminal having a second terminal insulating gate structure, the gate of said voltage driving type device in accordance with a drive signal
An off-gate circuit for reducing the driving voltage;
Supply a voltage to the gate terminal from an external control power supply
A voltage-driven element driving circuit having an on- gate circuit that detects a voltage between the first and second terminals when the voltage-driven element is turned off, and detects the voltage between the first and second terminals . Base below voltage
Voltage detecting means for comparing with a quasi-voltage value, the first and second terminals
When the voltage between the terminals exceeds the reference voltage value,
Over preparative said first to increase the resistance of the circuit, the driving circuit of the voltage drive element characterized in that a suppressing variable resistance means the change speed of the voltage between the second terminal.
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子と、駆動信号に応じて前記電圧駆動形素子のゲー
ト電圧を減少させるオフゲート回路と、前記駆動信号に
応じて外部制御電源より前記ゲート端子に電圧を供給す
るオンゲート回路を備えた電圧駆動形素子の駆動回路に
おいて、 前記電圧駆動形素子のオン時に前記第1,第2端子間の
電圧を検出し、該電圧を前記制御電源の電圧値以下の基
準電圧値と比較する電圧検出手段と、前記第1,第2端
子間の電圧が前記基準電圧値以下となる場合に前記オフ
ゲート回路の抵抗値を減少させて前記第1,第2端子間
の電圧の変化速度を速くする可変抵抗手段とを備えたこ
とを特徴とする電圧駆動形素子の駆動回路。 2. A voltage-driven element having first and second terminals related to input and output of a main current and a gate terminal having an insulated gate structure, and a gate of the voltage-driven element in response to a drive signal.
An off-gate circuit for reducing the driving voltage;
Supply a voltage to the gate terminal from an external control power supply
A voltage-driven element driving circuit having an on- gate circuit , wherein when the voltage-driven element is turned on, a voltage between the first and second terminals is detected, and the voltage is detected by the control power supply. Base below voltage
Voltage detecting means for comparing with a quasi-voltage value, the first and second terminals
When the voltage between the slaves is lower than the reference voltage value,
The first reduces the resistance value of the gate circuit, the driving circuit of this <br/> and voltage drive element characterized with a variable resistance means to increase the rate of change of the voltage between the second terminal.
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子における前記第2端子と前記ゲート端子間に接続
され第1のスイッチ手段及び該第1のスイッチ手段に直
列あるいは並列な第1の抵抗手段を備えるオフゲート回
路と、外部制御電源より第2のスイッチ手段及び該第2
のスイッチ手段に直列あるいは並列な第2の抵抗手段を
介して前記ゲート端子にゲート電圧を印加するオンゲー
ト回路を備える電圧駆動形素子の駆動回路において、 前記第1,第2端子間の電圧を検出する電圧検出手段
と、前記電圧駆動形素子のオン時あるいはオフ時に、前
記第1あるいは第2の抵抗手段の少なくともいずれかは
前記電圧検出手段からの電圧検出信号に基づいて抵抗値
を変化させる抵抗可変手段を備えることを特徴とする電
圧駆動形素子の駆動回路。3. A first switch connected between said second terminal and said gate terminal in a voltage-driven device having first and second terminals involved in input and output of a main current and a gate terminal having an insulated gate structure. Means and an off-gate circuit comprising a first resistance means connected in series or parallel to the first switch means, and a second switch means and the second
A voltage driving element comprising an on-gate circuit for applying a gate voltage to the gate terminal via a second resistor means in series or parallel with the switch means, wherein a voltage between the first and second terminals is detected. At least one of the first and second resistance means changes a resistance value based on a voltage detection signal from the voltage detection means when the voltage-driven element is turned on or off. A driving circuit for a voltage-driven element, comprising a variable means.
絶縁ゲート構造を有するゲート端子具備する電圧駆動形
素子と、駆動信号に応じて前記電圧駆動形素子のゲート
電圧を減少させるオフゲート回路と、前記駆動信号に応
じて外部制御電源より前記ゲート端子に電圧を供給する
オンゲート回路を備えた電圧駆動形素子の駆動回路にお
いて、 前記電圧駆動形素子のオン時あるいはオフ時に前記ゲー
ト端子と前記第2端子間の電圧を検出し、該電圧を前記
制御電源の電圧値以下の基準電圧値と比較する第1の電
圧検出手段と、前記ゲート電圧を検出する第2の電圧検
出手段と、前記第1,第2の電圧検出手段の出力に応じ
て前記オフゲート回路の抵抗値を変化させ前記第1,第
2端子間電圧の変化速度を抑制する可変抵抗手段とを備
えたことを特徴とする電圧駆動形素子の駆動回路。 4. A voltage-driven element having first and second terminals related to input and output of a main current and a gate terminal having an insulated gate structure, and a gate of the voltage-driven element according to a drive signal.
An off-gate circuit for reducing the voltage;
Supply a voltage to the gate terminal from an external control power supply
And have you <br/> the drive circuit of the voltage drive device having a on-gate circuit, detecting a voltage between the gate <br/> preparative terminal and the second terminal when on-time or off of the voltage drive element And the voltage is
A first power source for comparison with a reference voltage value equal to or lower than the control power source voltage value;
Voltage detecting means, and a second voltage detecting means for detecting the gate voltage.
Output means and an output of the first and second voltage detecting means.
Variable resistance means for changing a resistance value of the off-gate circuit to suppress a changing speed of the voltage between the first and second terminals.
Driving circuit of the voltage drive element characterized in that there was e.
第2端子間のゲート電圧検出手段と、該ゲート電圧検出
手段からのゲート電圧検出信号に基づいて、前記第1あ
るいは第2の抵抗手段の少なくともいずれかの抵抗値を
変化させる抵抗可変手段を備えたことを特徴とする電圧
駆動形素子の駆動回路。5. The first or second resistance means according to claim 3, wherein a gate voltage detection means between said gate terminal and said second terminal, and a gate voltage detection signal from said gate voltage detection means. A driving circuit for a voltage-driven element, comprising: a resistance variable means for changing at least one of the resistance values.
電流の大きさを検出する電流検出手段と、該電流検出手
段からの電流検出信号に基づいて前記第1の抵抗手段に
おける抵抗値を変化させる抵抗可変手段を備えたことを
特微とする電圧駆動形素子の駆動回路。6. A current detecting means according to claim 3 or 5, wherein a resistance value of said first resistance means is determined based on a current detection signal from said current detecting means. A driving circuit for a voltage-driven element, characterized by comprising a variable resistance means for changing the resistance.
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子と、前記電圧駆動形素子の第1,2端子間に接続
される主電源及び負荷と、前記第2端子と前記ゲート端
子間に接続され第1のスイッチ手段及び該第1のスイッ
チ手段に直列あるいは並列な第1の抵抗手段を備えるオ
フゲート回路と、外部制御電源より第2のスイッチ手段
及び該第2のスイッチ手段に直列あるいは並列な第2の
抵抗手段を介して前記ゲート端子にゲート電圧を印加す
るオンゲート回路と、前記第1および第2のスイッチ手
段をオン・オフする制御回路と、前記第1,第2端子間
の電圧を検出する電圧検出手段と、を備え、 前記電圧駆動形素子のオン時あるいはオフ時に、前記第
1あるいは第2の抵抗手段の少なくともいずれかは前記
電圧検出手段からの電圧検出信号に基づいて抵抗値を変
化させる抵抗可変手段を備えることを特徴とする電圧駆
動形素子の駆動回路。7. A voltage-driven element having first and second terminals related to input and output of a main current and a gate terminal having an insulated gate structure, and connected between the first and second terminals of the voltage-driven element. An off-gate circuit connected between the second terminal and the gate terminal, comprising a first switch means and a first resistance means connected in series or parallel to the first switch means; and an external control power supply. An on-gate circuit for applying a gate voltage to the gate terminal via a second switch means and a second resistor means in series or parallel with the second switch means, and turning on the first and second switch means; A control circuit for turning off, and voltage detecting means for detecting a voltage between the first and second terminals, wherein the first or second resistance means is turned on or off when the voltage-driven element is turned on or off. At least one of them includes a resistance variable means for changing a resistance value based on a voltage detection signal from the voltage detection means, and a driving circuit for a voltage-driven element.
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---|---|
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---|---|
JP (1) | JP3141613B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7847604B2 (en) | 2007-01-18 | 2010-12-07 | Toyota Jidosha Kabushiki Kaisha | Driving circuit for power semiconductor element including controlling circuit that provides control when detected voltage reaches predetermined voltage |
CN102237781A (en) * | 2010-05-06 | 2011-11-09 | Ls产电株式会社 | Switching gate driver |
CN106160446A (en) * | 2014-12-10 | 2016-11-23 | 现代摩比斯株式会社 | The gate driver circuit of preventing arm short circuit and method |
US9979384B2 (en) | 2014-04-11 | 2018-05-22 | Denso Corporation | Timing adjustment method for drive circuit and timing adjustment circuit for drive circuit |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3462032B2 (en) * | 1997-03-04 | 2003-11-05 | 株式会社東芝 | Power converter |
JPH11252896A (en) * | 1998-02-25 | 1999-09-17 | Toshiba Corp | Iegt gate controller |
JP3650264B2 (en) * | 1998-05-11 | 2005-05-18 | 三菱電機株式会社 | Semiconductor device drive circuit |
JP2000083371A (en) * | 1998-09-02 | 2000-03-21 | Fuji Electric Co Ltd | Gate drive circuit in power converter |
KR100433799B1 (en) | 1998-12-03 | 2004-06-04 | 가부시키가이샤 히타치세이사쿠쇼 | Gate drive circuit of voltage drive switching element |
JP3941309B2 (en) * | 1998-12-03 | 2007-07-04 | 株式会社日立製作所 | Gate drive circuit for voltage-driven switching element |
JP2000232347A (en) * | 1999-02-08 | 2000-08-22 | Toshiba Corp | Gate circuit and gate circuit control method |
JP2000295834A (en) * | 1999-04-05 | 2000-10-20 | Toshiba Corp | Power converter |
JP4269420B2 (en) * | 1999-08-05 | 2009-05-27 | 株式会社デンソー | Automotive power control equipment |
JP3752943B2 (en) | 2000-01-31 | 2006-03-08 | 株式会社日立製作所 | Semiconductor device driving apparatus and control method thereof |
ATE396539T1 (en) * | 2000-07-13 | 2008-06-15 | Ct Concept Technologie Ag | METHOD AND DEVICE FOR STATE-DEPENDENT CONTROL OF THE TRANSIENT BEHAVIOR OF POWER SEMICONDUCTOR SWITCHES |
JP2002153043A (en) * | 2000-11-14 | 2002-05-24 | Fuji Electric Co Ltd | Gate-driving device for voltage-driving semiconductor element |
JP3812353B2 (en) * | 2001-03-19 | 2006-08-23 | 株式会社日立製作所 | Semiconductor power converter |
JP3979096B2 (en) * | 2002-01-22 | 2007-09-19 | 株式会社日立製作所 | Semiconductor device driving apparatus and power conversion apparatus using the same |
JP2004229445A (en) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | Inverter device |
DE10236532C1 (en) * | 2002-08-09 | 2003-08-14 | Semikron Elektronik Gmbh | Circuit controlling power transistors, includes two current-regulated supplies and gate voltage limiter |
JP2004088892A (en) * | 2002-08-26 | 2004-03-18 | Toshiba Corp | Gate circuit of insulated gate type semiconductor element |
JP2004096318A (en) * | 2002-08-30 | 2004-03-25 | Mitsubishi Electric Corp | Semiconductor device for electric power |
US6791394B2 (en) * | 2002-10-10 | 2004-09-14 | Lattice Semiconductor Corporation | Power supply control circuits |
JP3997905B2 (en) * | 2002-12-06 | 2007-10-24 | 日産自動車株式会社 | Voltage drive element drive circuit |
JP2004228768A (en) | 2003-01-21 | 2004-08-12 | Toshiba Corp | Gate driving circuit |
FR2851056B1 (en) * | 2003-02-10 | 2005-04-08 | Alstom | METHOD AND SYSTEM FOR CONTROLLING ELECTRONIC POWER COMPONENT, AND INFORMATION RECORDING MEDIUM HAVING INSTRUCTIONS FOR PERFORMING THE METHOD |
JP4023336B2 (en) * | 2003-02-20 | 2007-12-19 | 株式会社日立製作所 | Method and apparatus for driving semiconductor device |
JP4161737B2 (en) * | 2003-02-20 | 2008-10-08 | 株式会社日立製作所 | Method and apparatus for driving semiconductor device |
JP2005045590A (en) * | 2003-07-23 | 2005-02-17 | Mitsubishi Electric Corp | Semiconductor device |
JP4323266B2 (en) | 2003-09-09 | 2009-09-02 | 三菱電機株式会社 | Semiconductor drive circuit |
JP4223379B2 (en) | 2003-12-10 | 2009-02-12 | 三菱電機株式会社 | Switching device control device and motor drive circuit control device |
JP4144541B2 (en) * | 2004-03-19 | 2008-09-03 | 日産自動車株式会社 | Driver circuit for voltage-driven semiconductor device |
JP4437685B2 (en) * | 2004-03-24 | 2010-03-24 | 三菱電機株式会社 | Gate drive circuit in power converter |
JP4619812B2 (en) * | 2005-02-16 | 2011-01-26 | 株式会社東芝 | Gate drive circuit |
JP2006353093A (en) * | 2005-02-17 | 2006-12-28 | Hitachi Ltd | Method for controlling semiconductor device |
JP2006340579A (en) * | 2005-06-06 | 2006-12-14 | Toshiba Mitsubishi-Electric Industrial System Corp | Gate circuit of insulating gate semiconductor element |
DE102007063687B4 (en) | 2006-03-22 | 2013-03-14 | Denso Corporation | Circuit with a transistor |
JP2008067593A (en) * | 2006-08-08 | 2008-03-21 | Fuji Electric Device Technology Co Ltd | Gate drive circuit for insulated gate semiconductor switching elements |
JP5186095B2 (en) * | 2006-10-02 | 2013-04-17 | 株式会社日立製作所 | Gate drive circuit |
JP2008193717A (en) * | 2008-03-17 | 2008-08-21 | Hitachi Ltd | Method and apparatus for driving semiconductor device |
JP2009278704A (en) * | 2008-05-12 | 2009-11-26 | Fuji Electric Systems Co Ltd | Gate drive of voltage-driven semiconductor device |
JP4557082B2 (en) * | 2008-07-18 | 2010-10-06 | 株式会社デンソー | Driving transistor control circuit |
JP5341557B2 (en) * | 2009-03-02 | 2013-11-13 | 株式会社日本自動車部品総合研究所 | Inverter device |
CA2759210A1 (en) * | 2009-05-11 | 2010-11-18 | Ss Sc Ip, Llc | Gate driver for enhancement-mode and depletion-mode wide bandgap semiconductor jfets |
JP5129208B2 (en) * | 2009-07-28 | 2013-01-30 | Tdkラムダ株式会社 | Switching power supply |
JP2011114739A (en) * | 2009-11-30 | 2011-06-09 | Hitachi Automotive Systems Ltd | Motor control apparatus |
JP2012109916A (en) | 2010-11-19 | 2012-06-07 | Sanken Electric Co Ltd | Load drive circuit |
JP5938852B2 (en) | 2011-05-25 | 2016-06-22 | 富士電機株式会社 | Gate drive circuit of voltage controlled switching element |
JP5736243B2 (en) * | 2011-06-13 | 2015-06-17 | 本田技研工業株式会社 | Power circuit |
JP2013005231A (en) * | 2011-06-16 | 2013-01-07 | Toyota Central R&D Labs Inc | Drive device |
JP2013090350A (en) * | 2011-10-13 | 2013-05-13 | Nissan Motor Co Ltd | Power conversion apparatus |
JP5827609B2 (en) * | 2012-09-27 | 2015-12-02 | 株式会社豊田中央研究所 | Driving circuit |
JP5939947B2 (en) * | 2012-09-27 | 2016-06-22 | トランスフォーム・ジャパン株式会社 | Schottky transistor drive circuit |
US9825625B2 (en) * | 2014-07-09 | 2017-11-21 | CT-Concept Technologie GmbH | Multi-stage gate turn-off with dynamic timing |
KR101664613B1 (en) * | 2014-12-09 | 2016-10-24 | 현대자동차주식회사 | Circuit conrolling for voltage slope of Power Mosfet |
JP6261828B2 (en) * | 2015-09-03 | 2018-01-17 | 三菱電機株式会社 | Power converter |
WO2017043297A1 (en) * | 2015-09-11 | 2017-03-16 | 株式会社オートネットワーク技術研究所 | Control device |
JP7151325B2 (en) * | 2018-09-25 | 2022-10-12 | 富士電機株式会社 | driver circuit |
JP7287337B2 (en) * | 2020-04-28 | 2023-06-06 | 株式会社デンソー | switch drive circuit |
JP7087138B2 (en) * | 2021-02-16 | 2022-06-20 | 株式会社東芝 | Electronic circuits, semiconductor devices, power converters, drives, vehicles, and elevators |
WO2023228402A1 (en) * | 2022-05-27 | 2023-11-30 | 日立Astemo株式会社 | Electronic control device, gate drive method for power semiconductor element |
-
1993
- 1993-03-31 JP JP05073081A patent/JP3141613B2/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7847604B2 (en) | 2007-01-18 | 2010-12-07 | Toyota Jidosha Kabushiki Kaisha | Driving circuit for power semiconductor element including controlling circuit that provides control when detected voltage reaches predetermined voltage |
CN102237781A (en) * | 2010-05-06 | 2011-11-09 | Ls产电株式会社 | Switching gate driver |
US9979384B2 (en) | 2014-04-11 | 2018-05-22 | Denso Corporation | Timing adjustment method for drive circuit and timing adjustment circuit for drive circuit |
CN106160446A (en) * | 2014-12-10 | 2016-11-23 | 现代摩比斯株式会社 | The gate driver circuit of preventing arm short circuit and method |
CN106160446B (en) * | 2014-12-10 | 2018-10-26 | 现代摩比斯株式会社 | The gate driving circuit and method of preventing arm short circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH06291631A (en) | 1994-10-18 |
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