JP3614519B2

JP3614519B2 - Method and apparatus for driving insulated gate semiconductor device

Info

Publication number: JP3614519B2
Application number: JP18941095A
Authority: JP
Inventors: 直樹桜井; 森　　睦宏
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-25
Filing date: 1995-07-25
Publication date: 2005-01-26
Anticipated expiration: 2015-07-25
Also published as: JPH0946201A

Description

【０００１】
【産業上の利用分野】
絶縁ゲ−トバイポ−ラトランジスタ（Ｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと称す）や、ＭＯＳＧＴＯ（Ｍｅｔａｌｏｘｉｄｅｇａｔｅｔｕｒｎ−ｏｆｆｔｈｙｒｉｓｔｏｒ）等の絶縁ゲート型半導体装置の駆動方法及び駆動装置に関する。
【０００２】
【従来の技術】
ＩＧＢＴや、ＭＯＳＧＴＯは、絶縁ゲートに加える電圧で電流を制御できる、いわゆる電圧駆動型素子であるため、電流駆動型のバイポ−ラトランジスタやＧＴＯより駆動電力が小さく、このため、駆動回路を簡単にできるので、電源やインバ−タ等の分野に急速に広まっている。
【０００３】
ＩＧＢＴの断面構造を図１０に示す。ｐ＋層１０１の上にｎ−層１０２が設けられている。ｎ−層１０２内には複数個のｐ層１０３が設けられている。さらにｐ層１０３内には、ｎ＋層１０４が設けられている。ｎ＋層１０４、ｐ層１０３、ｎ−層１０２表面には、ゲート絶縁膜１０５及びゲート電極１０６が設けられ、絶縁ゲートが形成されている。ｐ＋層１０１の下方に位置する裏面には、コレクタ電極１０６が設けられている。また、ｐ層１０３とｎ＋層１０４とを短絡して、エミッタ電極１０８が設けられている。また、エミッタ電極１０８は、絶縁膜１０７を介してゲート電極１０６上にも形成されている。
【０００４】
このような構造を備えたＩＧＢＴでは、図中に概念的に示されている、エミッタ−ゲート間容量Ｃ_ＧＥは、ゲート絶縁膜１０５直下のｐ層１０３とゲート電極１０６間の容量Ｃ_ＧＥ１と、絶縁膜１０７を挟んでゲート電極１０６とエミッタ電極１０８間の容量Ｃ_ＧＥ２の並列接続で表される。一方、ゲート−コレクタ間容量Ｃ_ＧＣは、ゲート絶縁膜１０５を挟んで、ｎ−層１０２とゲート電極１０６間の容量で表される。
【０００５】
エミッタ−ゲート間容量Ｃ_ＧＥと、ゲート−コレクタ間容量Ｃ_ＧＣとの、コレクタ−エミッタ間電圧依存性を、図１１に示す。ゲート−コレクタ間容量Ｃ_ＧＣは、コレクタ−エミッタ間電圧が大きくなるとｎ−層１０２に空乏層がのびるため、容量は急激に小さくなる。一方、ｐ層１０３にはあまり空乏層は伸びないため、エミッタ−ゲート間容量Ｃ_ＧＥのコレクタ−エミッタ間電圧依存性は小さい。
【０００６】
誘導負荷に接続されたＩＧＢＴを駆動する駆動回路の従来例を、図１２に示す。ＩＧＢＴ１のエミッタは、電源Ｖｃｃのアース側に接続されている。コレクタ側は、ダイオードＤのアノード側に接続されている。ダイオードＤのカソード側は電源Ｖｃｃの高圧側に接続されている。また、ダイオードＤの両端にはインダクタンス負荷Ｌが接続されている。
【０００７】
ＩＧＢＴ１のゲートには、ゲート抵抗Ｒｇが接続されている。ゲート抵抗Ｒｇのもう一方は、駆動回路２に接続されている。駆動回路２は、例えば、ｎｐｎトランジスタＱ１、ｐｎｐトランジスタＱ２、ｎｐｎトランジスタＱ３、及び、抵抗ｒｂから構成され、電源Ｖ_ＧＥと接続されている。
【０００８】
この従来の駆動回路２においては、ｎｐｎトランジスタＱ１のコレクタ、及び抵抗ｒｂの一端は、電源Ｖ_ＧＥの高電位側に接続されている。ｐｎｐトランジスタＱ２のコレクタ及びｎｐｎトランジスタＱ３のエミッタは、電源Ｖ_ＧＥのアース側に接続されている。抵抗ｒｂの他端と、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のベースと、ｎｐｎトランジスタＱ３のコレクタとは、互いに接続されている。また、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のエミッタは、ゲート抵抗Ｒｇを介してＩＧＢＴ１と接続されている。
【０００９】
この従来の駆動回路２により駆動される、ターンオン時におけるＩＧＢＴ１の各部の波形を図１３に示す。
【００１０】
駆動回路２のｎｐｎトランジスタＱ３に正の電圧を加えると（図１３（１）参照）、ｎｐｎトランジスタＱ３がオンし、抵抗ｒｂを通してベース電流ｉｂがｎｐｎトランジスタＱ１に流れ込み、ｎｐｎトランジスタＱ１はオンする。すると、ｎｐｎトランジスタＱ１を通じてＩＧＢＴ１のゲートに電流が流れ込み（図１３（３）参照）、ゲート−エミッタ間容量Ｃ_ＧＥ及びゲート−コレクタ間容量Ｃ_ＧＣを充電する。
【００１１】
上記両容量が充電されるに従い、ゲート電圧は増加し（図１３（２）参照）、ある値Ｖｔｈを越えると、ＩＧＢＴ１のコレクタに電流Ｉｃが流れ始める（図１３（４）参照）。このｎｐｎトランジスタＱ３にオン信号を加えてからＩＧＢＴ１に電流が流れるまでの時間を遅延時間ｔｄと呼ぶ。
【００１２】
また、このターンオン時には、図１３（４）に示すように、ＩＧＢＴ１のコレクタに接続されているダイオードＤが逆バイアス状態となり、ダイオードＤの逆回復電流が流れ込む。このため、ＩＧＢＴ１の電流はピークを持つ。電流が流れてある時間がたつと、ＩＧＢＴ１のコレクターエミッタ間電圧Ｖｃｅは急激に低下する。
【００１３】
ところで、ＩＧＢＴ１がオフしている状態では、空乏層が伸びているため、ゲート−コレクタ間容量Ｃ_ＧＣは非常に小さい値となっている。しかし、コレクターエミッタ間電圧Ｖｃｅが低下すると、ゲート−コレクタ間容量Ｃ_ＧＣは急激に増加する。このため、ゲート電圧及びゲート電流はほぼ一定となる。この時、コレクターエミッタ間の電圧Ｖｃｅは、Ｖｃｅ（ｒｅｓ）でほぼ一定となる。
【００１４】
その後、ゲート−コレクタ間容量Ｃ_ＧＣが充電されると、ゲート電圧は、Ｖ_ＧＥー（ｎｐｎトランジスタＱ１のベース−エミッタ間電圧≒０．７Ｖ）になる。このとき、コレクターエミッタ間の電圧Ｖｃｅは、前記Ｖｃｅ（ｒｅｓ）からさらに低下し、最終的に定常値Ｖｃｅ（ｓａｔ）となる。
【００１５】
【発明が解決しようとする課題】
しかし、従来の駆動回路２では、ゲート抵抗Ｒｇの値が固定されていた。このため、ゲート抵抗Ｒｇの抵抗値が小さいと、ＩＧＢＴ１のゲート電圧の時間変化率が大きくなり、この結果、ＩＧＢＴ１のコレクタ電流の時間変化率ｄｉ／ｄｔが大きくなっていた（図１３（４）の領域Ａ）。
【００１６】
この電流の時間変化率ｄｉ／ｄｔが大きくなると、ダイオードＤの逆回復時の電流変化率ｄｉ／ｄｔが大きくなる（図１３（４）の領域Ｂ）。このため、ＩＧＢＴ１の回路に浮遊インダクタンスＬ’が存在する場合には、その浮遊インダクタンスに流れる電流の時間変化によって生じる跳ね上がり電圧（Ｌ’×ｄｉ／ｄｔ（領域Ｂ））も大きなものとなる。従来の駆動回路においては、この跳ね上がり電圧による素子や装置の破壊、あるいは、当該跳ね上がり電圧により生じたノイズによる誤動作が引き起こされるという問題があった。
【００１７】
一方、上記問題を避けるために、ゲート抵抗Ｒｇの抵抗値を大きくして、電流の時間変化率ｄｉ／ｄｔを抑えると、ゲート電圧が、ゲート−コレクタ間容量Ｃ_ＧＣのため一定になる期間ｔｒｅｓ（図１３（３）参照）が長くなり、その間はコレクタ−エミッタ間電圧Ｖｃｅは、定常値Ｖｃｅ（ｓａｔ）よりは高いＶｃｅ（ｒｅｓ）となっている。このため、いわゆるターンオン損失が増大するという問題があった。
【００１８】
本発明は、上述した問題点を考慮してなされたもので、上述したＩＧＢＴを含む絶縁ゲート型半導体素子を含む半導体装置において、いわゆるターンオン損失を低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することを目的とする。
【００１９】
さらに、本発明の他の目的は、上記駆動方法およびその装置において、ターンオン時の電流の時間変化率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の絶縁ゲート型半導体素子の駆動方法は、上記目的を達成するために、ゲートにオン信号が加わった直後の初期状態が、ゲート電圧が時間と共に上昇する第１の期間と、当該第１の期間に続く、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間とを少なくとも含んでいる、絶縁ゲート型半導体素子を備えた絶縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く期間中に変化させるものであり、前記第１の期間全体を少なくとも含む第１’の期間に前記ゲートに印加する駆動電圧を、当該第１’の期間に連続して設定される、前記第２の期間の少なくとも一部を含む第２’の期間に前記ゲートに印加する駆動電圧よりも低くする。
【００２１】
本発明の駆動方法は、また、上記目的を達成するために、ゲートにオン信号が加わった直後の初期状態が、コレクタに電流が流れ始めるまでの第１の期間と、当該第１の期間の後でかつゲート電圧が時間と共に上昇する第２の期間と、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第３の期間とを少なくとも含んでいる、絶縁ゲート型半導体素子を備えた絶縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く期間中に変化させるものであり、前記第１の期間に前記ゲートに印加する駆動電圧Ｖ１と、前記第２の期間全体を少なくとも含む第２’の期間に前記ゲートに印加する駆動電圧Ｖ２と、当該第２’の期間に連続して設定される、前記第３の期間の少なくとも一部を含む第３’の期間に前記ゲートに印加する駆動電圧Ｖ３とを、Ｖ２＜Ｖ１、かつ、Ｖ２＜Ｖ３となるように設定する。
【００２２】
本発明の絶縁ゲート型半導体素子の駆動装置は、上記目的を達成するために、前記駆動電圧を発生する第１及び第２の駆動回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲート抵抗、及び、前記第２の駆動回路と前記ゲートを接続する、前記第１のゲート抵抗の抵抗値よりも小さい抵抗値の第２のゲート抵抗と、入力されるオン信号に応じて、最初に、前記第１の駆動回路を動作させると共に、動作させる駆動回路を切り換えるタイミングを決定し、該タイミングに応じて前記第１の駆動回路の動作を停止し、第２の駆動回路の動作を開始する制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲート電圧が時間と共に増加する第１の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間の終了前に、動作させる駆動回路を切り換えるための前記タイミングを決定するタイミング決定回路を有する。
【００２３】
本発明の駆動装置は、また、上記目的を達成するために、前記駆動電圧を発生する第１、第２、及び、第３の駆動回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲート抵抗、前記第２の駆動回路と前記ゲートを接続する第２のゲート抵抗、及び、前記第３の駆動回路と前記ゲートを接続する第３のゲート抵抗と、入力されるオン信号に応じて、最初に前記第１の駆動回路を動作させると共に、動作させる駆動回路を前記第１の駆動回路から前記第２の駆動回路へ切り換える第１のタイミング、及び、前記第２の駆動回路から前記第３の駆動回路へ切り換える第２のタイミングをそれぞれ決定し、該第１及び第２のタイミングに応じて前記３つの駆動回路を順次動作させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲートに電圧が印加されてからコレクタに電流が流れ始めるまでの第１の期間の終了とほぼ同期する時点を前記第１のタイミングとし、該第１のタイミングの後の、ゲート電圧が時間と共に増加する第２の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第３の期間の終了前での時点を前記第２のタイミングとして決定するタイミング決定回路を有し、前記第２のゲート抵抗の抵抗値は、前記第１、第３のゲート抵抗の抵抗値のいずれよりも大きいものとする。
【００２４】
本発明の駆動装置は、また、上記目的を達成するために、入力されるオン信号により前記駆動電圧を発生する駆動回路と、前記駆動回路と前記ゲートとを接続するゲート抵抗と、前記ゲートにそれぞれ接続される、第１の容量及び該第１の容量よりも静電容量が小さい第２の容量と、前記オン信号に応じて、最初、前記第１の容量を前記ゲートに電気的に接続してその充電を開始させると共に、前記ゲートへ電気的に接続し充電を行わせる容量を切り換えるタイミングを決定し、該タイミングに応じて前記第１の容量の充電を停止し、前記第２の容量を前記ゲートに接続しその充電を開始させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲート電圧が時間と共に増加する第１の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間の終了前に、充電すべき容量を切り換えるための前記タイミングを決定するタイミング決定回路を有する。
【００２５】
【作用】
本発明の駆動装置及び方法によれば、絶縁ゲート型半導体素子のゲート電圧が、ターンオン時の初期状態において、ゲート−コレクタ間容量の増加のためほぼ一定の電圧となっている期間が終了する以前に、ゲートに供給されるゲート電流がより少ない量に制限できるため、ターンオン時の電流の時間変化率ｄｉ／ｄｔの増加を抑制することができる。
【００２６】
また、絶縁ゲート型半導体素子のゲート電圧が一定の電圧に達した以降は、上記期間で供給されるゲート電流よりも、より大きな電流を供給することができるため、コレクタ−エミッタ間電圧が速やかに定常値Ｖｃｅ（ｓａｔ）になり、ターンオン損失を低減することができる。
【００２７】
【実施例】
以下、本発明による絶縁ゲート型半導体装置の駆動方法、及び、それを実現する駆動装置の実施例を図面を使って、詳細に説明する。
【００２８】
本発明を適用した駆動装置の第１の実施例の回路構成を図１に示す。なお、本図では、駆動の対象となるＩＧＢＴ１だけ表示し、ＩＧＢＴ１に接続される負荷など、その他のＩＧＢＴ装置の構成は省略している。
【００２９】
本実施例の駆動装置は、入力端子７に加えられるオン信号に従ってＩＧＢＴ１を駆動するもので、２個の駆動回路２、３と、駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５と、両駆動回路２、３を駆動するゲート用電源６と、各駆動回路の動作を制御する制御回路とを有する。
【００３０】
制御回路は、入力されるオン信号を予め定めた時間ｔ１だけ遅延させて出力する遅延回路８と、当該遅延出力に応じて、動作される駆動回路を切り換える論理回路９とを有する。
【００３１】
なお、本実施例では後述する理由から、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００３２】
駆動回路２は、ｎｐｎトランジスタＱ１、ｐｎｐトランジスタＱ２、ｎｐｎトランジスタＱ３、及び、抵抗ｒｂ１から構成されている。ｎｐｎトランジスタＱ１のコレクタ及び抵抗ｒｂ１は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ２のコレクタ及びｎｐｎトランジスタＱ３のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ１、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のベース、ｎｐｎトランジスタＱ３のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のエミッタは、ゲート抵抗４に接続されている。
【００３３】
駆動回路３は、駆動回路２と同様に、ｎｐｎトランジスタＱ４、ｐｎｐトランジスタＱ５、ｎｐｎトランジスタＱ６、及び、抵抗ｒｂ２から構成されている。ｎｐｎトランジスタＱ４のコレクタ及び抵抗ｒｂ２は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ５のコレクタ及びｎｐｎトランジスタＱ６のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ２、ｎｐｎトランジスタＱ４及びｐｎｐトランジスタＱ５のベース、ｎｐｎトランジスタＱ３のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ４及びｐｎｐトランジスタＱ５のエミッタは、ゲート抵抗５に接続されている。
【００３４】
論理回路９は、遅延回路８の出力を反転するインバータ９２と、インバータ９２の出力と入力端子７からＩＧＢＴ１のオン信号の論理和をとるＡＮＤゲート９１とを有する。論理回路９のＡＮＤゲート９１からの出力は、駆動回路２のｎｐｎトランジスタＱ３に接続されている。
【００３５】
遅延回路８は、入力端子７に加えられるオン信号を、所定の時間（本実施例では時間ｔ１）だけ遅延させて出力するもので、その出力は、論理回路９及び駆動回路３のｎｐｎトランジスタＱ６に接続されている。
【００３６】
本実施例の動作を、図２を参照して説明する。図２は、図１に示す本装置の各部における波形を示している。
【００３７】
入力端子７にＩＧＢＴ１に対する、外部からのオン信号（図２（１））が加わると、この時点では遅延回路８の出力はＬｏｗレベルのままであるため、論理回路９の出力はＨｉレベルとなり、ｎｐｎトランジスタＱ３のベース電圧（図２（２））は正の電圧になる。よって、駆動回路２が動作して、ゲート抵抗４を通じてＩＧＢＴ１のゲート容量（＝Ｃ_ＧＥ＋Ｃ_ＧＣ）を充電する。
【００３８】
次に、オン信号が入力されてから時間ｔ１後には、遅延回路８からの出力がＨｉレベルとなるため、ｎｐｎトランジスタＱ３のベース電圧が０になると同時に、ｎｐｎトランジスタＱ６のベース電圧（図２（３））が正になる。よって、駆動回路３が動作して、ゲート抵抗５を通じてＩＧＢＴ１のゲート容量を充電する。
【００３９】
以上のように駆動回路２、３を動作させることにより、ＩＧＢＴ１のゲート電圧、ゲート電流、コレクタ電圧、及び、コレクタ電流は、図２（４）、（５）、（６）に示すように変化する。
【００４０】
本実施例では、抵抗値の異なる２つのゲート抵抗４、５にそれぞれ接続された駆動回路２、３の駆動タイミングを制御することにより、ＩＧＢＴ１のターンオン時の初期状態の時間変化特性に対応して、ＩＧＢＴ１のゲート電極への給電を行うものである。
【００４１】
ここで、２つの駆動回路を切り換えるタイミングに対応する遅延時間ｔ１は、入力端子７にオン信号が加わってから、ゲート電圧がゲート−コレクタ容量Ｃ_ＧＣの増加によりほぼ一定となる時間ｔ２より長くし、かつ、前記オン信号が加わってから、ゲート電圧がＣ_ＧＣの増加により一定となり再び増加するまでの時間ｔ３より短くなるように予め選ぶものとする。
【００４２】
本実施例によれば、ＩＧＢＴ１の電流が最初に増加する領域では、抵抗値の大きなゲート抵抗４を通して駆動回路２がゲート電流を供給するため、コレクタ電流の時間変化率ｄｉ／ｄｔを低減させることができる。
【００４３】
さらに、本実施例によれば、ゲート−コレクタ容量Ｃ_ＧＣのためゲート電圧が一定となる領域では、抵抗値の小さいゲート抵抗５を通じてゲート電流を供給するため、ゲート電圧が一定となる期間が短くなり、このためターンオン損失が減少する。
【００４４】
次に、本発明を適用した駆動装置の第２の実施例を説明する。
【００４５】
本実施例の駆動装置は、図３に示すように、入力端子７に加えられるオン信号に従ってＩＧＢＴ１を駆動するものであり、上記第１の実施例（図１参照）と同じ構成である、２個の駆動回路２、３、当該駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、及び、両駆動回路２、３を駆動するゲート用電源６を有する。
【００４６】
ここで、上記第１の実施例と同様に、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００４７】
本実施例の駆動装置は、さらに、上記２つの駆動回路２、３の動作タイミングを制御する制御回路として、上記図１の第１の実施例で使用されていた遅延回路８及び論理回路９の代わりに、論理回路１５と、ＩＧＢＴ１のコレクタ電圧を検出して駆動回路の切り換えタイミングを決定するコレクタ電圧判定回路とを備えている。
【００４８】
このコレクタ電圧判定回路は、ＩＧＢＴ１のコレクタに接続されるツエナーダイオード１０と、ツエナーダイオード１０のアノードに接続される抵抗１１と、抵抗１１に接続される抵抗１２とを有する。ここで、抵抗１２の他端側は、ゲート用電源６のアースに接続されている。
【００４９】
ここで、ツエナーダイオード１０のツエナー電圧を、ゲート−コレクタ容量Ｃ_ＧＣのためゲート電圧が一定となるときのコレクタ−エミッタ電圧Ｖｃｅ（ｒｅｓ）より高く設定しておく。
【００５０】
このコレクタ電圧判定回路は、さらに、抵抗１１及び１２の接続点にそれぞれのベースが接続されている、ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４を有する。ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４のエミッタは、互いに接続され、論理回路１５の入力側に接続されている。
【００５１】
論理回路１５は、ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４のエミッタ側と接続されているインバータ１５０２と、入力端子７に入力される信号とインバータ１５０２の出力との論理和をとるＡＮＤゲート１５０１と、前記エミッタでの電圧と入力端子７に入力される信号との論理和をとるＡＮＤゲート１５０３とを有する。ＡＮＤゲート１５０１、１５０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のゲート、駆動回路３のトランジスタＱ６のゲートに接続されている。
【００５２】
次に、本実施例の動作を説明する。
【００５３】
入力端子７にターンオン信号が入力された直後は、ＩＧＢＴ１のコレクタ電圧が高く（図２（６）参照）、この間は、ツエナーダイオード１０が導通し、電流が抵抗１１及び１２に流れる。この時抵抗１２に生じる電圧降下によりｎｐｎトランジスタ１３がオンし、論理回路１５へ正の電圧（Ｈｉｇｈレベル）を出力する。
【００５４】
この出力電圧が正かつ、入力端子７にオン信号が入力されている期間では、論理回路１５のＡＮＤゲート１５０３により、ｎｐｎトランジスタＱ３にオン信号が伝わり、駆動回路２が動作する。よって、ＩＧＢＴ１のゲートには、駆動回路２により、ゲート抵抗４を通じて電流が供給される。
【００５５】
次に、ＩＧＢＴ１のゲート容量が充電され、コレクタ電圧が低下すると、ツエナーダイオード１０には電流が流れなくなる。すると、ｎｐｎトランジスタ１３がオフ状態となり、論理回路１５への出力電圧は０となる。
【００５６】
この出力電圧が０かつ、入力端子７にオン信号が加わっている期間では、論理回路１５のＡＮＤゲート１５０１により、ｎｐｎトランジスタＱ６にオン信号が出力され、駆動回路３が動作する。したがって、ＩＧＢＴ１のゲートには、ゲート抵抗４に比較して抵抗値がより小さなゲート抵抗５を通じて、電流が供給される。
【００５７】
本実施例によれば、ＩＧＢＴ１のコレクタ電流が増加する領域（図２（６）参照）では、抵抗値のより大きなゲート抵抗４でゲート電流を供給するため、電流変化率ｄｉ／ｄｔの増加を抑制することができる。
【００５８】
さらに、本実施例によれば、ＩＧＢＴ１がターンオンし、コレクタ電圧が減少して、ゲート−コレクタ容量Ｃ_ＧＣが増加する期間では、抵抗値のより小さなゲート抵抗５でゲート電流を供給することができる。このため、ゲート電圧が一定となる期間が、ゲート抵抗４を通じて給電したとした場合よりも短くなり、ターンオン損失を減少させることが可能となる。
【００５９】
また、上記第１の実施例では、ある期間だけ、駆動回路２を動作させ、別の期間では駆動回路３を動作させるため、遅延回路を使用していた。ところが、ＩＧＢＴ１の特性のばらつきにより、遅延時間や、ゲート電圧が一定になる時間がばらつくことがあり、このため、素子によっては、遅延回路の定数を調整する必要がある場合がある。
【００６０】
これに対して、本実施例によれば、ＩＧＢＴ１のコレクタ電圧を直接検出して、２つの駆動回路を切り替えるため、ＩＧＢＴ素子の特性ばらつきを考慮する必要がなく、個々のＩＧＢＴ素子の特性によらず、ターンオン損失をほぼ一定の範囲内に抑えることが可能となる。
【００６１】
次に、本発明を適用した駆動装置の第３の実施例を図４を参照して説明する。本実施例は、２つの駆動回路２、３の動作タイミングを制御するために、ＩＧＢＴ１のゲート電圧を検出し、当該ゲート電圧に基づいて制御を実行するものである。
【００６２】
本実施例の駆動装置は、図４に示すように、上記第１の実施例（図１参照）と同じ構成である、２個の駆動回路２、３、当該駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、及び、両駆動回路２、３を駆動するゲート用電源６を有する。ここで、上記第１の実施例と同様に、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００６３】
本実施例の駆動装置は、さらに、上記２つの駆動回路２、３の動作タイミングを制御する制御回路として、上記図１の第１の実施例で使用されていた遅延回路８及び論理回路９の代わりに、論理回路１８と、ＩＧＢＴ１のゲート電圧と基準電圧１７を比較するコンパレータ１６とから構成されるゲート電圧判定回路とが設けられている。
【００６４】
論理回路１８は、コンパレータ１６の出力とと入力端子７に入力される信号との論理和をとるＡＮＤゲート１８０３と、コンパレータ１６の出力を入力とするインバータ１８０２と、入力端子７に入力される信号とインバータ１８０２の出力との論理和をとるＡＮＤゲート１８０１とを有する。
【００６５】
ＡＮＤゲート１８０１、１８０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のゲート、駆動回路３のトランジスタＱ６のゲートに接続されている。
【００６６】
次に、本実施例の動作を説明する。
【００６７】
入力端子７にオン信号が入力され、かつ、ＩＧＢＴ１のゲート電圧が基準電圧１７より低い間は、コンパレータの出力は０である。このため、論理回路１８のＡＮＤゲート１８０１が、駆動回路２のトランジスタＱ３にオン信号を出力する。よって、駆動回路２が動作し、抵抗値のより大きなゲート抵抗４を通じて、ＩＧＢＴ１のゲート電流が供給される。
【００６８】
本実施例では、基準電圧１７をゲート−コレクタ容量Ｃ_ＧＣにより一定となるＩＧＢＴ１のゲート電圧より、少し低く設定するものとする。
【００６９】
このような設定により、ＩＧＢＴ１のゲート電圧が一定となる直前に、コンパレータ１６の出力は正（Ｈｉｇｈレベル）となる。この正の出力により、ＡＮＤゲート１８０１の出力はＬｏｗレベルとなり、駆動回路２からゲート抵抗４を通じての電流の供給が停止すると共に、論路回路１８のもう一方のＡＮＤゲート１８０３はＨｉｇｈレベルとなり、駆動回路３のトランジスタＱ６にオン信号を伝え、抵抗値のより小さなゲート抵抗５を通じてゲート電流が供給される。
【００７０】
本実施例によれば、ＩＧＢＴ１のゲート電圧変化を検出し、それを制御に利用することで、ＩＧＢＴのゲート電圧が一定となる期間をより短くすることができるため、ターンオン損失を減少させることができる。
【００７１】
次に、本発明を適用したＩＧＢＴ駆動装置の第４の実施例を、図５を参照して説明する。本実施例では、マルチエミッタ構成を備えるＩＧＢＴを利用するものであり、２つの駆動回路２、３の動作タイミングを制御するために、前記マルチエミッタのうちの１つのエミッタから全エミッタ電流の１部を検出し、当該エミッタ電流の１部に基づいて、前記制御を実行するものである。
【００７２】
なお、ＩＧＢＴ素子のエミッタ電極は、通常、複数の個別エミッタ電極を接続して構成するものであり、本実施例では、この個別エミッタ電極の１つから出力されるエミッタ電流を検出するものである。また、エミッタ電流に限らず、初期状態の時間変化特性に対応してその電流量が変化する電流であれば、その他の電流を利用する構成としても良い。
【００７３】
本実施例の駆動装置は、図５に示すように、コンパレータ１６で基準電圧１７と比較する対象が異なるだけで、その他の全ての構成は、上記第３の実施例（図４参照）と同じである。すなわち、本実施例では、ＩＧＢＴ１のエミッタ電流の一部を、１つのエミッタ１ａを通して取り出し、抵抗１９の両端に生ずる電圧と、基準電圧１７とをコンパレータ１６で比較し、その比較結果を論理回路１８に出力する。
【００７４】
ＩＧＢＴ１のエミッタ電流は、実質的にはコレクタ電流（例えば図２（６）参照）とほぼ同じように、ＩＧＢＴ１のターンオン初期状態において変化するものであり、さらに、取りだしたエミッタ電流の一部は、前記エミッタ電流（エミッタ電流の総量）の増減に比例して変化する。
【００７５】
したがって、入力端子７にオン信号が加わり、かつ、ＩＧＢＴ１に流れるエミッタ電流の一部が予め定めたしきい値以下では、論理回路１８により、駆動回路２のトランジスタＱ３にオン信号が出力され、当該電流が前記予め定めたしきい値以上になると、駆動回路３のトランジスタＱ６にオン信号が出力される。
【００７６】
本実施例によれば、ＩＧＢＴ１のエミッタ電流の一部が予め定めたしきい値までは、より大きな抵抗値のゲート抵抗を通じて駆動することで、電流変化率ｄｉ／ｄｔを抑え、それ以降の期間では、より小さな抵抗値のゲート抵抗値を通じて駆動することで、ゲート電圧が一定となる期間を短くし、ターンオン損失を減らすことができる。
【００７７】
次に、本発明を適用した駆動装置の第５の実施例を、図６、図７を参照して説明する。
【００７８】
本実施例は、上記第１の実施例（図１参照）において、駆動回路の個数を２つから３つに増やし、これら３つの駆動回路に接続するゲート抵抗の抵抗値を予め定めた値にし、さらに、各駆動回路の動作タイミングを制御することにより、ＩＧＢＴ１の初期状態における時間変化特性に、より的確に対応させた駆動方法を実現するものである。
【００７９】
本実施例では、上記第１の実施例の構成と同じ構成については、上記第１の実施例と同じ符号を付し、その詳細な説明を省略する。
【００８０】
本実施例の駆動装置は、図６に示すように、３個の駆動回路２、３、２３と、駆動回路２、３、２３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、２４と、駆動回路２、３、２３を駆動するゲート用電源６と、各駆動回路の動作タイミングを制御する制御回路である、遅延回路８、２５及び論理回路２７とを有する。
【００８１】
駆動回路２３は、駆動回路２あるいは３と同様に、ｎｐｎトランジスタＱ７、ｐｎｐトランジスタＱ８、ｎｐｎトランジスタＱ９、及び、抵抗ｒｂ３から構成されている。ｎｐｎトランジスタＱ７のコレクタ及び抵抗ｒｂ３は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ８のコレクタ及びｎｐｎトランジスタＱ９のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ３、ｎｐｎトランジスタＱ７及びｐｎｐトランジスタＱ８のベース、ｎｐｎトランジスタＱ９のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ７及びｐｎｐトランジスタＱ８のエミッタは、ゲート抵抗２４に接続されている。
【００８２】
なお、本実施例では、ＩＧＢＴ１のゲートに接続されている、ゲート抵抗４、５及び２４の３つの抵抗の抵抗値は、以下の関係を満たしているものとする。
【００８３】
（ゲート抵抗５の抵抗値）＞（ゲート抵抗４、２４の抵抗値）
遅延回路２５は、入力端子７に加えられるオン信号を、時間ｔｄだけ遅延させて出力する。ここで、時間ｔｄとは、ＩＧＢＴ１にターンオン信号を加えてから、当該ＩＧＢＴ１に電流が流れるまでの遅延時間（図７（７）参照）とする。
【００８４】
また、遅延回路８は、入力端子７に加えられるオン信号を、上記第１の実施例で説明した条件を満足する時間ｔ１だけ遅延させるものであり、その出力は、駆動回路２３のトランジスタＱ９のベースと接続されている。遅延回路８及び遅延回路２５の出力、及び、入力端子７は、論理回路２７と接続されている。
【００８５】
論理回路２７は、遅延回路８、２５の出力とそれぞれ接続しているインバータ２７０４、２７０２、入力端子７に加えられる信号とインバータ２７０２の出力とインバータ２７０４の出力との論理和をとるＡＮＤゲート２７０１、及び、入力端子７に加えられる信号と遅延回路２５の出力とインバータ２７０４の出力との論理和をとるＡＮＤゲート２７０３から構成される。ＡＮＤゲート２７０１、２７０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のベース、駆動回路３のトランジスタＱ６のベースに接続されている。
【００８６】
本実施例の動作を、図７を参照して説明する。
【００８７】
入力端子７にゲートオン信号が入ると（図７（１））、その直後では、両遅延回路８、２５からの出力はＬｏｗレベルであるため、ＡＮＤゲート２７０１の出力がＨｉｇｈレベルとなる。このため、トランジスタＱ３のベース電圧が正になり（図７（２））、駆動回路２が動作して、抵抗４を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００８８】
次に、ターンオン時から時間ｔｄ後には、遅延回路２５の出力がＨｉｇｈレベルとなる。このため、ＡＮＤゲート２７０１の出力がＬｏｗレベルとなり、ｎｐｎトランジスタＱ３のベース電圧が０になる。一方、この時点でも遅延回路８の出力は依然としてＬｏｗレベルである。よって、ＡＮＤゲート２７０３がＨｉｇｈレベルとなり、ｎｐｎトランジスタＱ６のベース電圧が正になり（図７（３））、駆動回路２が動作して、ゲート抵抗５を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００８９】
さらに、ターンオン時から時間ｔ１後には、遅延回路８の出力もＨｉｇｈレベルとなるため、ＡＮＤゲート２７０３の出力はＬｏｗレベルとなる。よって、ｎｐｎトランジスタＱ６のベース電圧が０になると同時に、トランジスタＱ９のベース電圧が正になり（図７（４））、駆動回路２３が動作して、抵抗２４を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００９０】
以上説明したように、本実施例の駆動装置では、ＩＧＢＴ１のゲートには、初めに、ゲート抵抗４、次にゲート抵抗５、最後にゲート抵抗２４を通じてゲートに電流が供給される。
【００９１】
本実施例によれば、初期状態における最初の期間（時間＜ｔｄ）には、ＩＧＢＴ１のゲートに電流を供給するときのゲート抵抗をより小さくすることで、遅延時間ｔｄを短くすることができる。さらに、ゲート電流が流れ始めてからゲート電圧がほぼ一定になった後の予め定めた時点までの期間（ｔｄ＜時間＜ｔ１）、より大きな抵抗値を備えたゲート抵抗を通して、ＩＧＢＴ１のゲートへ給電することにより、ゲート電流の時間変化率ｄｉ／ｄｔを小さく抑えることができる。さらに、ＩＧＢＴ１のゲート電圧がほぼ一定となった後の前記予め定めた時点以降の期間（時間ｔ１以降）に、再び抵抗値がより小さいゲート抵抗を通じて給電することにより、ターンオン損失を小さくすることができる。
【００９２】
以上の各実施例では、ゲート抵抗が接続された駆動回路を複数設け、それら駆動回路のうち、駆動する駆動回路を順次切り換えることにより、ゲートに接続するゲート抵抗の抵抗値を変え、ゲートへの印加電圧を切り換えていたが、本発明では、ゲートへの印加電圧の切り換え方法、及びゲート抵抗の切り換え方法は、上述した実施例に限定されるものではない。本発明においては、初期状態の期間中に所定のタイミングで、ゲートへの印加電圧、あるいは、ゲートへ供給される電流が切り換えられるものであれば、その他の方法及び装置を用いても良い。
【００９３】
また、以上の各実施例では、ある時点で動作する駆動回路を１つとし、互いに異なる抵抗値のゲート抵抗が接続されている駆動回路を順次切り換えることにより印加電圧を変化させていたが、駆動回路を切り換えるかわりに動作させる駆動回路の個数を変化させることで、印加する駆動電圧あるいは供給するゲート電流量を変化させる構成としても良い。
【００９４】
次に、本発明を適用した駆動装置の第６の実施例を図９を参照して説明する。
【００９５】
以上の実施例では、絶縁ゲート型トランジスタのゲート電圧の時間変化に対応して、駆動回路に接続しているゲート抵抗を切り換えることにより、駆動方法を制御していたが、ＩＧＢＴのゲートに複数の容量を接続し、これらのうち充電すべき容量を切り換えることでも、上記各実施例で達成されたものと同様な効果が得られる。
【００９６】
なお、本実施例では、上記第１の実施例と同じ構成については同じ符号を付し、その詳細な説明を省略する。
【００９７】
本実施例の駆動回路は、図９に示すように、駆動回路２と、駆動回路２とＩＧＢＴ１のゲートとの間を接続するゲート抵抗４と、ゲート抵抗４と共にＩＧＢＴ１のゲートに接続される容量Ｃ１、Ｃ２と、容量Ｃ１、Ｃ２にそれぞれ接続されるｎ−ＭＯＳＦＥＴＭ１、Ｍ２と、容量Ｃ１、Ｃ２の切り換えタイミングを制御するための遅延回路８及び論理回路９とを有する。
【００９８】
なお、本実施例では、容量Ｃ１は、容量Ｃ２より、その静電容量が大きいものとする。
【００９９】
駆動回路２をオンするｎｐｎトランジスタＱ３のベースは、入力端子７と接続されている。入力端子７は、また、遅延回路８及び論理回路９のＡＮＤゲート９１の入力側にも接続されている。
【０１００】
遅延回路８は、上記第１の実施例の遅延回路と同様に、入力信号を時間ｔ１だけ遅延させて出力するもので、その出力は、論理回路９のインバータ９２の入力及びｎ−ＭＯＳＦＥＴＭ１のゲートに接続されている。論理回路９のＡＮＤゲート９１の出力は、ｎ−ＭＯＳＦＥＴＭ２のゲートに接続されている。
【０１０１】
本実施例の動作について説明する。
【０１０２】
入力端子７にオン信号（正の信号）が加わると、トランジスタＱ３及びＱ１がオンして、ゲート抵抗４を通じて、ＩＧＢＴ１のゲートに電流が流れる。この時、ｎ−ＭＯＳＦＥＴＭ１もオンするので、容量Ｃ１の充電が開始される。
【０１０３】
次に、ターンオン時から時間ｔ１後、すなわち、ＩＧＢＴ１のゲート電圧がほぼ一定になる時間（図２参照）で、遅延回路９の出力がＨｉｇｈレベルとなり、論理回路９の出力がＬｏｗレベルとなるため、ｎ−ＭＯＳＦＥＴＭ２がオンし、ｎ−ＭＯＳＦＥＴＭ１がオフする。このため、容量Ｃ１の充電が停止され、容量Ｃ２の充電が開始される。
【０１０４】
本実施例において、容量Ｃ１＞容量Ｃ２なので、ＩＧＢＴ１のゲート電圧の立ち上がり期間（時間＜ｔ１）では、容量Ｃ２が接続されている場合に比較して、コレクタ電流Ｉの時間変化率ｄＩ／ｄｔがより低く抑えることができる。
【０１０５】
また、ｔ１以降の期間では、容量の小さい容量Ｃ２だけを充電するように構成されているため、ゲート電圧がほぼ一定になる時間を、容量Ｃ１が接続されている場合よりも、短くすることができる。
【０１０６】
本実施例では、ｎ−ＭＯＳＦＥＴの回路を用いて、２つの容量の切り換えを行い、ゲートへ流れる電流からの吸収する量を変えているが、上記２つの容量の切り換えを実行する回路は、本実施例に限定されるものではなく、他の回路構成によって実現しても構わない。
【０１０７】
次に、以上第１の実施例から第６の実施例で説明した、本発明を適用した駆動回路を使って構成したモータ駆動用インバータ回路の一実施例を、図８を参照して説明する。
【０１０８】
本実施例のインバータ回路においては、図８に示すように、ＩＧＢＴ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆに、逆並列にダイオード２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅ、２０１ｆがそれぞれ接続されており、ＩＧＢＴ２００ａ及び２００ｄ、ＩＧＢＴ２００ｂ及び２００ｅ、ＩＧＢＴ２００ｃ及び２００ｆが、直列に接続され、Ｕ相、Ｖ相、Ｗ相の各相の電圧を発生するように構成されている。
【０１０９】
各２つのＩＧＢＴが接続された中点より、各相の出力がでており、駆動すべきモータ２０６と接続されている。
【０１１０】
ここで、上アーム駆動回路２０４、及び、下アーム駆動回路２０５は、上述した実施例で説明した、本発明を適用した駆動回路の一つを利用するものとする。また、各駆動回路２０４、２０５は、各ＩＧＢＴのオン、オフタイミングを所定の周期で行わせるためのタイミング信号の発生回路も含むものとする。
【０１１１】
本実施例において、上アーム側のＩＧＢＴ２００ａ、２００ｂ、２００ｃのコレクタは共通であり、整流回路２０３の高電位側と接続されている。また、下アーム側のＩＧＢＴ２００ｄ、２００ｅ、２００ｆのエミッタは共通であり、整流回路２０３のアース側と接続されている。
【０１１２】
整流回路２０３は、交流２０２を直流に変換する。各ＩＧＢＴ２００は、この直流を受電し、再度交流に変換してモータ２０６を駆動する。上アーム駆動回路２０４、及び、下アーム駆動回路２０５は、各ＩＧＢＴのゲートに駆動信号を伝え、所定の周期で個々のＩＧＢＴをオン、オフさせる。
【０１１３】
本実施例では、本発明を適用した駆動回路２０４、２０５を使用することにより、各ＩＧＢＴのコレクタ電流における電流変化率ｄｉ／ｄｔを抑制することができる。このため、各ダイオード２０１へのはね上がり電圧が従来より小さくなり、本インバータ回路の信頼性が増すとともに、ノイズを発生を低減させることができる。
【０１１４】
さらに、駆動回路２０４、２０５により、従来よりターンオン損失を低減することができるため、本例のインバータ回路の高効率化を図ることができる。
【０１１５】
なお、以上の実施例では、半導体素子の例としてＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の素子、例えば、ＭＯＳＦＥＴやＭＯＳＧＴＯでも、上述したＩＧＢＴと同様な駆動方法及び装置を用いて駆動することで、同様の効果を達成することができる。
【０１１６】
【効果】
本発明によれば、ＩＧＢＴ等の絶縁ゲート型半導体素子を含む半導体装置において、いわゆるターンオン損失を低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することができる。
【０１１７】
さらに、本発明によれば、上記駆動方法およびその装置において、ターンオン時の電流の時間変化率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することができる。
【０１１８】
【図面の簡単な説明】
【図１】本発明を適用した第１の実施例の回路図。
【図２】第１の実施例の各部における波形を示す波形図。
【図３】本発明を適用した第２の実施例の回路図。
【図４】本発明を適用した第３の実施例の回路図。
【図５】本発明を適用した第４の実施例の回路図。
【図６】本発明を適用した第５の実施例の回路図。
【図７】第５の実施例の各部における波形を示す波形図。
【図８】本発明を適用した駆動回路を使ったモータ駆動用インバータ回路の一実施例の回路図。
【図９】本発明を適用した第６の実施例の回路図。
【図１０】ＩＧＢＴの内部構成を示す断面図。
【図１１】ＩＧＢＴのゲート−エミッタ間容量、ゲート−コレクタ間容量の、コレクタ−エミッタ間電圧依存性を示すグラフ。
【図１２】誘導負荷を備えたＩＧＢＴを駆動する従来の駆動回路の回路図。
【図１３】図１２の従来例の各部における波形を示す波形図。
【符号の説明】
１：ＩＧＢＴ、２：駆動回路、３：駆動回路、４：ゲート抵抗、５：ゲート抵抗、６：ゲート電源、７：入力端子、８：遅延回路、９：論理回路、１０：ツエナーダイオード、１１：抵抗、１２：抵抗、１３：ｎｐｎトランジスタ、１４：ｐｎｐトランジスタ、１５：論理回路、１６：コンパレータ、１７：基準電源、１８：論理回路、１９：抵抗、２３：駆動回路、２４：ゲート抵抗、２５：遅延回路、２７：論理回路、２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆ：ＩＧＢＴ、２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅ、２０１ｆ：ダイオード、２０２：交流電源、２０３：整流回路、２０４：上アーム駆動回路、２０５：下アーム駆動回路、２０６：モータ。[0001]
[Industrial application fields]
The present invention relates to a driving method and a driving device for an insulated gate semiconductor device such as an insulated gate bipolar transistor (hereinafter referred to as IGBT) and a MOSGTO (Metal Oxide Gate Turn-Off Thyristor).
[0002]
[Prior art]
Since IGBTs and MOSGTOs are so-called voltage-driven elements that can control the current with the voltage applied to the insulated gate, the driving power is smaller than that of current-driven bipolar transistors and GTOs. Because it can, it is rapidly spreading to fields such as power supplies and inverters.
[0003]
FIG. 10 shows a cross-sectional structure of the IGBT. An n− layer 102 is provided on the p + layer 101. A plurality of p layers 103 are provided in the n − layer 102. Further, an n + layer 104 is provided in the p layer 103. A gate insulating film 105 and a gate electrode 106 are provided on the surfaces of the n + layer 104, the p layer 103, and the n− layer 102, and an insulating gate is formed. A collector electrode 106 is provided on the back surface located below the p + layer 101. Further, the emitter layer 108 is provided by short-circuiting the p layer 103 and the n + layer 104. The emitter electrode 108 is also formed on the gate electrode 106 with the insulating film 107 interposed therebetween.
[0004]
In an IGBT having such a structure, an emitter-gate capacitance C conceptually shown in the figure. _GE Is the capacitance C between the p layer 103 and the gate electrode 106 immediately below the gate insulating film 105. _GE1 And the capacitance C between the gate electrode 106 and the emitter electrode 108 with the insulating film 107 interposed therebetween. _GE2 It is represented by parallel connection. On the other hand, gate-collector capacitance C _GC Is represented by the capacitance between the n − layer 102 and the gate electrode 106 with the gate insulating film 105 interposed therebetween.
[0005]
Emitter-gate capacitance C _GE And gate-collector capacitance C _GC FIG. 11 shows the voltage dependency between the collector and the emitter. Gate-collector capacitance C _GC When the collector-emitter voltage increases, the depletion layer extends in the n-layer 102, and the capacitance decreases rapidly. On the other hand, since the depletion layer does not extend so much in the p layer 103, the emitter-gate capacitance C _GE Is less dependent on the collector-emitter voltage.
[0006]
A conventional example of a drive circuit for driving an IGBT connected to an inductive load is shown in FIG. The emitter of the IGBT 1 is connected to the ground side of the power supply Vcc. The collector side is connected to the anode side of the diode D. The cathode side of the diode D is connected to the high voltage side of the power source Vcc. An inductance load L is connected to both ends of the diode D.
[0007]
A gate resistor Rg is connected to the gate of the IGBT 1. The other end of the gate resistor Rg is connected to the drive circuit 2. The drive circuit 2 includes, for example, an npn transistor Q1, a pnp transistor Q2, an npn transistor Q3, and a resistor rb. _GE Connected with.
[0008]
In this conventional driving circuit 2, the collector of the npn transistor Q1 and one end of the resistor rb are connected to the power source V _GE Is connected to the high potential side. The collector of the pnp transistor Q2 and the emitter of the npn transistor Q3 are connected to the power source V _GE It is connected to the ground side. The other end of the resistor rb, the bases of the npn transistor Q1 and the pnp transistor Q2, and the collector of the npn transistor Q3 are connected to each other. The emitters of the npn transistor Q1 and the pnp transistor Q2 are connected to the IGBT 1 via the gate resistance Rg.
[0009]
The waveforms of the respective parts of the IGBT 1 driven by the conventional driving circuit 2 at the time of turn-on are shown in FIG.
[0010]
When a positive voltage is applied to the npn transistor Q3 of the drive circuit 2 (see FIG. 13 (1)), the npn transistor Q3 is turned on, the base current ib flows into the npn transistor Q1 through the resistor rb, and the npn transistor Q1 is turned on. Then, a current flows into the gate of the IGBT 1 through the npn transistor Q1 (see FIG. 13 (3)), and the gate-emitter capacitance C _GE And gate-collector capacitance C _GC To charge.
[0011]
As both the capacitors are charged, the gate voltage increases (see FIG. 13 (2)). When a certain value Vth is exceeded, the current Ic begins to flow through the collector of the IGBT 1 (see FIG. 13 (4)). The time from when the ON signal is applied to npn transistor Q3 until the current flows through IGBT 1 is referred to as delay time td.
[0012]
Further, at the time of this turn-on, as shown in FIG. 13 (4), the diode D connected to the collector of the IGBT 1 is in a reverse bias state, and the reverse recovery current of the diode D flows. For this reason, the current of the IGBT 1 has a peak. As time passes, the collector-emitter voltage Vce of the IGBT 1 rapidly decreases.
[0013]
By the way, when the IGBT 1 is turned off, the depletion layer is extended, so that the gate-collector capacitance C _GC Is very small. However, when the collector-emitter voltage Vce decreases, the gate-collector capacitance C _GC Increases rapidly. For this reason, the gate voltage and the gate current are almost constant. At this time, the collector-emitter voltage Vce is substantially constant at Vce (res).
[0014]
Then, gate-collector capacitance C _GC Is charged, the gate voltage is V _GE − (Base-emitter voltage of npn transistor Q1≈0.7V). At this time, the collector-emitter voltage Vce further decreases from the Vce (res), and finally becomes a steady value Vce (sat).
[0015]
[Problems to be solved by the invention]
However, in the conventional driving circuit 2, the value of the gate resistance Rg is fixed. For this reason, when the resistance value of the gate resistance Rg is small, the time change rate of the gate voltage of the IGBT 1 becomes large, and as a result, the time change rate di / dt of the collector current of the IGBT 1 becomes large (FIG. 13 (4)). Area A).
[0016]
As the time change rate di / dt of the current increases, the current change rate di / dt at the time of reverse recovery of the diode D increases (region B in FIG. 13 (4)). For this reason, when the stray inductance L ′ is present in the circuit of the IGBT 1, the jumping voltage (L ′ × di / dt (region B)) generated by the time change of the current flowing through the stray inductance becomes large. In the conventional drive circuit, there has been a problem that an element or device is destroyed by the jump voltage, or a malfunction is caused by noise generated by the jump voltage.
[0017]
On the other hand, in order to avoid the above problem, when the resistance value of the gate resistance Rg is increased to suppress the time change rate di / dt of the current, the gate voltage becomes the gate-collector capacitance C. _GC Therefore, the constant period tres (see FIG. 13 (3)) becomes longer, and the collector-emitter voltage Vce is Vce (res) higher than the steady value Vce (sat) during that period. Therefore, there is a problem that so-called turn-on loss increases.
[0018]
The present invention has been made in consideration of the above-described problems, and in a semiconductor device including an insulated gate semiconductor element including the above-described IGBT, an insulated gate semiconductor device capable of reducing so-called turn-on loss is provided. It is an object to provide a driving method and an apparatus therefor.
[0019]
Furthermore, another object of the present invention is to provide a method and apparatus for driving an insulated gate semiconductor device capable of reducing the time change rate di / dt of current at turn-on in the above driving method and apparatus. There is to do.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, the method for driving an insulated gate semiconductor device according to the present invention includes an initial state immediately after an ON signal is applied to the gate, a first period in which the gate voltage increases with time, In the method for driving an insulated gate semiconductor device including an insulated gate semiconductor element, including at least a second period in which the gate voltage is substantially constant due to an increase in gate-collector capacitance following the period of The drive voltage applied to the gate is changed during the period in which the initial state continues, and the drive voltage applied to the gate is applied to the gate during the first 'period including at least the entire first period. The driving voltage is set lower than the driving voltage applied to the gate in the second period including at least a part of the second period, which is set continuously in the period.
[0021]
In order to achieve the above object, the driving method according to the present invention is configured so that an initial state immediately after an ON signal is applied to the gate is a first period until a current starts to flow to the collector, and the first period An insulated gate semiconductor device comprising at least a second period in which the gate voltage rises with time later and a third period in which the gate voltage becomes substantially constant due to an increase in gate-collector capacitance. In the method of driving an insulated gate semiconductor device, the drive voltage applied to the gate is changed during the period in which the initial state continues, and the drive voltage V1 applied to the gate during the first period; A drive voltage V2 applied to the gate in a second 'period including at least the entire second period, and at least a part of the third period set continuously in the second' period. 3 'and a drive voltage V3 to be applied to the gate during the, V2 <V1, and set such that V2 <V3.
[0022]
In order to achieve the above object, the insulated gate semiconductor device driving apparatus of the present invention connects the first and second driving circuits for generating the driving voltage, and the first driving circuit and the gate. According to the first gate resistance, the second gate resistance connecting the second drive circuit and the gate and having a resistance value smaller than the resistance value of the first gate resistance, and the ON signal inputted First, the timing for switching the driving circuit to be operated is determined while operating the first driving circuit, the operation of the first driving circuit is stopped according to the timing, and the second driving circuit A control circuit that starts an operation, wherein the control circuit has a first period in which the gate voltage increases with time in an initial state before achieving a steady state in which the gate voltage of the insulated gate semiconductor element is stable. Later than, and the gate voltage is a gate - before the end of the second period substantially constant due to the increase in collector capacitance, has a timing decision circuit for determining the timing for switching the drive circuit to be operated.
[0023]
In order to achieve the above object, the driving device of the present invention connects the first, second, and third driving circuits that generate the driving voltage, and the first driving circuit and the gate. A first gate resistor that connects the second driver circuit and the gate; a third gate resistor that connects the third driver circuit and the gate; In response to the signal, the first driving circuit is first operated, and the first timing for switching the operating driving circuit from the first driving circuit to the second driving circuit, and the second driving A control circuit that determines a second timing for switching from the circuit to the third drive circuit, and sequentially operates the three drive circuits in accordance with the first and second timings, the control circuit comprising: , The insulated gate type In the initial state before achieving a steady state in which the gate voltage of the conductive element is stabilized, a time point substantially synchronized with the end of the first period from when the voltage is applied to the gate until the current begins to flow to the collector is the first time. And a third period after the first timing after the second period in which the gate voltage increases with time, and in which the gate voltage becomes substantially constant due to an increase in the gate-collector capacitance. A timing determining circuit that determines a point in time before the end as the second timing, wherein a resistance value of the second gate resistance is larger than any of the resistance values of the first and third gate resistances; And
[0024]
In order to achieve the above object, the driving device of the present invention also includes a driving circuit that generates the driving voltage by an input ON signal, a gate resistor that connects the driving circuit and the gate, and a gate A first capacitor and a second capacitor having a smaller capacitance than the first capacitor, and the first capacitor are first electrically connected to the gate in response to the ON signal. The charging is started, the timing for switching the capacity to be electrically connected to the gate and switching the charging is determined, the charging of the first capacity is stopped according to the timing, and the second capacity is Is connected to the gate and starts charging, the control circuit having a gate voltage in an initial state before achieving a steady state where the gate voltage of the insulated gate semiconductor device is stable. After the first period in which the voltage increases with time, and before the end of the second period in which the gate voltage becomes substantially constant due to the increase in the gate-collector capacity, the timing for switching the capacity to be charged is A timing determining circuit for determining;
[0025]
[Action]
According to the driving apparatus and method of the present invention, before the period when the gate voltage of the insulated gate semiconductor element is substantially constant due to the increase in the gate-collector capacitance in the initial state at the time of turn-on is completed. In addition, since the gate current supplied to the gate can be limited to a smaller amount, an increase in the time change rate di / dt of the current at turn-on can be suppressed.
[0026]
In addition, after the gate voltage of the insulated gate semiconductor element reaches a certain voltage, a larger current than the gate current supplied in the above period can be supplied, so that the collector-emitter voltage is quickly increased. It becomes the steady value Vce (sat), and the turn-on loss can be reduced.
[0027]
【Example】
Embodiments of a method for driving an insulated gate semiconductor device according to the present invention and a driving device for realizing the method will be described below in detail with reference to the drawings.
[0028]
FIG. 1 shows a circuit configuration of a first embodiment of a driving apparatus to which the present invention is applied. In the figure, only the IGBT 1 to be driven is displayed, and other IGBT device configurations such as a load connected to the IGBT 1 are omitted.
[0029]
The driving apparatus according to the present embodiment drives the IGBT 1 in accordance with an ON signal applied to the input terminal 7, and includes two driving circuits 2, 3 and gate resistors that connect the driving circuits 2, 3 and the gate of the IGBT 1, respectively. 4, 5, a gate power supply 6 for driving both drive circuits 2 and 3, and a control circuit for controlling the operation of each drive circuit.
[0030]
The control circuit includes a delay circuit 8 that outputs an input ON signal by delaying it by a predetermined time t1, and a logic circuit 9 that switches a drive circuit to be operated in accordance with the delay output.
[0031]
In this embodiment, the resistance value of the gate resistor 5 is assumed to be smaller than the resistance value of the gate resistor 4 for the reason described later.
[0032]
The drive circuit 2 includes an npn transistor Q1, a pnp transistor Q2, an npn transistor Q3, and a resistor rb1. The collector of the npn transistor Q1 and the resistor rb1 are connected to the high potential side of the gate power supply 6. The collector of the pnp transistor Q2 and the emitter of the npn transistor Q3 are connected to the ground side of the gate power supply 6. The resistor rb1, the base of the npn transistor Q1 and the pnp transistor Q2, and the collector of the npn transistor Q3 are connected to each other. The emitters of the npn transistor Q1 and the pnp transistor Q2 are connected to the gate resistor 4.
[0033]
Similar to the drive circuit 2, the drive circuit 3 includes an npn transistor Q4, a pnp transistor Q5, an npn transistor Q6, and a resistor rb2. The collector of the npn transistor Q4 and the resistor rb2 are connected to the high potential side of the gate power supply 6. The collector of the pnp transistor Q5 and the emitter of the npn transistor Q6 are connected to the ground side of the gate power supply 6. The resistor rb2, the base of the npn transistor Q4 and the pnp transistor Q5, and the collector of the npn transistor Q3 are connected to each other. The emitters of the npn transistor Q4 and the pnp transistor Q5 are connected to the gate resistor 5.
[0034]
The logic circuit 9 includes an inverter 92 that inverts the output of the delay circuit 8, and an AND gate 91 that takes a logical sum of the output of the inverter 92 and the ON signal of the IGBT 1 from the input terminal 7. The output from the AND gate 91 of the logic circuit 9 is connected to the npn transistor Q3 of the drive circuit 2.
[0035]
The delay circuit 8 delays the ON signal applied to the input terminal 7 by a predetermined time (time t1 in this embodiment) and outputs the delayed signal, and the output thereof is the npn transistor Q6 of the logic circuit 9 and the drive circuit 3. It is connected to the.
[0036]
The operation of this embodiment will be described with reference to FIG. FIG. 2 shows waveforms at various parts of the apparatus shown in FIG.
[0037]
When an external ON signal (FIG. 2 (1)) is applied to the input terminal 7 with respect to the IGBT 1, the output of the delay circuit 8 remains at the low level at this time, so the output of the logic circuit 9 becomes the high level. The base voltage (FIG. 2 (2)) of the npn transistor Q3 is a positive voltage. Therefore, the drive circuit 2 operates and the gate capacitance (= C _GE + C _GC ).
[0038]
Next, since the output from the delay circuit 8 becomes Hi level after time t1 after the ON signal is input, the base voltage of the npn transistor Q3 becomes 0 and the base voltage of the npn transistor Q6 (FIG. 2 ( 3)) becomes positive. Therefore, the drive circuit 3 operates and charges the gate capacitance of the IGBT 1 through the gate resistor 5.
[0039]
By operating the drive circuits 2 and 3 as described above, the gate voltage, gate current, collector voltage, and collector current of the IGBT 1 change as shown in FIGS. 2 (4), (5), and (6). To do.
[0040]
In this embodiment, by controlling the drive timing of the drive circuits 2 and 3 respectively connected to the two gate resistors 4 and 5 having different resistance values, it corresponds to the time change characteristic of the initial state when the IGBT 1 is turned on. The power is supplied to the gate electrode of the IGBT 1.
[0041]
Here, the delay time t1 corresponding to the timing for switching between the two drive circuits is such that the gate voltage is equal to the gate-collector capacitance C after the ON signal is applied to the input terminal 7. _GC Longer than the time t2, which becomes substantially constant due to the increase of the ON signal, and after the ON signal is applied, the gate voltage becomes C _GC It is preliminarily selected so that it becomes constant with the increase in time and becomes shorter than the time t3 until it increases again.
[0042]
According to the present embodiment, in the region where the current of the IGBT 1 first increases, the drive circuit 2 supplies the gate current through the gate resistance 4 having a large resistance value, so that the time change rate di / dt of the collector current is reduced. Can do.
[0043]
Furthermore, according to this embodiment, the gate-collector capacitance C _GC For this reason, in the region where the gate voltage is constant, the gate current is supplied through the gate resistor 5 having a small resistance value. Therefore, the period during which the gate voltage is constant is shortened, thereby reducing the turn-on loss.
[0044]
Next, a second embodiment of the drive device to which the present invention is applied will be described.
[0045]
As shown in FIG. 3, the driving apparatus of the present embodiment drives the IGBT 1 in accordance with an ON signal applied to the input terminal 7, and has the same configuration as that of the first embodiment (see FIG. 1). Each of the drive circuits 2 and 3, gate resistors 4 and 5 for connecting the drive circuits 2 and 3 and the gate of the IGBT 1, and a gate power supply 6 for driving the drive circuits 2 and 3, respectively.
[0046]
Here, as in the first embodiment, the resistance value of the gate resistor 5 is smaller than the resistance value of the gate resistor 4.
[0047]
The driving apparatus of this embodiment further includes a delay circuit 8 and a logic circuit 9 used in the first embodiment of FIG. 1 as a control circuit for controlling the operation timing of the two driving circuits 2 and 3. Instead, it includes a logic circuit 15 and a collector voltage determination circuit that detects the collector voltage of the IGBT 1 and determines the switching timing of the drive circuit.
[0048]
The collector voltage determination circuit includes a Zener diode 10 connected to the collector of the IGBT 1, a resistor 11 connected to the anode of the Zener diode 10, and a resistor 12 connected to the resistor 11. Here, the other end of the resistor 12 is connected to the ground of the gate power supply 6.
[0049]
Here, the Zener voltage of the Zener diode 10 is expressed as the gate-collector capacitance C. _GC Therefore, it is set higher than the collector-emitter voltage Vce (res) when the gate voltage becomes constant.
[0050]
The collector voltage determination circuit further includes an npn transistor 13 and a pnp transistor 14 each having a base connected to a connection point between the resistors 11 and 12. The emitters of the npn transistor 13 and the pnp transistor 14 are connected to each other and connected to the input side of the logic circuit 15.
[0051]
The logic circuit 15 includes an inverter 1502 connected to the emitter sides of the npn transistor 13 and the pnp transistor 14, an AND gate 1501 that performs a logical sum of a signal input to the input terminal 7 and an output of the inverter 1502, and the emitter And an AND gate 1503 that takes the logical sum of the voltage at the input terminal 7 and the signal input to the input terminal 7. The outputs of the AND gates 1501 and 1503 are connected to the gate of the transistor Q3 of the drive circuit 2 and the gate of the transistor Q6 of the drive circuit 3, respectively.
[0052]
Next, the operation of this embodiment will be described.
[0053]
Immediately after the turn-on signal is input to the input terminal 7, the collector voltage of the IGBT 1 is high (see FIG. 2 (6)), and during this time, the Zener diode 10 becomes conductive and current flows through the resistors 11 and 12. At this time, the npn transistor 13 is turned on by a voltage drop generated in the resistor 12, and a positive voltage (High level) is output to the logic circuit 15.
[0054]
During the period when the output voltage is positive and the ON signal is input to the input terminal 7, the ON signal is transmitted to the npn transistor Q3 by the AND gate 1503 of the logic circuit 15, and the drive circuit 2 operates. Therefore, a current is supplied to the gate of the IGBT 1 through the gate resistor 4 by the drive circuit 2.
[0055]
Next, when the gate capacitance of the IGBT 1 is charged and the collector voltage decreases, no current flows through the Zener diode 10. Then, the npn transistor 13 is turned off and the output voltage to the logic circuit 15 becomes zero.
[0056]
In the period when the output voltage is 0 and the ON signal is applied to the input terminal 7, the ON gate 1501 of the logic circuit 15 outputs an ON signal to the npn transistor Q6, and the drive circuit 3 operates. Therefore, a current is supplied to the gate of the IGBT 1 through the gate resistor 5 having a smaller resistance value than that of the gate resistor 4.
[0057]
According to the present embodiment, in the region where the collector current of the IGBT 1 increases (see FIG. 2 (6)), the gate current is supplied by the gate resistor 4 having a larger resistance value, so that the current change rate di / dt is increased. Can be suppressed.
[0058]
Further, according to the present embodiment, the IGBT 1 is turned on, the collector voltage is reduced, and the gate-collector capacitance C _GC In the period during which the gate current increases, the gate current can be supplied by the gate resistance 5 having a smaller resistance value. For this reason, the period during which the gate voltage is constant is shorter than when power is supplied through the gate resistor 4, and the turn-on loss can be reduced.
[0059]
In the first embodiment, the delay circuit is used to operate the drive circuit 2 only during a certain period and operate the drive circuit 3 during another period. However, the delay time and the time during which the gate voltage becomes constant may vary due to variations in the characteristics of the IGBT 1. For this reason, depending on the element, it may be necessary to adjust the constant of the delay circuit.
[0060]
On the other hand, according to the present embodiment, since the collector voltage of the IGBT 1 is directly detected and the two drive circuits are switched, it is not necessary to consider the characteristic variations of the IGBT elements, and the characteristics depend on the characteristics of the individual IGBT elements. Therefore, the turn-on loss can be suppressed within a substantially constant range.
[0061]
Next, a third embodiment of the driving apparatus to which the present invention is applied will be described with reference to FIG. In this embodiment, in order to control the operation timing of the two drive circuits 2 and 3, the gate voltage of the IGBT 1 is detected, and control is executed based on the gate voltage.
[0062]
As shown in FIG. 4, the driving apparatus of this embodiment has the same configuration as that of the first embodiment (see FIG. 1), and includes two driving circuits 2 and 3, and the driving circuits 2 and 3 and the IGBT 1. Gate resistors 4 and 5 for connecting the gates, and a gate power source 6 for driving the drive circuits 2 and 3 are provided. Here, as in the first embodiment, the resistance value of the gate resistor 5 is smaller than the resistance value of the gate resistor 4.
[0063]
The driving apparatus of this embodiment further includes the delay circuit 8 and the logic circuit 9 used in the first embodiment of FIG. 1 as a control circuit for controlling the operation timing of the two driving circuits 2 and 3. Instead, a logic circuit 18 and a gate voltage determination circuit including a comparator 16 that compares the gate voltage of the IGBT 1 with the reference voltage 17 are provided.
[0064]
The logic circuit 18 includes an AND gate 1803 that performs a logical sum of the output of the comparator 16 and a signal input to the input terminal 7, an inverter 1802 that receives the output of the comparator 16, and a signal input to the input terminal 7. And an AND gate 1801 that takes a logical sum of the output of the inverter 1802.
[0065]
The outputs of the AND gates 1801 and 1803 are connected to the gate of the transistor Q3 of the drive circuit 2 and the gate of the transistor Q6 of the drive circuit 3, respectively.
[0066]
Next, the operation of this embodiment will be described.
[0067]
While the ON signal is input to the input terminal 7 and the gate voltage of the IGBT 1 is lower than the reference voltage 17, the output of the comparator is 0. Therefore, the AND gate 1801 of the logic circuit 18 outputs an ON signal to the transistor Q3 of the drive circuit 2. Therefore, the drive circuit 2 operates and the gate current of the IGBT 1 is supplied through the gate resistor 4 having a larger resistance value.
[0068]
In this embodiment, the reference voltage 17 is set to the gate-collector capacitance C. _GC It is assumed that the gate voltage of the IGBT 1 that becomes constant is set slightly lower.
[0069]
With such a setting, the output of the comparator 16 becomes positive (High level) immediately before the gate voltage of the IGBT 1 becomes constant. Due to this positive output, the output of the AND gate 1801 becomes low level, the supply of current from the drive circuit 2 through the gate resistor 4 is stopped, and the other AND gate 1803 of the logic circuit 18 becomes high level, and the drive An ON signal is transmitted to the transistor Q6 of the circuit 3, and a gate current is supplied through the gate resistor 5 having a smaller resistance value.
[0070]
According to the present embodiment, since the change in the gate voltage of the IGBT 1 is detected and used for control, the period during which the gate voltage of the IGBT is constant can be further shortened, and therefore the turn-on loss can be reduced. it can.
[0071]
Next, a fourth embodiment of the IGBT drive device to which the present invention is applied will be described with reference to FIG. In this embodiment, an IGBT having a multi-emitter configuration is used. In order to control the operation timing of the two drive circuits 2 and 3, a part of the total emitter current from one of the multi-emitters is used. And the control is executed based on a part of the emitter current.
[0072]
The emitter electrode of the IGBT element is usually configured by connecting a plurality of individual emitter electrodes. In this embodiment, the emitter current output from one of the individual emitter electrodes is detected. . Further, the current is not limited to the emitter current, and other current may be used as long as the current changes in accordance with the time change characteristic in the initial state.
[0073]
As shown in FIG. 5, the driving apparatus of the present embodiment is different in the object to be compared with the reference voltage 17 by the comparator 16, and all other configurations are the same as those of the third embodiment (see FIG. 4). It is. That is, in this embodiment, a part of the emitter current of the IGBT 1 is extracted through one emitter 1a, the voltage generated across the resistor 19 is compared with the reference voltage 17 by the comparator 16, and the comparison result is compared with the logic circuit 18. Output to.
[0074]
The emitter current of the IGBT 1 changes in the initial turn-on state of the IGBT 1 in substantially the same manner as the collector current (see, for example, FIG. 2 (6)), and a part of the extracted emitter current is It changes in proportion to the increase or decrease of the emitter current (total amount of emitter current).
[0075]
Therefore, when an ON signal is applied to the input terminal 7 and a part of the emitter current flowing through the IGBT 1 is not more than a predetermined threshold value, the logic circuit 18 outputs an ON signal to the transistor Q3 of the drive circuit 2, and When the current exceeds the predetermined threshold value, an ON signal is output to the transistor Q6 of the drive circuit 3.
[0076]
According to the present embodiment, the current change rate di / dt is suppressed by driving through a gate resistance having a larger resistance value until a part of the emitter current of the IGBT 1 reaches a predetermined threshold value. Then, by driving through a gate resistance value having a smaller resistance value, the period during which the gate voltage is constant can be shortened and the turn-on loss can be reduced.
[0077]
Next, a fifth embodiment of the driving apparatus to which the present invention is applied will be described with reference to FIGS.
[0078]
In this embodiment, the number of drive circuits is increased from two to three in the first embodiment (see FIG. 1), and the resistance value of the gate resistor connected to these three drive circuits is set to a predetermined value. Further, by controlling the operation timing of each drive circuit, a drive method that more appropriately corresponds to the time change characteristic in the initial state of the IGBT 1 is realized.
[0079]
In the present embodiment, the same configurations as those of the first embodiment are denoted by the same reference numerals as those of the first embodiment, and detailed description thereof is omitted.
[0080]
As shown in FIG. 6, the driving apparatus of this embodiment includes three driving circuits 2, 3, 23, and gate resistors 4, 5, 24 that connect the driving circuits 2, 3, 23 and the gate of the IGBT 1, respectively. And a gate power supply 6 for driving the drive circuits 2, 3 and 23, and delay circuits 8 and 25 and a logic circuit 27, which are control circuits for controlling the operation timing of each drive circuit.
[0081]
Similar to the drive circuit 2 or 3, the drive circuit 23 includes an npn transistor Q7, a pnp transistor Q8, an npn transistor Q9, and a resistor rb3. The collector of the npn transistor Q7 and the resistor rb3 are connected to the high potential side of the gate power supply 6. The collector of the pnp transistor Q8 and the emitter of the npn transistor Q9 are connected to the ground side of the gate power supply 6. The resistor rb3, the bases of the npn transistor Q7 and pnp transistor Q8, and the collector of the npn transistor Q9 are connected to each other. The emitters of the npn transistor Q7 and the pnp transistor Q8 are connected to the gate resistor 24.
[0082]
In this embodiment, it is assumed that the resistance values of the three resistors, the gate resistors 4, 5 and 24, connected to the gate of the IGBT 1, satisfy the following relationship.
[0083]
(Resistance value of gate resistor 5)> (Resistance value of gate resistors 4 and 24)
The delay circuit 25 delays the ON signal applied to the input terminal 7 by a time td and outputs the delayed signal. Here, the time td is a delay time (see FIG. 7 (7)) from when a turn-on signal is applied to the IGBT 1 until the current flows through the IGBT 1.
[0084]
The delay circuit 8 delays the ON signal applied to the input terminal 7 by a time t1 that satisfies the conditions described in the first embodiment. The output of the delay circuit 8 is the output of the transistor Q9 of the drive circuit 23. Connected with the base. The outputs of the delay circuit 8 and the delay circuit 25 and the input terminal 7 are connected to the logic circuit 27.
[0085]
The logic circuit 27 includes inverters 2704 and 2702 connected to the outputs of the delay circuits 8 and 25, an AND gate 2701 that takes the logical sum of the signal applied to the input terminal 7, the output of the inverter 2702, and the output of the inverter 2704, In addition, an AND gate 2703 that takes the logical sum of the signal applied to the input terminal 7, the output of the delay circuit 25, and the output of the inverter 2704 is formed. The outputs of the AND gates 2701 and 2703 are connected to the base of the transistor Q3 of the drive circuit 2 and the base of the transistor Q6 of the drive circuit 3, respectively.
[0086]
The operation of this embodiment will be described with reference to FIG.
[0087]
When a gate-on signal is input to the input terminal 7 (FIG. 7 (1)), immediately after that, the outputs from both the delay circuits 8 and 25 are at the low level, so that the output of the AND gate 2701 is at the high level. For this reason, the base voltage of the transistor Q3 becomes positive (FIG. 7B), the drive circuit 2 operates, and the gate current is supplied to the gate of the IGBT 1 through the resistor 4.
[0088]
Next, after a time td from the turn-on time, the output of the delay circuit 25 becomes High level. For this reason, the output of the AND gate 2701 becomes low level, and the base voltage of the npn transistor Q3 becomes zero. On the other hand, at this time, the output of the delay circuit 8 is still at the low level. Therefore, the AND gate 2703 becomes High level, the base voltage of the npn transistor Q6 becomes positive (FIG. 7 (3)), the drive circuit 2 operates, and the gate current is supplied to the gate of the IGBT 1 through the gate resistor 5. .
[0089]
Further, after time t1 from the turn-on time, the output of the delay circuit 8 is also at a high level, so that the output of the AND gate 2703 is at a low level. Therefore, simultaneously with the base voltage of the npn transistor Q6 becoming 0, the base voltage of the transistor Q9 becomes positive (FIG. 7 (4)), the drive circuit 23 operates, and the gate current is supplied to the gate of the IGBT 1 through the resistor 24. Is done.
[0090]
As described above, in the driving apparatus of this embodiment, current is supplied to the gate of the IGBT 1 through the gate resistor 4, then the gate resistor 5, and finally through the gate resistor 24.
[0091]
According to the present embodiment, in the first period (time <td) in the initial state, the delay time td can be shortened by reducing the gate resistance when supplying current to the gate of the IGBT 1. Furthermore, during the period from when the gate current starts to flow until the gate voltage becomes substantially constant until a predetermined time (td <time <t1), power is supplied to the gate of the IGBT 1 through a gate resistance having a larger resistance value. As a result, the time change rate di / dt of the gate current can be kept small. Furthermore, the turn-on loss can be reduced by supplying power again through a gate resistance having a smaller resistance value after a predetermined time (after time t1) after the gate voltage of the IGBT 1 becomes substantially constant. it can.
[0092]
In each of the above embodiments, a plurality of drive circuits connected to the gate resistance are provided, and among these drive circuits, the drive circuit to be driven is sequentially switched to change the resistance value of the gate resistance connected to the gate, and to the gate. Although the applied voltage is switched, in the present invention, the switching method of the applied voltage to the gate and the switching method of the gate resistance are not limited to the above-described embodiments. In the present invention, other methods and apparatuses may be used as long as the voltage applied to the gate or the current supplied to the gate can be switched at a predetermined timing during the period of the initial state.
[0093]
Further, in each of the above embodiments, one drive circuit is operated at a certain point in time, and the applied voltage is changed by sequentially switching the drive circuits connected to the gate resistors having different resistance values. Instead of switching the circuits, the number of driving circuits to be operated may be changed to change the applied driving voltage or the supplied gate current amount.
[0094]
Next, a sixth embodiment of the drive device to which the present invention is applied will be described with reference to FIG.
[0095]
In the above embodiment, the driving method is controlled by switching the gate resistance connected to the driving circuit in response to the time change of the gate voltage of the insulated gate transistor. The same effects as those achieved in the above embodiments can be obtained by connecting capacitors and switching the capacitors to be charged.
[0096]
In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
[0097]
As shown in FIG. 9, the drive circuit of this embodiment includes a drive circuit 2, a gate resistor 4 that connects the drive circuit 2 and the gate of the IGBT 1, and a capacitor that is connected to the gate of the IGBT 1 together with the gate resistor 4. C1 and C2, n-MOSFETs M1 and M2 connected to the capacitors C1 and C2, respectively, and a delay circuit 8 and a logic circuit 9 for controlling the switching timing of the capacitors C1 and C2.
[0098]
In this embodiment, it is assumed that the capacitance of the capacitor C1 is larger than that of the capacitor C2.
[0099]
The base of the npn transistor Q3 that turns on the drive circuit 2 is connected to the input terminal 7. The input terminal 7 is also connected to the input side of the AND gate 91 of the delay circuit 8 and the logic circuit 9.
[0100]
Similarly to the delay circuit of the first embodiment, the delay circuit 8 delays the input signal by a time t1 and outputs the delayed input signal. It is connected to the. The output of the AND gate 91 of the logic circuit 9 is connected to the gate of the n-MOSFET M2.
[0101]
The operation of this embodiment will be described.
[0102]
When an on signal (positive signal) is applied to the input terminal 7, the transistors Q3 and Q1 are turned on, and a current flows through the gate resistor 4 to the gate of the IGBT1. At this time, since the n-MOSFET M1 is also turned on, charging of the capacitor C1 is started.
[0103]
Next, after time t1 from the turn-on, that is, when the gate voltage of the IGBT 1 becomes substantially constant (see FIG. 2), the output of the delay circuit 9 becomes High level and the output of the logic circuit 9 becomes Low level. N-MOSFET M2 is turned on and n-MOSFET M1 is turned off. For this reason, charging of the capacitor C1 is stopped and charging of the capacitor C2 is started.
[0104]
In this embodiment, since the capacitance C1> the capacitance C2, the time change rate dI / dt of the collector current I is higher in the rising period of the gate voltage of the IGBT 1 (time <t1) than in the case where the capacitance C2 is connected. It can be kept lower.
[0105]
Further, in the period after t1, only the capacitor C2 having a small capacity is charged, so that the time during which the gate voltage is substantially constant can be made shorter than when the capacitor C1 is connected. it can.
[0106]
In this embodiment, two capacitors are switched by using an n-MOSFET circuit, and the amount of absorption from the current flowing to the gate is changed. However, the circuit for switching the two capacitors is The present invention is not limited to the embodiments, and may be realized by other circuit configurations.
[0107]
Next, an embodiment of an inverter circuit for driving a motor constituted by using the drive circuit to which the present invention is applied as described in the first to sixth embodiments will be described with reference to FIG. .
[0108]
In the inverter circuit of this embodiment, as shown in FIG. 8, diodes 201a, 201b, 201c, 201d, 201e, and 201f are connected in reverse parallel to the IGBTs 200a, 200b, 200c, 200d, 200e, and 200f, respectively. IGBTs 200a and 200d, IGBTs 200b and 200e, and IGBTs 200c and 200f are connected in series, and are configured to generate voltages of the U phase, V phase, and W phase.
[0109]
The output of each phase is output from the middle point where each two IGBTs are connected, and is connected to the motor 206 to be driven.
[0110]
Here, it is assumed that the upper arm driving circuit 204 and the lower arm driving circuit 205 use one of the driving circuits to which the present invention is applied, described in the above-described embodiments. Each drive circuit 204 and 205 also includes a timing signal generation circuit for causing each IGBT to be turned on and off at a predetermined cycle.
[0111]
In this embodiment, the collectors of the IGBTs 200 a, 200 b, and 200 c on the upper arm side are common and are connected to the high potential side of the rectifier circuit 203. The emitters of the lower arm IGBTs 200d, 200e, and 200f are common and are connected to the ground side of the rectifier circuit 203.
[0112]
The rectifier circuit 203 converts the alternating current 202 into direct current. Each IGBT 200 receives this direct current, converts it again into alternating current, and drives the motor 206. The upper arm drive circuit 204 and the lower arm drive circuit 205 transmit drive signals to the gates of the IGBTs, and turn on / off individual IGBTs at a predetermined cycle.
[0113]
In this embodiment, by using the drive circuits 204 and 205 to which the present invention is applied, the current change rate di / dt in the collector current of each IGBT can be suppressed. For this reason, the rising voltage to each diode 201 becomes smaller than before, and the reliability of the inverter circuit is increased, and the generation of noise can be reduced.
[0114]
Furthermore, since the drive circuits 204 and 205 can reduce the turn-on loss as compared with the prior art, the efficiency of the inverter circuit of this example can be increased.
[0115]
In the above embodiment, only the IGBT is described as an example of the semiconductor element. However, other elements having an insulated gate, for example, MOSFET and MOSGTO are driven using the same driving method and apparatus as the above-described IGBT. Thus, the same effect can be achieved.
[0116]
【effect】
ADVANTAGE OF THE INVENTION According to this invention, in the semiconductor device containing insulated gate semiconductor elements, such as IGBT, the drive method of an insulated gate semiconductor device which can reduce what is called turn-on loss, and its apparatus can be provided.
[0117]
Furthermore, according to the present invention, there is provided a driving method and apparatus for an insulated gate semiconductor device capable of reducing the time change rate di / dt of current at turn-on in the above driving method and apparatus. Can do.
[0118]
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment to which the present invention is applied.
FIG. 2 is a waveform diagram showing waveforms at various parts of the first embodiment.
FIG. 3 is a circuit diagram of a second embodiment to which the present invention is applied.
FIG. 4 is a circuit diagram of a third embodiment to which the present invention is applied.
FIG. 5 is a circuit diagram of a fourth embodiment to which the present invention is applied.
FIG. 6 is a circuit diagram of a fifth embodiment to which the present invention is applied.
FIG. 7 is a waveform diagram showing waveforms at various parts in the fifth embodiment.
FIG. 8 is a circuit diagram of an embodiment of an inverter circuit for driving a motor using a drive circuit to which the present invention is applied.
FIG. 9 is a circuit diagram of a sixth embodiment to which the present invention is applied.
FIG. 10 is a cross-sectional view showing the internal configuration of the IGBT.
FIG. 11 is a graph showing the collector-emitter voltage dependency of the gate-emitter capacitance and the gate-collector capacitance of the IGBT.
FIG. 12 is a circuit diagram of a conventional drive circuit for driving an IGBT having an inductive load.
13 is a waveform diagram showing waveforms at various parts in the conventional example of FIG.
[Explanation of symbols]
1: IGBT, 2: drive circuit, 3: drive circuit, 4: gate resistance, 5: gate resistance, 6: gate power supply, 7: input terminal, 8: delay circuit, 9: logic circuit, 10: Zener diode, 11 : Resistor, 12: resistor, 13: npn transistor, 14: pnp transistor, 15: logic circuit, 16: comparator, 17: reference power supply, 18: logic circuit, 19: resistor, 23: drive circuit, 24: gate resistor, 25: delay circuit, 27: logic circuit, 200a, 200b, 200c, 200d, 200e, 200f: IGBT, 201a, 201b, 201c, 201d, 201e, 201f: diode, 202: AC power supply, 203: rectifier circuit, 204: Upper arm drive circuit, 205: lower arm drive circuit, 206: motor.

Claims

In a driving method of an insulated gate semiconductor device by a driving device that applies a driving voltage to the gate of the insulated gate semiconductor element ,
The drive device includes a first drive circuit, a second drive circuit, and a control unit that controls operations of the first drive circuit and the second drive circuit,
An output of the first drive circuit is connected to the gate via a first gate resistor;
An output of the second drive circuit is connected to the gate via a second gate resistor;
The resistance value of the first gate resistance is larger than the resistance value of the second gate resistance,
The control means receives the input ON signal of the insulated gate semiconductor element,
The first driving circuit is operated for a first predetermined period, the second driving circuit is stopped, and a gate driving voltage is output from the first driving circuit via a first gate resistor. And the steps
After the first predetermined period, the first drive circuit is stopped, the second drive circuit is operated, and a gate drive voltage is output from the second drive circuit via a second gate resistor. A second step,
The driving of the insulated gate semiconductor device, wherein the first predetermined period is after the period when the gate voltage increases with time and before the end of the period when the gate voltage becomes substantially constant. Method.

In a driving method of an insulated gate semiconductor device by a driving device that applies a driving voltage to the gate of the insulated gate semiconductor element,
  The driving device includes a driving circuit, a gate resistor connecting the driving circuit and the gate,
  A first capacitor, a second capacitor,
  Control means for controlling the charging of the first capacitor and the second capacitor;
  One end of the first capacitor is connected to a connection point between the gate resistor and the gate, and the other end is connected to the first MOSFET;
  One end of the second capacitor is connected to a connection point between the gate resistor and the gate, and the other end is connected to a second MOSFET;
  The capacitance of the first capacitor is greater than the capacitance of the second capacitor;
  The control means receives the input ON signal of the insulated gate semiconductor element,
  A first charging step of charging only the first capacitor by conducting only the first MOSFET for a first predetermined time;
  A second charging step of charging only the second capacitor by conducting only the second MOSFET after elapse of the first predetermined period;
  The first predetermined period is after the period when the gate voltage increases with time and before the end of the period when the gate voltage becomes substantially constant.
  A method for driving an insulated gate semiconductor device, comprising:

In a driving method of an insulated gate semiconductor device by a driving device that applies a driving voltage to the gate of the insulated gate semiconductor element,
  The drive device includes a first drive circuit, a second drive circuit, a third drive circuit,
  Control means for controlling operations of the first drive circuit, the second drive circuit, and the third drive circuit;
  An output of the first drive circuit is connected to the gate via a first gate resistor;
  An output of the second drive circuit is connected to the gate via a second gate resistor;
  An output of the third drive circuit is connected to the gate via a third gate resistor;
  The resistance value of the second gate resistance is larger than either the resistance value of the first gate resistance or the resistance value of the third gate resistance,
  The control means receives the input ON signal of the insulated gate semiconductor element,
  First 1 A first step of operating only the first driving circuit and outputting a gate driving voltage for a predetermined period of time;
  The second 1 A second step of operating only the second drive circuit and outputting a gate drive voltage for a second predetermined period after elapse of the predetermined period;
  A third step of operating only the third drive circuit and outputting a gate drive voltage after elapse of the second predetermined period;
  The second predetermined period is after the period when the gate voltage increases with time and before the end of the period when the gate voltage becomes substantially constant.
  A method for driving an insulated gate semiconductor device, comprising:

In a drive device for an insulated gate semiconductor device that applies a drive voltage to the gate of the insulated gate semiconductor device,
The drive device includes a first drive circuit, a second drive circuit, and a control circuit that controls operations of the first drive circuit and the second drive circuit,
The output of the first drive circuit via a first gate resistor being connected to the gate,
The output of the second driving circuit through a second gate resistor being connected to the gate,
The resistance of the gate resistance of the first is greater than the resistance value of said second gate resistor,
The control circuit receives the input ON signal of the insulated gate semiconductor element ,
For the first predetermined period , only the first driving circuit is operated to output a gate driving voltage,
After a predetermined period of time the first, only by operating the second driving circuit is intended to output the gate drive voltage,
It said first predetermined period, in the subsequent period the gate voltage increases with time, and the driving of the insulated gate semiconductor device according to claim <br/> that before the end of the gate voltage is approximately constant to become time apparatus.

In claim 4,
The control circuit, the input on signal, the first driving device of an insulated gate semiconductor device, characterized in that a delay circuit for a predetermined period of time delay.

In claim 4,
When said control circuit comprises a collector voltage determining circuit for comparing a predetermined voltage with collector voltage of the insulated gate semiconductor device, it is determined that the collector voltage decision circuit the collector voltage falls below the voltage which defines Me該予 Only the second driving circuit is operated at the time when the first predetermined period has elapsed . A driving apparatus for an insulated gate semiconductor device, wherein:

In claim 4,
Determines that the control circuit comprises a gate voltage judgment circuit for comparing a predetermined voltage with the gate voltage of the insulated gate semiconductor device, the gate voltage determination circuit the gate voltage is equal to or greater than the voltage value determined Me該予The insulated gate semiconductor device driving apparatus , wherein only the second driving circuit is operated with the time when the first predetermined period has elapsed .

In claim 4,
The control circuit, the emitter current of the insulated gate semiconductor device, the collector current, and, among the current changes in response to the one current value of the two currents, detecting a current value of any one of the current and has a current determination circuit for determining whether the detected current value is predetermined current value or more, it said current determining circuit, the detected current value becomes the predetermined current value or more and A drive device for an insulated gate semiconductor device , wherein only the second drive circuit is operated with the determined time as the time when the first predetermined period has elapsed .

In a drive device for an insulated gate semiconductor device that applies a drive voltage to the gate of the insulated gate semiconductor device,
The drive device includes a first drive circuit, a second drive circuit, a third drive circuit,
A control circuit for controlling operations of the first drive circuit, the second drive circuit, and the third drive circuit;
The output of the first drive circuit via a first gate resistor being connected to the gate,
The output of the second driving circuit through a second gate resistor connected to the gate,
The output of the third drive circuit via a third gate resistor connected to the gate,
The resistance value of the second gate resistance is larger than either the resistance value of the first gate resistance or the resistance value of the third gate resistance,
The control circuit receives the input ON signal of the insulated gate semiconductor element ,
For the first predetermined period, only the first driving circuit is operated to output a gate driving voltage,
Second predetermined period after a predetermined period of time of said first, said second and only by operating the driving circuit outputs a gate drive voltage,
After the second predetermined period, only the third drive circuit is operated to output a gate drive voltage,
The driving of the insulated gate semiconductor device, wherein the second predetermined period is after the period when the gate voltage increases with time and before the end of the period when the gate voltage becomes substantially constant. apparatus.

In claim 9,
The control circuit, the input on signal, a first delay circuit for delaying until a first predetermined time when the first predetermined period ends, the input on signal, the second predetermined the second driving device of an insulated gate semiconductor device, characterized in that a second delay circuit for delaying until a predetermined time of period is completed.

In a drive device for an insulated gate semiconductor device that applies a drive voltage to the gate of the insulated gate semiconductor device,
The driving device includes a driving circuit, a gate resistor connecting the driving circuit and the gate,
A first capacitor, a second capacitor ,
A control circuit for controlling charging of the first capacitor and the second capacitor;
One end of the first capacitor is connected to a connection point between the gate resistor and the gate, and the other end is connected to the first MOSFET;
One end of the second capacitor is connected to a connection point between the gate resistor and the gate, and the other end is connected to a second MOSFET;
The capacitance of the first capacitor is greater than the capacitance of the second capacitor;
The control circuit receives the input ON signal of the insulated gate semiconductor element,
Charging the first capacitor by conducting only the first MOSFET for a first predetermined time;
After the first predetermined period, only the second MOSFET is conducted to charge the second capacitor,
The driving of the insulated gate semiconductor device, wherein the first predetermined period is after the period when the gate voltage increases with time and before the end of the period when the gate voltage becomes substantially constant. apparatus.

In claim 11,
Wherein the control circuit, the driving apparatus of the insulation gate type semiconductor device according to claim that the inputted ON signal and a delay circuit for delaying said first predetermined time period.

Converting DC power into AC power, driving an upper arm having a plurality of insulated gate semiconductor device, a lower arm having a upper arm and same number of insulated gate semiconductor device, the Gate of the upper arm In an inverter circuit comprising an upper arm driving device for providing a signal and a lower arm driving device for transmitting a driving signal to the gate of the lower arm ,
An inverter circuit, wherein the upper arm driving device and the lower arm driving device are driving devices for an insulated gate semiconductor device according to any one of claims 4 to 12.