JP3881056B2 - ビデオイメージデータ出力装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ラスタ入力スキャナ（ＲＩＳ）に使用するイメージセンサアレイに関し、詳細には、各ホトセンサが個別に転送回路を備えている感光性チップに関する。
【０００２】
【従来の技術】
イメージセンサアレイは、一般に、画像を有する原稿をラスタ走査し、各ホトセンサが見たごく小さい画像領域を画像信号電荷へ変換する線形ホトセンサアレイを備えている。積分期間の後、画像信号電荷は、増幅され、アナログビデオ信号として共用出力ラインすなわちバスへ、連続的に動作するマルチプレクサ用トランジスタによって転送される。
【０００３】
【発明が解決しようとする課題】
現在使用されている殆どの走査装置は最終的にはディジタル装置であるが、走査過程のときホトセンサから出てくる「生信号」は、決められた時間にホトセンサに衝突した光の強度に相当する電圧値をもつアナログビデオ信号である。従って、ディジタルデータへ変換すべき信号がチップ上のホトセンサから読み出されると、一般に特定の瞬間に特定のホトセンサによって走査された反射領域の明るさに相当するビデオレベルが、一連のアナログ電圧レベルとして出力される。
【０００４】
ビデオ出力チップの場合、各チップの総合出力速度は出力チャンネルの電圧応答性によって決まる。各チップは、それぞれが原画像内の画素に対応している一連の電圧レベルを出力する。原画像の各画素について、その電圧レベルは、前の画素の光を表す信号から現在の画素の光を表す信号へ動かなければならない。ビデオ出力チップのアナログ性のために、（ある画素に対応する）一の電圧レベルから次の電圧レベルへの電圧出力の順序は、一組の漸近曲線となる。複数のホトセンサの出力を直列に読み出すとき、読んだ値がホトセンサに衝突する光に相当する信号値に落ち着くことができるように、各センサの読出しの間に、一定の時間をみておかねばならない。典型的な実際のビデオ信号を読出す装置の場合、この読出し時間はリアルタイム走査で、１ホトセンサにつき約５０ナノ秒である。各画素信号について、最も関心のあるのは、アナログ電圧曲線が「変化の終了かどうか」という点にある、すなわち電圧信号の最終値がホトセンサ上の真の光強度を表している。一組のアナログビデオ信号がある時間を越えた出力であると、各画素について電圧レベルが前の画素の電圧レベルから現在の画素の電圧レベルへ動き始める出力の部分が、整定時間になり、読出し時間に直接悪影響を及ぼしてしまう。
【０００５】
先行技術の中で、米国特許第３，９７４，３２５号は帯域縮小手段を備えたファクシミリ伝送装置を開示している。クロックレート半減用フリップフロップと奇数−偶数ラインスイッチング用フリップフロップとが論理的に組み合わされ、各ラインにおいて１つおきのデータビットをライン間に垂直方向にスタガ状態で送信している。受信端では、紛失ビットが補間装置によって満たされる。
【０００６】
米国特許第４，５１４，７６９号は、所定の周波数の第１クロック信号によって決められた時間にアナログカラービデオ情報信号をサンプルするビデオ記録装置を開示している。第１クロック信号の位相はビデオラスタを構成する連続する水平線ごとに反転される。得られたサンプルは磁気記録媒体に記録するためディジタル化され、コード化される。コード化データは所定の周波数の第２クロック信号に合うようにタイミングがとられる。
【０００７】
米国特許第５，１４８，２９６号は、複数のラインセンサが配列された線形アレイを有する原稿記録装置を開示している。線形アレイの個々のチップは、走査方向に対し互い違いの配列、すなわちスタガ配列されている。各ラインセンサは組込み式アナログメモリを備えており、このメモリが、イメージを記憶して遅延の値に従ってそのイメージを出力し、ラインセンサのスタガ配列によって生ずる垂直遅延時間を補償している。
【０００８】
【課題を解決するための手段】
本発明は、以下の特徴を有するイメージデータを出力する装置を提供する。本発明に係る装置は、第１ビデオチャンネルおよび第２ビデオチャンネルと、第１ホトセンサセットおよび第２ホトセンサセットを備えている。第１ホトセンサセットの各ホトセンサは、ビデオ信号を出力し且つ第１ビデオチャンネルに選択的に接続することができる。第２ホトセンサセットの各ホトセンサは、ビデオ信号を出力し且つ第２ビデオチャンネルに選択的て接続することができる。セレクタが設けられ、このセレクタが、第１ホトセンサセットの選択したホトセンサを第１ビデオチャンネルに接続し、第２ホトセンサセットの選択したホトセンサを第２ビデオチャンネルに接続する。本装置は、さらに、ラインに沿って動作可能に配列された複数のステージをもつシフトレジスタを備えている。各ステージは、各ホトセンサに作動可能に接続されている。シフトレジスタは、第１ホトセンサセットの新しいホトセンサおよび第２ホトセンサせットの新しいホトセンサを所定の規則的周期をもって接続する。この接続において、第２ホトセンサセットの新ホトセンサは、第１ホトセンサセットの新ホトセンサの接続に対し、ある遅れをもって接続される。
【０００９】
【実施例】
図１は、本発明に係る読出し装置の基本的要素を示す図である。ホトセンサのセット１０ａ〜１０ｚは、シフトレジスタ１８によって付勢されるトランジスタスイッチ１４ａ〜１４ｚに接続されている。シフトレジスタ１８は、１本のライン２２に沿って配列され、画素クロックライン２４によって付勢される一組のビット（本書において「半ステージ」ということがある）２０ａ〜２０ｚから成る。
【００１０】
本発明に従って、線形ホトセンサアレイ１０ａ〜１０ｚは、奇数番のサブセットと偶数番のサブセットを交互に配置するやり方で配列されている。ホトセンサの奇数サブセットたとえば１０ａ、１０ｃは奇数番のビデオライン１２ａに接続されており、ホトセンサの偶数サブセットたとえば１０ｂ、１０ｄは偶数番のビデオライン１２ｂに接続されている。ビデオライン１２ａは奇数番のホトセンサの出力のみを受け取り、偶数ビデオライン１２ｂは偶数番のホトセンサの出力のみを受け取る。奇数ホトセンサおよび偶数ホトセンサは共に、半ステージ２０ａ、２０ｂ、．．．を有する１つのシフトレジスタ１８によって制御されるので、奇数ビデオライン１２ａ上のビデオ信号と偶数ビデオライン１２ｂ上のビデオ信号を並列に出力することができる。さらに、奇数ビデオ信号と偶数ビデオ信号は時間にわたってスタガされるように配列することができる。
【００１１】
図２は、一組の比較波形、たとえば奇数ビデオライン１２ａ上のビデオ電圧信号と偶数ビデオライン１２ｂ上のビデオ電圧信号を、標準画素クロック信号Φ_S と比較して示す。ディジタル１は、図１の装置のシフトレジスタ１８の好ましい動作に従って、たとえば奇数ビデオライン１２ａ上のホトセンサ１０ａ（画素１に対応する）のビデオ読出し中の正確に中間の時点にホトセンサ１０ｂ（画素２に対応する）用のスイッチ１４ｂを付勢するやり方で、ライン２２に沿ってシフトレジスタ１８上の連続する半ステージ２０ａ、２０ｂ、．．．によって動かされる。前のホトセンサの読出しの最中に順番列内の次の画素を読み出す時の、この時間的スタガ動作（time-staggering)は、奇数および偶数ホトセンサ１０ａ〜１０ｚに対するシフトレジスタ１８の半ステージ２０ａ、２０ｂ、．．．の構成から明らかである。
【００１２】
シフトレジスタの分野では、用語「ステージ」は１個のクロックパルスすなわち１サイクルのクロックパルスによって変更されるシフトレジスタの部分と定められており、一対の奇数番の半ステージ（半サイクルステージすなわちビット）２０ａおよび偶数番の半ステージ（半サイクルステージすなわちビット）２０ｂが、上記の定義に従って１個のステージ（１サイクルステージ）を作っている。従って、本明細書においては、１つのクロックパルスでトランジスタ１４ａ、１４ｂ上に２つのスタガされた出力が生じるので、１つのトランジスタ１４ａ、１４ｂ、．．．を制御するシフトレジスタの各ビットを「半ステージ」と定義している。
【００１３】
この装置の１つの実際の利点は、すべてのホトセンサを単一ビデオライン上に読み出すよりもかなり早い速度で、一組の奇数番および偶数番の画素からのビデオ電圧信号を奇数番および偶数番のビデオラインに一緒に読み出すことができることである。もう１つの実際の利点は、奇数および偶数ビデオラインのそれぞれに接続されるトランジスタが少なくなるので、奇数および偶数信号列の両方を単一ライン上に読み出した場合よりも、各ライン上のキャパシタンスが小さい。ライン上のキャパシタンスが小さいので、ビデオ信号の整定時間が短くなり、各ビデオ信号はより速くその真の漸近値に落ち着くことができる。
【００１４】
本発明の好ましい実施例に従って、奇数ビデオラインおよび偶数ビデオライン上の各ビデオ信号列は最終的に１本のライン上にマルチプレクスされる。図２の信号列をマルチプレクスした、マルチプレクス信号の例を、図３に示す。図２と図３を比較すると、図３の信号列が各画素に対応する後半部分、すなわち「末端側」の部分のみを表していることがわかる。たとえば、図３の信号列に、奇数ビデオライン上の画素１の特性の後半部分（末端側部分）だけがはっきり見える。画素１のビデオ信号が終わった後、マルチプレクス信号列は、画素２のビデオ信号の末端側部分につき合うことになる。以下同様である。図３の信号列においては、奇数ビデオラインおよび偶数ビデオライン上の各電圧信号の末端側部分すなわち後半側の部分だけがはっきり見える。このようにして、各電圧信号の開始部分では、電圧信号はある画素に対応する電圧信号から次の画素に対応する電圧信号へ急激に動くのであるが、この開始部分は、最終出力では除去されており、読出しを必要としなくなるので、結局、全ホトセンサセットを読み出す時間が短縮される。
【００１５】
図４は、ライン２２に沿ってシフトレジスタ１８の一部分を構成する２つの代表的な半ステージ２０ａ、２０ｂを示す略図である。本発明の好ましい実施例に従って、各半ステージ２０ａ、２０ｂは、ゲート付きインバータ２６ａ、２６ｂを有し、これらのインバータの後ろに簡単なインバータ２８ａ、２８ｂが続く。各ゲート付きインバータ２６ａ、２６ｂは電圧源に接続されており、図示のように、上側にｐチャンネル素子（ゲートが「ロー」のとき閉じる）と、下側にｎチャンネル素子（ゲートが「ハイ」のとき閉じる）を有する。それらの素子は通常（非反転）のクロック信号と反転クロック信号に応答する。意義深いことに、ゲート付きインバータ２６ａと２６ｂとは、ほぼ物理的に同一であり、違うのは、ゲート付きインバータ２６ａは反転クロックパルスと非反転クロックパルスとに作動可能に接続され、ゲート付きインバータ２６ｂは前記クロックと反対極性に反転したクロックパルスに作動可能に接続される点である。
【００１６】
図５は、画素クロック信号φs に応じたシフトレジスタ１８の２つの半ステージの動作を示す一組の比較波形で、図４にＡ、Ｂ、Ｃの記号を付けた点における信号の挙動を示す。図４を図１と比較すると、図１に示した１本の画素クロックライン２４の代わりに、図４に示すように、各個別半ステージは直接画素クロック信号φs と反転クロック信号φs*の２つの信号を受け取る。
【００１７】
図４において、各半ステージたとえば２０ａ、２０ｂ、．．．は、１個のトランジスタスイッチ１４ａ、１４ｂ、．．．へ出力し、このスイッチが、図１に示したように、関連するホトセンサを一方のビデオラインまたは他方のビデオラインへ接続していることがわかる。ライン２２に沿って交互に配置された半ステージ２０ａ、２０ｂ、．．．は、１つおきの半ステージがクロック信号φs の反転版を受け取るように作動可能に接続されていることを除いて、物理的に同一である。すなわち、半ステージ２０ａを半ステージ２０ｂと比較すると、半ステージ２０ａのゲート付きインバータ２６ａがクロック信号φs を受け取る場合は、半ステージ２０ｂのゲート付きインバータ２６ｂが反転クロック信号φs*を受け取るように接続され、逆も同様であることがわかる。このシフトレジスタ１８のライン２２に沿った半ステージの交互配置はシフトレジスタ１８の全長にわたってみられる。
【００１８】
次に図５の比較波形について説明する。シフトレジスタ１８の種々の半ステージは、基本クロック信号φs のオン・オフの変化に異なるやり方で応答する。理解されるように、交互の半ステージたとえば２０ａ、２０ｂ内のφs とφs*の反対接続のために、奇数番の半ステージたとえば２０ａは、「ハイ」になるφs に応じて付勢される。他方、偶数番の半ステージたとえば２０ｂは、「ロー」になるφs に応じて付勢される。シフトレジスタ１８のライン２２に沿った奇数半ステージおよび偶数半ステージについて、このφs に対する応答の交替が、半サイクルの時間的なスタガ動作を可能にし、このスタガ動作によって、例えば、図２に示した奇数ビデオラインと偶数ビデオラインとの間に、望ましい半サイクルの時間遅延を作り出す。
【００１９】
シフトレジスタ１８の奇数半ステージおよび偶数半ステージによる時間的なスタガ動作によって、奇数ビデオライン１２ａおよび偶数ビデオライン１２ｂ上に時間的にスタガ配列されたパルス列を生み出す。図３に示す、所望のマルチプレクスした高速の単一信号列を得るため、奇数ビデオラインおよび偶数ビデオラインを単一ライン上にマルチプレクス操作しなければならない。図６は、マルチプレクサ回路に基本クロック信号φs とその逆のφs*を与えることによって、奇数ビデオライン１２ａと偶数ビデオライン１２ｂをマルチプレクスして１本の信号列を得るやり方を示す図である。ビデオライン１２ａ、１２ｂは、それぞれ、図示したゲイン１の増幅器のほかに、一対の並列のコンデンサ３０ａ、３０ｂを含んでいる。コンデンサ３０ａ、３０ｂは信号を電荷として一時的にホールドして記憶するものであり、記憶した信号がマルチプレクス動作に適した時間にゲイン１の増幅器を通過するまで、トランジスタスイッチ３２ａ、３２ｂの動作によってホールドされる。図６からわかるように、トランジスタスイッチ３２ｂがφs*に応答する場所で、トランジスタスイッチ３２ａはφs に応答する。マルチプレクスされた信号は、そのあと、ライン３４上の別の増幅器によって出力される。ライン３４上のアナログビデオ信号は、そのあと、走査装置内の他の場所で使用するため既知の手段で処理することができ、一般にはディジタル画像処理装置に使用するためディジタル信号へ変換される。
【００２０】
図３から、マルチプレクスされたライン上の各新しい画素信号について整定効果が存在すること、すなわち、各新しい画素についての信号の変化は完全に不連続ではないことに気づかれるであろう。それにもかかわらず、マルチプレクスされたライン上のビデオ信号は、かなり高速度でそれらの漸近線の真の値に達している。
【００２１】
本発明の実施例として、個々の感光性チップ上の奇数および偶数グループに分けたホトセンサ１０ａ〜１０ｚを示したが、同様に本発明のその他の応用が存在すると考えられる。たとえば、ホトセンサを２つのグループに分けてビデオ信号を２つのビデオラインに出力する代わりに、３つのホトセンサセットを設けて、信号を３つのビデオチャンネルに交互に出力することができるであろう。そのような３チャンネルシステムは、たとえば各チャンネルを原画像の特定の原色に専用する場合に役立つかもしれない。更に、極端に高速のシステムのために、４つまたはそれ以上のビデオチャンネル（各ビデオチャンネルは特定のホトセンササブセットに対応している）を設けることもできるであろう。
【図面の簡単な説明】
【図１】本発明の読出し装置内の回路素子の構成を示す簡単な略図である。
【図２】本発明の装置内の奇数番ビデオラインおよび偶数ビデオライン上のアナログ信号の挙動を示す一組の比較波形の図である。
【図３】図２に示した奇数番ビデオラインおよび偶数ビデオラインのマルチプレクスによって組合せした波形の図である。
【図４】本発明に係る半ステージシフトレジスタの好ましい実施例の略図である。
【図５】図４の回路内の種々のスイッチに加える制御信号を示す一組の比較波形図である。
【図６】本発明の装置と共に使用するマルチプレクサの略図である。
【符号の説明】
１０ａ〜１０ｚ 線形ホトセンサアレイ
１２ａ 奇数番ビデオライン
１２ｂ 偶数番ビデオライン
１４ａ〜１４ｚ 一組のトランジスタスイッチ
１８ シフトレジスタ
２０ａ〜２０ｚ 一組の半ステージ
２２ ライン
２４ 画素クロックライン
２６ａ、２６ｂ ゲート付きインバータ
２８ａ、２８ｂ インバータ
３０ａ、３０ｂ 並列コンデンサ
３２ａ、３２ｂ トランジスタスイッチ
３４ ライン

Claims (2)

1. イメージデータを出力する装置であって、
   第１ビデオチャンネルと、
   第２ビデオチャンネルと、
   複数のホトセンサから成り、それぞれがビデオ信号を出力し且つ前記第１ビデオチャンネルへ選択的に接続することができる第１ホトセンサセットと、
   複数のホトセンサから成り、それぞれがビデオ信号を出力し且つ前記第２ビデオチャンネルへ選択的に接続することができる第２ホトセンサセットと、
   前記第１ホトセンサセットのホトセンサの各々と前記第１ビデオチャンネルとの接続及び前記第２ホトセンサセットのホトセンサの各々と前記第２ビデオチャンネルとの接続を制御するように、ラインに沿って動作可能に配列された複数のビットを備えたシフトレジスタとから成り、
   前記シフトレジスタのビットは、前記第１ホトセンサセットのホトセンサと前記第２ホトセンサのホトセンサとに、ビット配列順において交互に動作可能に接続されており、前記シフトレジスタは、前記第２ホトセンサセットの各ホトセンサが前記第２ビデオチャンネルに接続されるタイミングを前記第１ホトセンサセットの各ホトセンサが前記第１ビデオチャンネルに接続されるタイミングより該シフトレジスタの１クロックの半サイクル遅れさせており、
   さらに、前記第１ビデオチャンネルからの信号と前記第２ビデオチャンネルからの信号とを組み合わせて組合せ信号を出力するように構成されたマルチプレクサを備え、該マルチプレクサは、各ホトセンサが出力した１サイクル分のビデオ信号のうちの後半の半サイクルの部分を表す組合せ信号を出力する構成である、
   ことを特徴とする装置。
2. イメージデータを出力する装置であって、
   第１ビデオチャンネルと、
   第２ビデオチャンネルと、
   複数のホトセンサから成り、それぞれがビデオ信号を出力し且つ第１ビデオチャンネルへ選択的に接続することができる第１ホトセンサセットと、
   複数のホトセンサから成り、それぞれがビデオ信号を出力し且つ前記第２ビデオチャンネルへ選択的に接続することができ、線形アレイ内に前記第１ホトセンサセットと交互に配置された第２ホトセンサセットと、
   前記第１ホトセンサセットのホトセンサの各々と前記第１ビデオチャンネルとの接続及び前記第２ホトセンサセットのホトセンサの各々と前記第２ビデオチャンネルとの接続を制御するように、ラインに沿って作動可能に配列された複数のビットを有するシフトレジスタとを備え、該シフトレジスタのビットは、前記第１ホトセンサセットのホトセンサと前記第２ホトセンサセットのホトセンサに、ビット配列順において交互に作動可能に接続されており、該シフトレジスタは、前記第２ホトセンサセットの各ホトセンサが前記第２ビデオチャンネルに接続されるタイミングを前記第１ホトセンサセットの各ホトセンサが前記第１ビデオチャンネルに接続されるタイミングより該シフトレジスタの１クロックの半サイクル遅れさせており、
   前記シフトレジスタのビット配列順において奇数番のビットが、シフトレジスタの偶数番のビットと同じ回路構成であり、前記奇数番のビットが非反転クロックパルスに動作可能に接続され、前記偶数番のビットが反転クロックパルスに動作可能に接続されており、
   更に、前記第１ビデオチャンネルからの信号と前記第２ビデオチャンネルからの信号を組み合わせて組合せ信号を出力するように構成されたマルチプレクサを備え、該マルチプレクサは、各ホトセンサが出力した１サイクル分のビデオ信号のうちの後半の半サイクル分の部分を表す組合せ信号を出力する構成である、
   ことを特徴とする装置。

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