JP3859593B2 - 低電圧フラッシュメモリーのヒューズ回路及びその増補方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000003190 augmentative effect Effects 0.000 title claims 5
- 238000012546 transfer Methods 0.000 claims abstract description 95
- 238000004146 energy storage Methods 0.000 claims description 51
- 230000004044 response Effects 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 25
- 230000002950 deficient Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003416 augmentation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
本発明は、一般的に半導体集積回路に関し、さらに詳細には低電圧フラッシュメモリーデバイスの冗長回路に用いるヒューズ回路及びその増補方法に関する。
【０００２】
【背景】
メモリーデバイスは、所望の時に情報を記憶したり読み出したりできる集積回路である。メモリーデバイスは複数のメモリーセルより成る。各メモリーセルは１ビットのデータを記憶する。１ビットのデータは一見それほど重要でないように思えるが、銀行口座の金額のような記憶情報が正確か否かを決定するものである。
【０００３】
メモリーセルは、製造方法に問題があるか時間の経過による劣化に起因して不良となることがある。欠陥が生じると、メモリーデバイスは非作動状態または動作に信頼のおけない状態となる。半導体業界は、不良メモリーセルを含むメモリーデバイスを除棄せずに救済する種々の技術の開発に向かっている。
【０００４】
かかる方法の１つとして冗長回路を用いるものがある。冗長回路は、メモリーデバイスの不良メモリーセルを置換できる欠陥のない多数のメモリーセルを含む。冗長回路は、不良メモリーセルを物理的に代替するのではなくて論理的に置換するものである。冗長回路は、不良メモリーセルの存否をチェックし、不良メモリーセルを回避するようメモリーデバイスを構成して、不良メモリーセルから欠陥のないメモリーセルへメモリーアクセスが行われるようにする。
【０００５】
この構成には、それをサポートするように切断可能なヒューズを含むヒューズ回路を使用する。前の世代のヒューズ回路は、１．６５ボルトのような低い供給電圧を有する現代のメモリーデバイスとの適合性を欠く。ある特定の前世代のヒューズ回路はまた、ヒューズ及びラッチを密に集積化したものである。このような集積化により柔軟性が不足するが、これは望ましくない。
【０００６】
従って、フラッシュメモリーデバイスのような低電圧集積回路のヒューズ回路構成を改良する装置及び方法が必要とされる。
【０００７】
【発明の概要】
ヒューズ回路に関する上記及び他の問題は本発明により解消されるが、それらは以下の説明を読めば理解されるであろう。以下に述べる利点を備えた装置及び方法を以下において説明する。
【０００８】
１つの実施例では、ヒューズ回路が提供される。このヒューズ回路は、ゲート信号を与える入力段と、昇圧信号を発生する昇圧段と、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズとより成り、昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズの第１の接続部に接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、転送信号に応答して昇圧段がゲート信号を昇圧すると、不揮発性ヒューズのデータが選択的に転送されることを特徴とする。
【０００９】
別の実施例では、ヒューズ回路が提供される。このヒューズ回路は、ゲート信号を与える入力段と、転送信号を受けて昇圧信号を発生する昇圧段と、前記転送信号を受ける転送段と、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズとより成り、昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズの第１の接続部に接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、転送信号に応答して昇圧段がゲート信号を昇圧すると、転送段が不揮発性ヒューズのデータを選択的に転送することを特徴とする。
【００１０】
別の実施例では、ヒューズ回路が提供される。このヒューズ回路は、ゲート信号を与える入力段と、転送信号を受けて昇圧信号を発生する昇圧段と、前記転送信号を受ける転送段と、入力段及び昇圧段に結合されたゲート、転送段に結合されたドレイン及びアースに結合されたソースを有するフラッシュセルを含む不揮発性ヒューズと、転送段により転送される不揮発性ヒューズのデータを受けるラッチとより成り、昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズのゲートに接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、転送信号に応答して昇圧段がゲート信号を昇圧すると、転送段が不揮発性ヒューズのデータをラッチへ選択的に転送することを特徴とする。
【００１１】
別の実施例では、低電圧集積回路のヒューズ回路を増補する方法が提供される。この増補方法は、入力段によりゲート信号を発生させ、転送信号を受ける第１の接続部と、ゲート信号を受ける第２の接続部とを有する昇圧段のエネルギー貯蔵デバイスにより該転送信号に応答してエネルギーを蓄え、エネルギー貯蔵デバイスによりゲート信号に応答して該ゲート信号を昇圧し、エネルギー貯蔵デバイスの第２の接続部に接続され、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズによりゲート信号及び転送信号に応答して選択的に不揮発性ヒューズのデータを転送するステップより成り、ゲート信号が昇圧されると、不揮発性ヒューズのデータが選択的に転送されることを特徴とする。
【００１２】
本発明の上記及び他の実施例、特徴、利点及び特性は、一部は下記の説明から、また本発明の下記の説明及び添付図面を参照するか本発明を実施することにより当業者にとって明らかになるであろう。本発明の種々の局面、利点及び特徴は、頭書の特許請求の範囲に特に詳細に記載された装置、手順及びそれらの組み合わせにより実現される。
【００１３】
【実施例の詳細な説明】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。図面において、同一の参照番号は幾つかの図を通して実質的に同じコンポーネントを指すものである。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく構造的、論理的及び電気的な変形又は設計変更を行うことができることを理解されたい。
【００１４】
本願明細書に記載するトランジスタは、バイポーラ−ジャンクション技術（ＢＪＴ）、電界効果技術（ＦＥＴ）または相補金属酸化物半導体（ＣＭＯＳ）技術によるトランジスタを含む。金属酸化物半導体（ＭＯＳ）トランジスタは、ゲート、第１のノード（ドレイン）及び第２のノード（ソース）を有する。ＭＯＳは通常、対称的なデバイスであるため、ソース及びドレインの真の命名は端子に電圧を印加して初めて可能となる。従って、ソース及びドレインの名称は最も広い意味に解釈すべきである。
【００１５】
本明細書中の用語「高」及び「低」は、供給電圧であるＶｃｃ及びアースのそれぞれを言及するものである。用語「外部電源」は供給電圧Ｖｃｃのことである。１つの実施例において、供給電圧は特に断らない限り、１．６５乃至２．２２ボルトの電圧を供給する。
【００１６】
本願明細書中の用語「エネルギー貯蔵デバイス」は、電荷を貯蔵可能な任意のデバイスを含む。用語「エネルギー貯蔵デバイス」はキャパシターを含む。本願明細書に述べるキャパシターは、任意の製造方法により集積回路上に形成される任意のキャパシターである。しかしながら、本願明細書に述べるエネルギー貯蔵デバイスは、ｎチャンネルトランジスタまたはｐチャンネルトランジスタの何れかで形成可能であるが、トランジスタのソース及びドレインは一緒に結合されて一方の導電性プレートを形成し、ゲートはもう一方の導電性プレートを形成し、酸化物層は誘電体を形成する。
【００１７】
本願明細書中の用語「予充電デバイス」は、エネルギー貯蔵デバイスを含むシステムがオフ状態にある間エネルギー貯蔵デバイスが所定レベルの電荷を維持するように電荷を供給できる任意のデバイスを含む。かくして、予充電を行う理由は、ある回路を高電圧信号を与えるように可能化するためにはエネルギー貯蔵デバイスが多量の電荷を貯蔵しなければならないからである。予充電しなければ、エネルギー貯蔵デバイスを充電するためにはシステムが一旦オンになった後で長い時間が必要となり望ましくない。本願明細書に述べる予充電デバイスは２乗デバイスでありうる。本願明細書に述べる予充電デバイスは、任意の製造方法により集積回路上に形成される任意のトランジスタでよい。しかしながら、この予充電デバイスは、ドレインとゲートが一緒に接続され、ドレインが外部電源に接続されたｎチャンネルトランジスタとして製造可能である。
【００１８】
本願明細書中の用語「充電デバイス」は、エネルギー貯蔵デバイスを外部電源のレベルまで充電可能な任意のデバイスを含む。充電デバイスの目的は、予充電プロセスにより生じる任意のレベル劣化を補償するためにエネルギー貯蔵デバイスを充電することである。本願明細書に述べる充電デバイスは、任意の製造方法により集積回路上に形成される任意のトランジスタでよい。しかしながら、この充電デバイスはｎチャンネルトランジスタとして製造することができる。このトランジスタは、ドレインを外部電源に接続したものとして構成可能である。
【００１９】
本発明の実施例は、冗長回路に用いるヒューズ回路に焦点を当てている。本発明の実施例のヒューズ回路は、ヒューズとしてメモリーセルを使用する。これは、メモリーセルは基本的に、制御可能なトランジスタであるため有利である。ヒューズの状態を設定または設定解除するためにヒューズとしてメモリーセルを制御できるというこの能力は、伝統的なヒューズにはない。伝統的なヒューズは、切断または溶断によるなどして設定されると、その状態を逆転することは不可能である。
【００２０】
さらに、メモリーセルはトリミング素子として使用可能である。トリミング素子は、フラッシュメモリーデバイスのような集積回路の構成を精密に調整する。再び、集積回路の精密調整プロセスは、トリミング素子としてメモリーセルを用いると元に戻すことができる。
【００２１】
フラッシュメモリーデバイスのような集積回路は、最初にパソコンに内臓され、携帯電話のようなハンドヘルド装置へ使用されるように進歩している。フラッシュメモリーデバイスのような低電圧集積回路を使用するハンドヘルド製品の市場価値は、かかる製品の消費電力が少なく、従って使用時間が長くなるため高騰している。ハンドヘルド製品は情報を記憶しなければならず、低電圧フラッシュメモリーが情報記憶媒体として選択される。低電圧フラッシュメモリーは、１．６５ボルトのような低い供給電圧を使用する。前の世代のヒューズ回路は高電圧を供給する電圧源を用いている。従って、それらは低電圧集積回路との適合性を欠く。以下に説明するが、本発明の実施例は上記及び他の問題を解消するものである。
【００２２】
図１は、本発明の一実施例によるシステムのブロック図である。集積回路１００であるこの図は、低電圧フラッシュメモリーデバイス１０２の一部を示す。低電圧フラッシュメモリーデバイス１０２は、供給電圧源１０４及びアース１１２を有する。供給電圧源１０４は、約１．６５ボルトの低い電圧と約２．２ボルトの高い電圧とを供給する。電圧のこの範囲は前の世代のフラッシュメモリーデバイスに使用される電圧よりも低い。供給電圧源１０４は、低電圧フラッシュメモリーデバイス１０２の一部である回路に電力を供給する。
【００２３】
低電圧フラッシュメモリーデバイス１０２は、デコーダー１０６を有する。デコーダー１０６は、低電圧フラッシュメモリーデバイス１０２へのアクセスを望む中央処理ユニットのような別の集積回路からアドレス信号を受ける。デコーダー１０６はアドレス信号をアクセス信号に復号するが、このアクセス信号はメモリーセルまたはメモリーセルのグループを選択して所望の情報を読み出すかまたは記憶することができる。
【００２４】
低電圧フラッシュメモリーデバイス１０２はアレイ１１０を有する。このアレイ１１０は複数のメモリーセルを含んでいる。複数のメモリーセルはそれぞれデコーダー１０６により選択することができる。アレイ１１０は通常、メモリーセルを行列状に構成したものである。アレイ１１０の１つのメモリーセルを選択するためには、デコーダーは特定の行及び特定の列を指定する。コンピューターアーキテクチャーにおいて慣用される用語において、行はワード線、列はビット線と呼ばれる。
【００２５】
低電圧フラッシュメモリーデバイス１０２は、冗長回路１０８を有する。冗長回路１０８は、本発明の少なくとも１つの実施例によると、供給電圧源１０４により供給される低い電圧で動作するように設計変更されている。冗長回路１０８は、アレイ１１０の不良メモリー要素を論理的に置換できる冗長メモリー要素を提供する。
【００２６】
図２は、本発明の一実施例による冗長回路のブロック図である。冗長回路２００は、行ヒューズバンク２０８及び列ヒューズバンク２１６の一部を含む。行ヒューズバンク２０８は、アレイの１つの行に沿う不良メモリーセルを論理的に置換する。行ヒューズバンク２０８はヒューズ回路２０４を有する。このヒューズ回路２０４は、アレイの１つの行に沿うメモリーセルを論理的に置換するに必要な構成を与えるヒューズ及び他の素子を含む。ヒューズ回路２０４は、少なくとも本発明の１つの実施例により種々の設計変更を施されている。
【００２７】
行ヒューズバンク２０８はマッチ回路２０６を有する。このマッチ回路２０６は論理デバイスの１つのグループを含む。論理デバイスのこのグループは、協働して行マッチ信号を発生する論理機能をエミュレーションする。この行マッチ信号は、アレイの１つの行に少なくとも１つの不良メモリーセルが含まれるという理由でこの行を置換すべきか否かを反映するものである。
【００２８】
行ヒューズバンク２０８は不能化回路２０２を有する。ヒューズ回路２０４が不良状態にあるヒューズを含む可能性が存在する。不能化回路２０２は、ヒューズ回路２０４の動作に信頼がおけないことを突き止めるとそのヒューズ回路２０４を不能化する。
【００２９】
冗長回路２００は列ヒューズバンク２１６を有する。列ヒューズバンク２１６は行ヒューズバンク２０８の回路と共通の回路より成る。列ヒューズバンク２１６は、アレイの１つの列に沿う不良メモリーセルを論理的に置換する。列ヒューズバンク２１６はヒューズ回路２１２を有する。このヒューズ回路２１２は、アレイの１つの列に沿うメモリーセルの論理的置換に必要な構成を与えるヒューズ及び他の素子を含む。ヒューズ回路２１２は、本発明の少なくとも１つの実施例により種々の設計変更を施されている。
【００３０】
列ヒューズバンク２１６はマッチ回路２１４を有する。マッチ回路２１４は論理デバイスの１つのグループを含む。論理デバイスのこのグループは協働して、列マッチ信号を発生する論理機能をエミュレーションする。この列マッチ信号は、アレイの１つの列に少なくとも１つの不良メモリーセルが含まれるという理由でこの列を置換すべきか否かを反映するものである。
【００３１】
列ヒューズバンク２１６は不能化回路２１０を有する。ヒューズ回路２１２は不良状態のヒューズを含む可能性がある。不能化回路２１０は、ヒューズ回路２１２の動作に信頼がおけないことを突き止めるとそのヒューズ回路を不能化する。
【００３２】
図３は、本発明の一実施例の回路図である。ヒューズ回路３００は転送段３３０を有する。転送段３３０の目的の１つは、ヒューズの状態の別の回路への転送を含む。これは、ヒューズを別の回路から部分的に切り離す作用がある。転送信号Ｓ３０２を受けてノードＡに転送信号Ｓ３０２を与える転送段３３０は、インバーターＩ３０４を含む。インバーターＩ３０４は、転送信号Ｓ３０２を受け、反転転送信号を発生させ、反転転送信号をノードＢへ送る。
【００３３】
転送段３３０は、ゲート、ドレイン及びソースを有するｐチャンネルトランジスタＴ３０６を有する。ｐチャンネルトランジスタＰ３０６のゲートは、ノードＢに接続されている。ｐチャンネルトランジスタＴ３０６のソースは、供給電圧に結合されている。ｐチャンネルトランジスタＴ３０６のドレインは、ノードＣに結合されている。
【００３４】
転送段３３０は、ゲート、ドレイン及びソースを有するｎチャンネルトランジスタＴ３１８を有する。ｎチャンネルトランジスタＴ３１８のゲートは、ノードＢに接続されている。ｎチャンネルＴ３１８のドレインは、ノードＣに接続されている。ｎチャンネルトランジスタＴ３１８のソースは、後述する不揮発性ヒューズ３３４に結合されている。
【００３５】
ヒューズ回路３００はラッチＬ３１２を有する。ラッチの１つの目的は、ラッチが別の指示を受けるまでヒューズの状態を記憶する。１つの実施例において、このラッチＬ３１２は揮発性ラッチである。別の実施例において、ラッチＬ３１２は入力接続部及び出力接続部を有するインバーターＩ３０８を有する。インバーターＩ３１８の入力接続部はノードＤに、出力接続部はノードＣに接続されている。ラッチＬ３１２は、入力接続部及び出力接続部を有するインバーターＩ３１０を有する。インバーターＩ３１０の入力接続部はノードＣに、また出力接続部はノードＤへ接続されている。
【００３６】
ヒューズ回路３００は信号Ｓ３１４を発生し、その信号をノードＤへ与える。この信号Ｓ３１４は、ヒューズ回路３００のヒューズの状態を反映するものである。
【００３７】
ヒューズ回路３００は昇圧段３３６を有する。昇圧段３３６は、所望の時点において供給電圧を所望のレベルへ、そして所定の持続時間の間昇圧する。昇圧段３３６は、入力接続部及び出力接続部を有するインバーターＩ３１６を有する。インバーターＩ３１６の入力接続部は、ノードＡに接続されているため転送信号Ｓ３０２を受ける。インバーターＩ３１６の出力接続部は昇圧信号を与える。
【００３８】
昇圧段３３６は、第１の接続部及び第２の接続部を有するエネルギー貯蔵デバイスＣ３３０を有する。１つの実施例において、このエネルギー貯蔵デバイスＣ３３０は約１０ピコファラッドのキャパシターである。エネルギー貯蔵デバイスＣ３３０の第１の接続部は、インバーターＩ３１６から昇圧信号を受ける。エネルギー貯蔵デバイスＣ３３０の第２の接続部はノードＧに接続されている。
【００３９】
ヒューズ回路３００は、第１、第２及び第３の接続部を有する不揮発性ヒューズ３３４を備えている。不揮発性ヒューズ３３４の第１の接続部はノードＧに接続されている。不揮発性ヒューズ３３４の第２の接続部は、転送段３３０のｎチャンネルトランジスタＴ３１８のソースに接続されている。不揮発性ヒューズ３３４の第３の接続部はアースに接続されている。
【００４０】
第１の実施例において、不揮発性ヒューズ３３４は、ゲート、ドレイン及びソースを有するフラッシュセルＴ３３２である。フラッシュセルＴ３３２のゲートはノードＧに接続されている。フラッシュセルＴ３３２のドレインは、転送段３３０のｎチャンネルトランジスタＴ３１８のソースに接続されている。フラッシュセルＴ３３２のソースはアースに接続されている。１つの実施例において、フラッシュセルのしきい電圧は約２．５ボルトよりも大きく約３．５ボルトよりも小さい。１つの実施例において、フラッシュセルのＴ３３２は、そのフラッシュセルＴ３３２がプログラムされた状態にある時、もしそのセルのゲートのゲート信号が十分に高ければ、そのデータをラッチＬ３１２へ転送しない。別の実施例において、フラッシュセルＴ３３２は、不揮発性ヒューズが消去状態にある時、もしフラッシュセルＴ３３２のゲートのゲート信号が十分に高ければそのデータを転送する。
【００４１】
ヒューズ回路３００は入力段３３８を有する。入力段３３８は、可能化信号Ｓ３２０を受け、その可能化信号Ｓ３２０をインバーターＩ３２２へ送る。インバーターＩ３２２は入力接続部及び出力接続部を有する。インバーターＩ３２２の入力接続部は可能化信号Ｓ３２０を受け、出力接続部はノードＥへゲート信号を送る。
【００４２】
ノードＥに接続されたｎチャンネルトランジスタＴ３２８は、ゲート、ドレイン及びソースを有する。１つの実施例において、ｎチャンネルトランジスタＴ３２８のしきい電圧は１ボルトよりも小さい。ｎチャンネルトランジスタＴ３２８のゲートはノードＦに接続されている。ｎチャンネルトランジスタＴ３２８のドレインはノードＥに接続されている。ｎチャンネルトランジスタＴ３２８のソースはノードＧに接続されえいる。ｎチャンネルトランジスタＴ３２８はドレインにおいてゲート信号を受け、そのｎチャンネルトランジスタがオンになっていればノードＧへゲート信号を与える。
【００４３】
入力段３３８は予充電デバイスＴ３２６を有する。１つの実施例において、この予充電デバイス３２６は、ゲート、ドレイン及びソースを有するｎチャンネルトランジスタである。予充電デバイスＴ３２６のゲートはドレインに接続され、予充電デバイスＴ３２６のドレインは供給電圧源に接続されている。予充電デバイスＴ３２６のソースはノードＦに接続されている。
【００４４】
入力段３３８は、第１の接続部及び第２の接続部を有するエネルギー貯蔵デバイスＣ３２４を含んでいる。１つの実施例のエネルギー貯蔵デバイスＣ３２４は約０．１ピコファラドのキャパシターである。エネルギー貯蔵デバイスＣ３２４の第１の接続部はノードＥに接続され、第２の接続部はノードＦに接続されている。
【００４５】
予充電デバイスＴ３２６は、エネルギー貯蔵デバイスＣ３２４を予め充電する。電流は、供給電圧源から予充電デバイスＴ３２６のドレイン、ソースを流れてノードＦでエネルギー貯蔵デバイスＣ３２４へ流入する。或る特定の量の電荷が予充電デバイスＴ３２６のゲートに分岐されて、そのデバイスをオンにするため、エネルギー貯蔵デバイスＣ３２４に予め充電される電荷は、供給電圧と予充電デバイスＴ３２６のしきい電圧との差と等価である。
【００４６】
エネルギー貯蔵デバイスＣ３２４を予充電する目的は、ｎチャンネルトランジスタＴ３２８が劣化なしにノードＧに信号を送れるようにノードＥに与えられる任意の信号を昇圧することである。例えば、インバーターＩ３２２がノードＥにゲート信号を与えると仮定する。エネルギー貯蔵デバイスＣ３２４が予充電されなければ、ｎチャンネルトランジスタＴ３２８がノードＧへ与えるゲート信号の電圧レベルは、ノードＥに与えられるゲート信号の電圧レベルより低い。電圧レベルの差は、ｎチャンネルトランジスタＴ３２８のしきい電圧にほぼ等しい。
【００４７】
ヒューズ信号３００の動作は、少なくとも３つの相にわたって進行する。第１の相では、電源投入時に転送信号Ｓ３０２及び可能化信号Ｓ３２０が高レベルになる。転送信号Ｓ３０２は高レベルであるため、ノードＡは高レベルである。インバーターＩ３０４は転送信号Ｓ３０２を反転し、ノードＢに低レベルのスイッチング信号を与える。低レベルのスイッチング信号は、ｐチャンネルトランジスタＴ３０６をオンにし、ｎチャンネルトランジスタＴ３１８をオフにする。ｐチャンネルトランジスタＴ３０６がオンになると、ノードＣが供給電圧に切換わり、ノードＣが高レベルとなる。インバーターＩ３１０は、高レベルにあるノードＣの電圧を反転して低レベルの信号Ｓ３１４を与える。
【００４８】
高レベルにあるノードＡを参照して、インバーターＩ３１６はノードＡの電圧を反転し、低レベルの昇圧信号を与える。ノードＥを参照して、インバーターＩ３２２は高レベルにある可能化信号Ｓ３２０を反転し、ノードＥに低レベルのゲート信号を与える。ｎチャンネルトランジスタＴ３２８は、低レベルのゲート信号をノードＧに与える。昇圧信号及びノードＧにおける電圧は共に低レベルであるため、エネルギー貯蔵デバイス３３０は充電されない。さらに、ノードＧの電圧は不揮発性ヒューズ３３４をオンにするには低すぎる。
【００４９】
第２の相において、転送信号Ｓ３０２は高レベルの状態を維持するが、可能化信号Ｓ３２０は低レベルに変化する。転送信号Ｓ３０２が高レベルであるため、転送段及びラッチＬ３１２は上述したのを同じ状態を維持する。従って、ラッチＬ３１２は供給電圧に結合され、引き続き低レベルの信号Ｓ３１４を与える。昇圧信号は低レベルの状態を維持する。
【００５０】
可能化信号Ｓ３２０は低レベルにあるため、インバーターＩ３２２はノードＥに高レベルのゲート信号を与える。エネルギー貯蔵デバイスＣ３２４は、ゲート信号をさらに高い値に昇圧させる。ｎチャンネルトランジスタＴ３２８は、ノードＧに供給電圧とほぼ同じレベルのゲート信号を与える。ゲート信号の電流はエネルギー貯蔵デバイスＣ３３０へ流れるため、時間の経過と共にエネルギー貯蔵デバイスＣ３３０が供給電圧レベルにほぼ等しいゲート信号のレベルに充電される。この時点におけるノードＧのゲート信号の電圧は、依然として不揮発性ヒューズ３３４をオンにするには不十分である。
【００５１】
第３の相では、転送信号Ｓ３０２は低レベルに変化し、可能化信号Ｓ３２０は低レベルを維持する。転送信号Ｓ３０２はノードＡにおいて低レベルで与えられる。インバーターＩ３０４はこの転送信号Ｓ３０２を反転し、ノードＢに高レベルのスイッチング信号を与える。高レベルのスイッチング信号は、ｐチャンネルトランジスタＴ３０６をオフにし、ｎチャンネルトランジスタＴ３１８をオンにする。ｐチャンネルトランジスタがオフになるため、ノードＣが供給電圧から切換る。ｎチャンネルトランジスタＴ３１８がオンになるため、ノードＣが不揮発性ヒューズ３３４へ切換る。
【００５２】
ノードＡを参照して、インバーターＩ３１６は、高レベルの転送信号を受けて、エネルギー貯蔵デバイスＣ３３０へ高レベルの昇圧信号を与える。エネルギー貯蔵デバイスＣ３３０は既に高レベルに充電された状態にあることを想起されたい。高レベルの昇圧信号の存在により、エネルギー貯蔵デバイスＣ３３０に蓄えられる電荷の量はさらに高いレベルに増加する。増加する電荷の量は、ノードＧにおけるゲート信号の２倍と等価である。ゲート信号のこのレベルは、不揮発性ヒューズ３３４のしきい電圧より大きく、不揮発性ヒューズ３３４をオンにするに十分である。１つの実施例において、不揮発性ヒューズ３３４のしきい電圧は約２．５ボルトよりも大きく、約３．５ボルトよりも小さい。
【００５３】
ノードＧにおける昇圧されたゲート信号は、時間の経過と共に減衰する。エネルギー貯蔵デバイスＣ３３０に蓄えられた電荷は、ｎチャンネルトランジスタＴ３２８のソースを介してｎチャンネルトランジスタＴ３２８の基板へ流入する。しかしながら、ゲート信号は十分な持続時間の間昇圧された状態にあるため、不揮発性ヒューズ３３４は選択的にそのデータをラッチＬ３１２へ転送する。
【００５４】
不揮発性ヒューズ３３４がフラッシュセルである実施例において、不揮発性ヒューズ３３４は、消去状態にあればノードＣをアースレベルに引き下げる。ノードＣの電圧が低レベルになると、インバーターＩ３１０は高レベルの信号Ｓ３１４を与える。不揮発性ヒューズ３３４がプログラム状態にあれば、昇圧されたゲート信号は不揮発性ヒューズ３３４をオンにするには依然として不十分である。従って、ノードＣは供給電圧またはアースに結合されない。しかしながら、ラッチＬ３１２は高レベルであったノードＣの前の電圧レベルを記憶しており、引き続き低レベルの信号Ｓ３１４を発生する。
【００５５】
図４Ａ−４Ｅは、本発明の一実施例のタイミング図である。これらのタイミング図は、上述したヒューズ回路３００の種々の信号、ノード及びコンポーネントの電圧を反映するものである。各タイミング図の横軸は時間を表す。横軸の目盛り（大及び小）の間隔は２５ナノ秒である。各タイミング図の縦軸は電圧を表す。縦軸の目盛りの間隔は５００ミリボルトである。横軸及び縦軸に用いる単位及び増分は例示的なものに過ぎず、本発明の実施例を限定すると解釈すべきでない。タイミング図の波形の変化も例示的に過ぎず、本発明の実施例を限定すると解釈すべきでない。
【００５６】
上述した種々の実施例において、昇圧段はゲート信号を不揮発性ヒューズ３３４をオンにするレベルへ昇圧するために使用される。別の実施例では、昇圧段はゲート信号を昇圧する他の信号により置換されており、その信号は例えば電荷ポンプ回路から得られる。
【００５７】
図４Ａは、転送信号Ｓ３０２のタイミング図である。０ナノ秒（電源投入時）で、転送信号Ｓ３０２は高レベルにある。転送信号Ｓ３０２は高レベルを持続し、３００ナノ秒経過時に低レベルに変化する。転送信号Ｓ３２０はその後、低レベル状態を維持する。
【００５８】
図４Ｂは、可能化信号Ｓ３２０のタイミング図である。可能化信号Ｓ３２０は０ナノ秒（電源投入時）で最初は高レベルにある。可能化信号Ｓ３２０は高レベルを持続し、１００ナノ秒経過時に低レベルになる。可能化信号Ｓ３２０はその後、低レベルを維持する。
【００５９】
図４Ｃは、ノードＧにおけるゲート信号のタイミング図である。ゲート信号は、エネルギー貯蔵デバイスＣ３３０が未充電状態であるため、０ナノ秒から１００ナノ秒まで低レベルである。可能化信号Ｓ３２０が１００ナノ秒で低レベルになると、ノードＧのゲート信号は、エネルギー貯蔵デバイスＣ３３０の充電により上昇を開始する。ゲート信号は、３００ナノ秒で或る特定の電圧レベルに到達するまで連続して上昇する。また、３００ナノ秒において、転送信号Ｓ３０２が低電圧レベルに低下すると、その代わりに、ゲート信号が高電圧レベルに昇圧される。その後、ゲート信号は高電圧レベルを維持する。
【００６０】
図４Ｄは、ノードＣにおける電圧レベルのタイミング図である。０ナノ秒（電源投入時）において、ノードＣの電圧レベルは上述したように供給電圧に引き上げられる。転送信号Ｓ３０２が約３００ナノ秒で低レベルに変化すると、ノードＣの電圧レベルは、不揮発性ヒューズ３３４がオンであればアースに切換る。従って、ノードＣにおける電圧は低レベルである。
【００６１】
図４Ｅは、ノードＤにおける電圧レベルのタイミング図である。このタイミング図は信号Ｓ３１４の電圧レベルを反映する。図４Ｅのタイミング図の波形は、インバーターＩ３１０により図４Ｄのタイミング図の波形を反転したものである。従って、０ナノ秒から３００ナノ秒まで、信号Ｓ３１４の電圧レベルは低レベルである。その後、信号Ｓ３１４の電圧レベルは高レベルにある。
【００６２】
図５は、本発明の一実施例のブロック図である。無線装置５００は、ディスプレイ５０２、アンテナ５０４、プロセッサー５０６及び低電圧フラッシュメモリーデバイス５０８を有する。ディスプレイ５０２は、ユーザーが無線装置５００を制御するためにナビゲーション可能なユーザーインターフェイスを提供する。プロセッサー５０６は、ユーザーまたは遠隔のサーバー（図示せず）からのデータ及び制御信号を処理する。低電圧フラッシュメモリーデバイス５０８は、データ及び制御信号を記憶する記憶手段を提供する。１つの実施例において、低電圧フラッシュメモリーデバイス５０８は、上述したような本発明の少なくとも１つの実施例を含む。無線装置５００は、デジタルカメラ、録音機、パーソナルデジタルアシスタント及びテスト装置を包含する。低電圧フラッシュメモリーデバイス５０８は、ファームウェア、フォント、フォーム、データ、ファックス、デジタルオーディオクリップ、デジタル画像などの記憶に使用される。
【００６３】
結 論
フラッシュメモリーデバイスのような集積回路のヒューズ回路を増補するシステム、装置及び方法について述べた。本発明の実施例のヒューズ回路の１つの利点は、ヒューズが不揮発性トランジスタより成ることである。集積回路は通常、既に何百万個のトランジスタより成るように製造されているため、これにより集積回路の製造コストが減少する。本発明の実施例の別の利点は、ヒューズとラッチは集積化されず、ヒューズとラッチは所望の持続時間の間互いに結合されるためヒューズがその状態をラッチに転送できることである。その後、ラッチはヒューズの状態を記憶し出力する。
【００６４】
特定の実施例を図示説明したが、当業者は、それらを同一目的を達成するように設計された構成により置換できることが分かるであろう。本願は、本発明の全ての変形例または設計変更を包含するものと意図されている。上記説明は例示的なものであって、限定的なものでないことを理解されたい。上記実施例及び他の実施例の組み合わせは、上記説明を読めば当業者にとって明らかであろう。本発明の範囲は、上記の構成または製造方法を使用する他の任意の例を包含するものである。従って、本発明の範囲は、頭書の特許請求の範囲を参照してかかる請求の範囲の均等物の全範囲と共に決定すべきものである。
【図面の簡単な説明】
【図１】 図１は、本発明の一実施例のブロック図である。
【図２】 図２は、本発明の一実施例のブロック図である。
【図３】 図３は、本発明の一実施例の回路図である。
【図４Ａ】 図４Ａは、本発明の一実施例のタイミング図である。
【図４Ｂ】 図４Ｂは、本発明の一実施例のタイミング図である。
【図４Ｃ】 図４Ｃは、本発明の一実施例のタイミング図である。
【図４Ｄ】 図４Ｄは、本発明の一実施例のタイミング図である。
【図４Ｅ】 図４Ｅは、本発明の一実施例のタイミング図である。
【図５】 図５は、一実施例のブロック図である。
本発明は、一般的に半導体集積回路に関し、さらに詳細には低電圧フラッシュメモリーデバイスの冗長回路に用いるヒューズ回路及びその増補方法に関する。
【０００２】
【背景】
メモリーデバイスは、所望の時に情報を記憶したり読み出したりできる集積回路である。メモリーデバイスは複数のメモリーセルより成る。各メモリーセルは１ビットのデータを記憶する。１ビットのデータは一見それほど重要でないように思えるが、銀行口座の金額のような記憶情報が正確か否かを決定するものである。
【０００３】
メモリーセルは、製造方法に問題があるか時間の経過による劣化に起因して不良となることがある。欠陥が生じると、メモリーデバイスは非作動状態または動作に信頼のおけない状態となる。半導体業界は、不良メモリーセルを含むメモリーデバイスを除棄せずに救済する種々の技術の開発に向かっている。
【０００４】
かかる方法の１つとして冗長回路を用いるものがある。冗長回路は、メモリーデバイスの不良メモリーセルを置換できる欠陥のない多数のメモリーセルを含む。冗長回路は、不良メモリーセルを物理的に代替するのではなくて論理的に置換するものである。冗長回路は、不良メモリーセルの存否をチェックし、不良メモリーセルを回避するようメモリーデバイスを構成して、不良メモリーセルから欠陥のないメモリーセルへメモリーアクセスが行われるようにする。
【０００５】
この構成には、それをサポートするように切断可能なヒューズを含むヒューズ回路を使用する。前の世代のヒューズ回路は、１．６５ボルトのような低い供給電圧を有する現代のメモリーデバイスとの適合性を欠く。ある特定の前世代のヒューズ回路はまた、ヒューズ及びラッチを密に集積化したものである。このような集積化により柔軟性が不足するが、これは望ましくない。
【０００６】
従って、フラッシュメモリーデバイスのような低電圧集積回路のヒューズ回路構成を改良する装置及び方法が必要とされる。
【０００７】
【発明の概要】
ヒューズ回路に関する上記及び他の問題は本発明により解消されるが、それらは以下の説明を読めば理解されるであろう。以下に述べる利点を備えた装置及び方法を以下において説明する。
【０００８】
１つの実施例では、ヒューズ回路が提供される。このヒューズ回路は、ゲート信号を与える入力段と、昇圧信号を発生する昇圧段と、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズとより成り、昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズの第１の接続部に接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、転送信号に応答して昇圧段がゲート信号を昇圧すると、不揮発性ヒューズのデータが選択的に転送されることを特徴とする。
【０００９】
別の実施例では、ヒューズ回路が提供される。このヒューズ回路は、ゲート信号を与える入力段と、転送信号を受けて昇圧信号を発生する昇圧段と、前記転送信号を受ける転送段と、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズとより成り、昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズの第１の接続部に接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、転送信号に応答して昇圧段がゲート信号を昇圧すると、転送段が不揮発性ヒューズのデータを選択的に転送することを特徴とする。
【００１０】
別の実施例では、ヒューズ回路が提供される。このヒューズ回路は、ゲート信号を与える入力段と、転送信号を受けて昇圧信号を発生する昇圧段と、前記転送信号を受ける転送段と、入力段及び昇圧段に結合されたゲート、転送段に結合されたドレイン及びアースに結合されたソースを有するフラッシュセルを含む不揮発性ヒューズと、転送段により転送される不揮発性ヒューズのデータを受けるラッチとより成り、昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズのゲートに接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、転送信号に応答して昇圧段がゲート信号を昇圧すると、転送段が不揮発性ヒューズのデータをラッチへ選択的に転送することを特徴とする。
【００１１】
別の実施例では、低電圧集積回路のヒューズ回路を増補する方法が提供される。この増補方法は、入力段によりゲート信号を発生させ、転送信号を受ける第１の接続部と、ゲート信号を受ける第２の接続部とを有する昇圧段のエネルギー貯蔵デバイスにより該転送信号に応答してエネルギーを蓄え、エネルギー貯蔵デバイスによりゲート信号に応答して該ゲート信号を昇圧し、エネルギー貯蔵デバイスの第２の接続部に接続され、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズによりゲート信号及び転送信号に応答して選択的に不揮発性ヒューズのデータを転送するステップより成り、ゲート信号が昇圧されると、不揮発性ヒューズのデータが選択的に転送されることを特徴とする。
【００１２】
本発明の上記及び他の実施例、特徴、利点及び特性は、一部は下記の説明から、また本発明の下記の説明及び添付図面を参照するか本発明を実施することにより当業者にとって明らかになるであろう。本発明の種々の局面、利点及び特徴は、頭書の特許請求の範囲に特に詳細に記載された装置、手順及びそれらの組み合わせにより実現される。
【００１３】
【実施例の詳細な説明】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。図面において、同一の参照番号は幾つかの図を通して実質的に同じコンポーネントを指すものである。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく構造的、論理的及び電気的な変形又は設計変更を行うことができることを理解されたい。
【００１４】
本願明細書に記載するトランジスタは、バイポーラ−ジャンクション技術（ＢＪＴ）、電界効果技術（ＦＥＴ）または相補金属酸化物半導体（ＣＭＯＳ）技術によるトランジスタを含む。金属酸化物半導体（ＭＯＳ）トランジスタは、ゲート、第１のノード（ドレイン）及び第２のノード（ソース）を有する。ＭＯＳは通常、対称的なデバイスであるため、ソース及びドレインの真の命名は端子に電圧を印加して初めて可能となる。従って、ソース及びドレインの名称は最も広い意味に解釈すべきである。
【００１５】
本明細書中の用語「高」及び「低」は、供給電圧であるＶｃｃ及びアースのそれぞれを言及するものである。用語「外部電源」は供給電圧Ｖｃｃのことである。１つの実施例において、供給電圧は特に断らない限り、１．６５乃至２．２２ボルトの電圧を供給する。
【００１６】
本願明細書中の用語「エネルギー貯蔵デバイス」は、電荷を貯蔵可能な任意のデバイスを含む。用語「エネルギー貯蔵デバイス」はキャパシターを含む。本願明細書に述べるキャパシターは、任意の製造方法により集積回路上に形成される任意のキャパシターである。しかしながら、本願明細書に述べるエネルギー貯蔵デバイスは、ｎチャンネルトランジスタまたはｐチャンネルトランジスタの何れかで形成可能であるが、トランジスタのソース及びドレインは一緒に結合されて一方の導電性プレートを形成し、ゲートはもう一方の導電性プレートを形成し、酸化物層は誘電体を形成する。
【００１７】
本願明細書中の用語「予充電デバイス」は、エネルギー貯蔵デバイスを含むシステムがオフ状態にある間エネルギー貯蔵デバイスが所定レベルの電荷を維持するように電荷を供給できる任意のデバイスを含む。かくして、予充電を行う理由は、ある回路を高電圧信号を与えるように可能化するためにはエネルギー貯蔵デバイスが多量の電荷を貯蔵しなければならないからである。予充電しなければ、エネルギー貯蔵デバイスを充電するためにはシステムが一旦オンになった後で長い時間が必要となり望ましくない。本願明細書に述べる予充電デバイスは２乗デバイスでありうる。本願明細書に述べる予充電デバイスは、任意の製造方法により集積回路上に形成される任意のトランジスタでよい。しかしながら、この予充電デバイスは、ドレインとゲートが一緒に接続され、ドレインが外部電源に接続されたｎチャンネルトランジスタとして製造可能である。
【００１８】
本願明細書中の用語「充電デバイス」は、エネルギー貯蔵デバイスを外部電源のレベルまで充電可能な任意のデバイスを含む。充電デバイスの目的は、予充電プロセスにより生じる任意のレベル劣化を補償するためにエネルギー貯蔵デバイスを充電することである。本願明細書に述べる充電デバイスは、任意の製造方法により集積回路上に形成される任意のトランジスタでよい。しかしながら、この充電デバイスはｎチャンネルトランジスタとして製造することができる。このトランジスタは、ドレインを外部電源に接続したものとして構成可能である。
【００１９】
本発明の実施例は、冗長回路に用いるヒューズ回路に焦点を当てている。本発明の実施例のヒューズ回路は、ヒューズとしてメモリーセルを使用する。これは、メモリーセルは基本的に、制御可能なトランジスタであるため有利である。ヒューズの状態を設定または設定解除するためにヒューズとしてメモリーセルを制御できるというこの能力は、伝統的なヒューズにはない。伝統的なヒューズは、切断または溶断によるなどして設定されると、その状態を逆転することは不可能である。
【００２０】
さらに、メモリーセルはトリミング素子として使用可能である。トリミング素子は、フラッシュメモリーデバイスのような集積回路の構成を精密に調整する。再び、集積回路の精密調整プロセスは、トリミング素子としてメモリーセルを用いると元に戻すことができる。
【００２１】
フラッシュメモリーデバイスのような集積回路は、最初にパソコンに内臓され、携帯電話のようなハンドヘルド装置へ使用されるように進歩している。フラッシュメモリーデバイスのような低電圧集積回路を使用するハンドヘルド製品の市場価値は、かかる製品の消費電力が少なく、従って使用時間が長くなるため高騰している。ハンドヘルド製品は情報を記憶しなければならず、低電圧フラッシュメモリーが情報記憶媒体として選択される。低電圧フラッシュメモリーは、１．６５ボルトのような低い供給電圧を使用する。前の世代のヒューズ回路は高電圧を供給する電圧源を用いている。従って、それらは低電圧集積回路との適合性を欠く。以下に説明するが、本発明の実施例は上記及び他の問題を解消するものである。
【００２２】
図１は、本発明の一実施例によるシステムのブロック図である。集積回路１００であるこの図は、低電圧フラッシュメモリーデバイス１０２の一部を示す。低電圧フラッシュメモリーデバイス１０２は、供給電圧源１０４及びアース１１２を有する。供給電圧源１０４は、約１．６５ボルトの低い電圧と約２．２ボルトの高い電圧とを供給する。電圧のこの範囲は前の世代のフラッシュメモリーデバイスに使用される電圧よりも低い。供給電圧源１０４は、低電圧フラッシュメモリーデバイス１０２の一部である回路に電力を供給する。
【００２３】
低電圧フラッシュメモリーデバイス１０２は、デコーダー１０６を有する。デコーダー１０６は、低電圧フラッシュメモリーデバイス１０２へのアクセスを望む中央処理ユニットのような別の集積回路からアドレス信号を受ける。デコーダー１０６はアドレス信号をアクセス信号に復号するが、このアクセス信号はメモリーセルまたはメモリーセルのグループを選択して所望の情報を読み出すかまたは記憶することができる。
【００２４】
低電圧フラッシュメモリーデバイス１０２はアレイ１１０を有する。このアレイ１１０は複数のメモリーセルを含んでいる。複数のメモリーセルはそれぞれデコーダー１０６により選択することができる。アレイ１１０は通常、メモリーセルを行列状に構成したものである。アレイ１１０の１つのメモリーセルを選択するためには、デコーダーは特定の行及び特定の列を指定する。コンピューターアーキテクチャーにおいて慣用される用語において、行はワード線、列はビット線と呼ばれる。
【００２５】
低電圧フラッシュメモリーデバイス１０２は、冗長回路１０８を有する。冗長回路１０８は、本発明の少なくとも１つの実施例によると、供給電圧源１０４により供給される低い電圧で動作するように設計変更されている。冗長回路１０８は、アレイ１１０の不良メモリー要素を論理的に置換できる冗長メモリー要素を提供する。
【００２６】
図２は、本発明の一実施例による冗長回路のブロック図である。冗長回路２００は、行ヒューズバンク２０８及び列ヒューズバンク２１６の一部を含む。行ヒューズバンク２０８は、アレイの１つの行に沿う不良メモリーセルを論理的に置換する。行ヒューズバンク２０８はヒューズ回路２０４を有する。このヒューズ回路２０４は、アレイの１つの行に沿うメモリーセルを論理的に置換するに必要な構成を与えるヒューズ及び他の素子を含む。ヒューズ回路２０４は、少なくとも本発明の１つの実施例により種々の設計変更を施されている。
【００２７】
行ヒューズバンク２０８はマッチ回路２０６を有する。このマッチ回路２０６は論理デバイスの１つのグループを含む。論理デバイスのこのグループは、協働して行マッチ信号を発生する論理機能をエミュレーションする。この行マッチ信号は、アレイの１つの行に少なくとも１つの不良メモリーセルが含まれるという理由でこの行を置換すべきか否かを反映するものである。
【００２８】
行ヒューズバンク２０８は不能化回路２０２を有する。ヒューズ回路２０４が不良状態にあるヒューズを含む可能性が存在する。不能化回路２０２は、ヒューズ回路２０４の動作に信頼がおけないことを突き止めるとそのヒューズ回路２０４を不能化する。
【００２９】
冗長回路２００は列ヒューズバンク２１６を有する。列ヒューズバンク２１６は行ヒューズバンク２０８の回路と共通の回路より成る。列ヒューズバンク２１６は、アレイの１つの列に沿う不良メモリーセルを論理的に置換する。列ヒューズバンク２１６はヒューズ回路２１２を有する。このヒューズ回路２１２は、アレイの１つの列に沿うメモリーセルの論理的置換に必要な構成を与えるヒューズ及び他の素子を含む。ヒューズ回路２１２は、本発明の少なくとも１つの実施例により種々の設計変更を施されている。
【００３０】
列ヒューズバンク２１６はマッチ回路２１４を有する。マッチ回路２１４は論理デバイスの１つのグループを含む。論理デバイスのこのグループは協働して、列マッチ信号を発生する論理機能をエミュレーションする。この列マッチ信号は、アレイの１つの列に少なくとも１つの不良メモリーセルが含まれるという理由でこの列を置換すべきか否かを反映するものである。
【００３１】
列ヒューズバンク２１６は不能化回路２１０を有する。ヒューズ回路２１２は不良状態のヒューズを含む可能性がある。不能化回路２１０は、ヒューズ回路２１２の動作に信頼がおけないことを突き止めるとそのヒューズ回路を不能化する。
【００３２】
図３は、本発明の一実施例の回路図である。ヒューズ回路３００は転送段３３０を有する。転送段３３０の目的の１つは、ヒューズの状態の別の回路への転送を含む。これは、ヒューズを別の回路から部分的に切り離す作用がある。転送信号Ｓ３０２を受けてノードＡに転送信号Ｓ３０２を与える転送段３３０は、インバーターＩ３０４を含む。インバーターＩ３０４は、転送信号Ｓ３０２を受け、反転転送信号を発生させ、反転転送信号をノードＢへ送る。
【００３３】
転送段３３０は、ゲート、ドレイン及びソースを有するｐチャンネルトランジスタＴ３０６を有する。ｐチャンネルトランジスタＰ３０６のゲートは、ノードＢに接続されている。ｐチャンネルトランジスタＴ３０６のソースは、供給電圧に結合されている。ｐチャンネルトランジスタＴ３０６のドレインは、ノードＣに結合されている。
【００３４】
転送段３３０は、ゲート、ドレイン及びソースを有するｎチャンネルトランジスタＴ３１８を有する。ｎチャンネルトランジスタＴ３１８のゲートは、ノードＢに接続されている。ｎチャンネルＴ３１８のドレインは、ノードＣに接続されている。ｎチャンネルトランジスタＴ３１８のソースは、後述する不揮発性ヒューズ３３４に結合されている。
【００３５】
ヒューズ回路３００はラッチＬ３１２を有する。ラッチの１つの目的は、ラッチが別の指示を受けるまでヒューズの状態を記憶する。１つの実施例において、このラッチＬ３１２は揮発性ラッチである。別の実施例において、ラッチＬ３１２は入力接続部及び出力接続部を有するインバーターＩ３０８を有する。インバーターＩ３１８の入力接続部はノードＤに、出力接続部はノードＣに接続されている。ラッチＬ３１２は、入力接続部及び出力接続部を有するインバーターＩ３１０を有する。インバーターＩ３１０の入力接続部はノードＣに、また出力接続部はノードＤへ接続されている。
【００３６】
ヒューズ回路３００は信号Ｓ３１４を発生し、その信号をノードＤへ与える。この信号Ｓ３１４は、ヒューズ回路３００のヒューズの状態を反映するものである。
【００３７】
ヒューズ回路３００は昇圧段３３６を有する。昇圧段３３６は、所望の時点において供給電圧を所望のレベルへ、そして所定の持続時間の間昇圧する。昇圧段３３６は、入力接続部及び出力接続部を有するインバーターＩ３１６を有する。インバーターＩ３１６の入力接続部は、ノードＡに接続されているため転送信号Ｓ３０２を受ける。インバーターＩ３１６の出力接続部は昇圧信号を与える。
【００３８】
昇圧段３３６は、第１の接続部及び第２の接続部を有するエネルギー貯蔵デバイスＣ３３０を有する。１つの実施例において、このエネルギー貯蔵デバイスＣ３３０は約１０ピコファラッドのキャパシターである。エネルギー貯蔵デバイスＣ３３０の第１の接続部は、インバーターＩ３１６から昇圧信号を受ける。エネルギー貯蔵デバイスＣ３３０の第２の接続部はノードＧに接続されている。
【００３９】
ヒューズ回路３００は、第１、第２及び第３の接続部を有する不揮発性ヒューズ３３４を備えている。不揮発性ヒューズ３３４の第１の接続部はノードＧに接続されている。不揮発性ヒューズ３３４の第２の接続部は、転送段３３０のｎチャンネルトランジスタＴ３１８のソースに接続されている。不揮発性ヒューズ３３４の第３の接続部はアースに接続されている。
【００４０】
第１の実施例において、不揮発性ヒューズ３３４は、ゲート、ドレイン及びソースを有するフラッシュセルＴ３３２である。フラッシュセルＴ３３２のゲートはノードＧに接続されている。フラッシュセルＴ３３２のドレインは、転送段３３０のｎチャンネルトランジスタＴ３１８のソースに接続されている。フラッシュセルＴ３３２のソースはアースに接続されている。１つの実施例において、フラッシュセルのしきい電圧は約２．５ボルトよりも大きく約３．５ボルトよりも小さい。１つの実施例において、フラッシュセルのＴ３３２は、そのフラッシュセルＴ３３２がプログラムされた状態にある時、もしそのセルのゲートのゲート信号が十分に高ければ、そのデータをラッチＬ３１２へ転送しない。別の実施例において、フラッシュセルＴ３３２は、不揮発性ヒューズが消去状態にある時、もしフラッシュセルＴ３３２のゲートのゲート信号が十分に高ければそのデータを転送する。
【００４１】
ヒューズ回路３００は入力段３３８を有する。入力段３３８は、可能化信号Ｓ３２０を受け、その可能化信号Ｓ３２０をインバーターＩ３２２へ送る。インバーターＩ３２２は入力接続部及び出力接続部を有する。インバーターＩ３２２の入力接続部は可能化信号Ｓ３２０を受け、出力接続部はノードＥへゲート信号を送る。
【００４２】
ノードＥに接続されたｎチャンネルトランジスタＴ３２８は、ゲート、ドレイン及びソースを有する。１つの実施例において、ｎチャンネルトランジスタＴ３２８のしきい電圧は１ボルトよりも小さい。ｎチャンネルトランジスタＴ３２８のゲートはノードＦに接続されている。ｎチャンネルトランジスタＴ３２８のドレインはノードＥに接続されている。ｎチャンネルトランジスタＴ３２８のソースはノードＧに接続されえいる。ｎチャンネルトランジスタＴ３２８はドレインにおいてゲート信号を受け、そのｎチャンネルトランジスタがオンになっていればノードＧへゲート信号を与える。
【００４３】
入力段３３８は予充電デバイスＴ３２６を有する。１つの実施例において、この予充電デバイス３２６は、ゲート、ドレイン及びソースを有するｎチャンネルトランジスタである。予充電デバイスＴ３２６のゲートはドレインに接続され、予充電デバイスＴ３２６のドレインは供給電圧源に接続されている。予充電デバイスＴ３２６のソースはノードＦに接続されている。
【００４４】
入力段３３８は、第１の接続部及び第２の接続部を有するエネルギー貯蔵デバイスＣ３２４を含んでいる。１つの実施例のエネルギー貯蔵デバイスＣ３２４は約０．１ピコファラドのキャパシターである。エネルギー貯蔵デバイスＣ３２４の第１の接続部はノードＥに接続され、第２の接続部はノードＦに接続されている。
【００４５】
予充電デバイスＴ３２６は、エネルギー貯蔵デバイスＣ３２４を予め充電する。電流は、供給電圧源から予充電デバイスＴ３２６のドレイン、ソースを流れてノードＦでエネルギー貯蔵デバイスＣ３２４へ流入する。或る特定の量の電荷が予充電デバイスＴ３２６のゲートに分岐されて、そのデバイスをオンにするため、エネルギー貯蔵デバイスＣ３２４に予め充電される電荷は、供給電圧と予充電デバイスＴ３２６のしきい電圧との差と等価である。
【００４６】
エネルギー貯蔵デバイスＣ３２４を予充電する目的は、ｎチャンネルトランジスタＴ３２８が劣化なしにノードＧに信号を送れるようにノードＥに与えられる任意の信号を昇圧することである。例えば、インバーターＩ３２２がノードＥにゲート信号を与えると仮定する。エネルギー貯蔵デバイスＣ３２４が予充電されなければ、ｎチャンネルトランジスタＴ３２８がノードＧへ与えるゲート信号の電圧レベルは、ノードＥに与えられるゲート信号の電圧レベルより低い。電圧レベルの差は、ｎチャンネルトランジスタＴ３２８のしきい電圧にほぼ等しい。
【００４７】
ヒューズ信号３００の動作は、少なくとも３つの相にわたって進行する。第１の相では、電源投入時に転送信号Ｓ３０２及び可能化信号Ｓ３２０が高レベルになる。転送信号Ｓ３０２は高レベルであるため、ノードＡは高レベルである。インバーターＩ３０４は転送信号Ｓ３０２を反転し、ノードＢに低レベルのスイッチング信号を与える。低レベルのスイッチング信号は、ｐチャンネルトランジスタＴ３０６をオンにし、ｎチャンネルトランジスタＴ３１８をオフにする。ｐチャンネルトランジスタＴ３０６がオンになると、ノードＣが供給電圧に切換わり、ノードＣが高レベルとなる。インバーターＩ３１０は、高レベルにあるノードＣの電圧を反転して低レベルの信号Ｓ３１４を与える。
【００４８】
高レベルにあるノードＡを参照して、インバーターＩ３１６はノードＡの電圧を反転し、低レベルの昇圧信号を与える。ノードＥを参照して、インバーターＩ３２２は高レベルにある可能化信号Ｓ３２０を反転し、ノードＥに低レベルのゲート信号を与える。ｎチャンネルトランジスタＴ３２８は、低レベルのゲート信号をノードＧに与える。昇圧信号及びノードＧにおける電圧は共に低レベルであるため、エネルギー貯蔵デバイス３３０は充電されない。さらに、ノードＧの電圧は不揮発性ヒューズ３３４をオンにするには低すぎる。
【００４９】
第２の相において、転送信号Ｓ３０２は高レベルの状態を維持するが、可能化信号Ｓ３２０は低レベルに変化する。転送信号Ｓ３０２が高レベルであるため、転送段及びラッチＬ３１２は上述したのを同じ状態を維持する。従って、ラッチＬ３１２は供給電圧に結合され、引き続き低レベルの信号Ｓ３１４を与える。昇圧信号は低レベルの状態を維持する。
【００５０】
可能化信号Ｓ３２０は低レベルにあるため、インバーターＩ３２２はノードＥに高レベルのゲート信号を与える。エネルギー貯蔵デバイスＣ３２４は、ゲート信号をさらに高い値に昇圧させる。ｎチャンネルトランジスタＴ３２８は、ノードＧに供給電圧とほぼ同じレベルのゲート信号を与える。ゲート信号の電流はエネルギー貯蔵デバイスＣ３３０へ流れるため、時間の経過と共にエネルギー貯蔵デバイスＣ３３０が供給電圧レベルにほぼ等しいゲート信号のレベルに充電される。この時点におけるノードＧのゲート信号の電圧は、依然として不揮発性ヒューズ３３４をオンにするには不十分である。
【００５１】
第３の相では、転送信号Ｓ３０２は低レベルに変化し、可能化信号Ｓ３２０は低レベルを維持する。転送信号Ｓ３０２はノードＡにおいて低レベルで与えられる。インバーターＩ３０４はこの転送信号Ｓ３０２を反転し、ノードＢに高レベルのスイッチング信号を与える。高レベルのスイッチング信号は、ｐチャンネルトランジスタＴ３０６をオフにし、ｎチャンネルトランジスタＴ３１８をオンにする。ｐチャンネルトランジスタがオフになるため、ノードＣが供給電圧から切換る。ｎチャンネルトランジスタＴ３１８がオンになるため、ノードＣが不揮発性ヒューズ３３４へ切換る。
【００５２】
ノードＡを参照して、インバーターＩ３１６は、高レベルの転送信号を受けて、エネルギー貯蔵デバイスＣ３３０へ高レベルの昇圧信号を与える。エネルギー貯蔵デバイスＣ３３０は既に高レベルに充電された状態にあることを想起されたい。高レベルの昇圧信号の存在により、エネルギー貯蔵デバイスＣ３３０に蓄えられる電荷の量はさらに高いレベルに増加する。増加する電荷の量は、ノードＧにおけるゲート信号の２倍と等価である。ゲート信号のこのレベルは、不揮発性ヒューズ３３４のしきい電圧より大きく、不揮発性ヒューズ３３４をオンにするに十分である。１つの実施例において、不揮発性ヒューズ３３４のしきい電圧は約２．５ボルトよりも大きく、約３．５ボルトよりも小さい。
【００５３】
ノードＧにおける昇圧されたゲート信号は、時間の経過と共に減衰する。エネルギー貯蔵デバイスＣ３３０に蓄えられた電荷は、ｎチャンネルトランジスタＴ３２８のソースを介してｎチャンネルトランジスタＴ３２８の基板へ流入する。しかしながら、ゲート信号は十分な持続時間の間昇圧された状態にあるため、不揮発性ヒューズ３３４は選択的にそのデータをラッチＬ３１２へ転送する。
【００５４】
不揮発性ヒューズ３３４がフラッシュセルである実施例において、不揮発性ヒューズ３３４は、消去状態にあればノードＣをアースレベルに引き下げる。ノードＣの電圧が低レベルになると、インバーターＩ３１０は高レベルの信号Ｓ３１４を与える。不揮発性ヒューズ３３４がプログラム状態にあれば、昇圧されたゲート信号は不揮発性ヒューズ３３４をオンにするには依然として不十分である。従って、ノードＣは供給電圧またはアースに結合されない。しかしながら、ラッチＬ３１２は高レベルであったノードＣの前の電圧レベルを記憶しており、引き続き低レベルの信号Ｓ３１４を発生する。
【００５５】
図４Ａ−４Ｅは、本発明の一実施例のタイミング図である。これらのタイミング図は、上述したヒューズ回路３００の種々の信号、ノード及びコンポーネントの電圧を反映するものである。各タイミング図の横軸は時間を表す。横軸の目盛り（大及び小）の間隔は２５ナノ秒である。各タイミング図の縦軸は電圧を表す。縦軸の目盛りの間隔は５００ミリボルトである。横軸及び縦軸に用いる単位及び増分は例示的なものに過ぎず、本発明の実施例を限定すると解釈すべきでない。タイミング図の波形の変化も例示的に過ぎず、本発明の実施例を限定すると解釈すべきでない。
【００５６】
上述した種々の実施例において、昇圧段はゲート信号を不揮発性ヒューズ３３４をオンにするレベルへ昇圧するために使用される。別の実施例では、昇圧段はゲート信号を昇圧する他の信号により置換されており、その信号は例えば電荷ポンプ回路から得られる。
【００５７】
図４Ａは、転送信号Ｓ３０２のタイミング図である。０ナノ秒（電源投入時）で、転送信号Ｓ３０２は高レベルにある。転送信号Ｓ３０２は高レベルを持続し、３００ナノ秒経過時に低レベルに変化する。転送信号Ｓ３２０はその後、低レベル状態を維持する。
【００５８】
図４Ｂは、可能化信号Ｓ３２０のタイミング図である。可能化信号Ｓ３２０は０ナノ秒（電源投入時）で最初は高レベルにある。可能化信号Ｓ３２０は高レベルを持続し、１００ナノ秒経過時に低レベルになる。可能化信号Ｓ３２０はその後、低レベルを維持する。
【００５９】
図４Ｃは、ノードＧにおけるゲート信号のタイミング図である。ゲート信号は、エネルギー貯蔵デバイスＣ３３０が未充電状態であるため、０ナノ秒から１００ナノ秒まで低レベルである。可能化信号Ｓ３２０が１００ナノ秒で低レベルになると、ノードＧのゲート信号は、エネルギー貯蔵デバイスＣ３３０の充電により上昇を開始する。ゲート信号は、３００ナノ秒で或る特定の電圧レベルに到達するまで連続して上昇する。また、３００ナノ秒において、転送信号Ｓ３０２が低電圧レベルに低下すると、その代わりに、ゲート信号が高電圧レベルに昇圧される。その後、ゲート信号は高電圧レベルを維持する。
【００６０】
図４Ｄは、ノードＣにおける電圧レベルのタイミング図である。０ナノ秒（電源投入時）において、ノードＣの電圧レベルは上述したように供給電圧に引き上げられる。転送信号Ｓ３０２が約３００ナノ秒で低レベルに変化すると、ノードＣの電圧レベルは、不揮発性ヒューズ３３４がオンであればアースに切換る。従って、ノードＣにおける電圧は低レベルである。
【００６１】
図４Ｅは、ノードＤにおける電圧レベルのタイミング図である。このタイミング図は信号Ｓ３１４の電圧レベルを反映する。図４Ｅのタイミング図の波形は、インバーターＩ３１０により図４Ｄのタイミング図の波形を反転したものである。従って、０ナノ秒から３００ナノ秒まで、信号Ｓ３１４の電圧レベルは低レベルである。その後、信号Ｓ３１４の電圧レベルは高レベルにある。
【００６２】
図５は、本発明の一実施例のブロック図である。無線装置５００は、ディスプレイ５０２、アンテナ５０４、プロセッサー５０６及び低電圧フラッシュメモリーデバイス５０８を有する。ディスプレイ５０２は、ユーザーが無線装置５００を制御するためにナビゲーション可能なユーザーインターフェイスを提供する。プロセッサー５０６は、ユーザーまたは遠隔のサーバー（図示せず）からのデータ及び制御信号を処理する。低電圧フラッシュメモリーデバイス５０８は、データ及び制御信号を記憶する記憶手段を提供する。１つの実施例において、低電圧フラッシュメモリーデバイス５０８は、上述したような本発明の少なくとも１つの実施例を含む。無線装置５００は、デジタルカメラ、録音機、パーソナルデジタルアシスタント及びテスト装置を包含する。低電圧フラッシュメモリーデバイス５０８は、ファームウェア、フォント、フォーム、データ、ファックス、デジタルオーディオクリップ、デジタル画像などの記憶に使用される。
【００６３】
結 論
フラッシュメモリーデバイスのような集積回路のヒューズ回路を増補するシステム、装置及び方法について述べた。本発明の実施例のヒューズ回路の１つの利点は、ヒューズが不揮発性トランジスタより成ることである。集積回路は通常、既に何百万個のトランジスタより成るように製造されているため、これにより集積回路の製造コストが減少する。本発明の実施例の別の利点は、ヒューズとラッチは集積化されず、ヒューズとラッチは所望の持続時間の間互いに結合されるためヒューズがその状態をラッチに転送できることである。その後、ラッチはヒューズの状態を記憶し出力する。
【００６４】
特定の実施例を図示説明したが、当業者は、それらを同一目的を達成するように設計された構成により置換できることが分かるであろう。本願は、本発明の全ての変形例または設計変更を包含するものと意図されている。上記説明は例示的なものであって、限定的なものでないことを理解されたい。上記実施例及び他の実施例の組み合わせは、上記説明を読めば当業者にとって明らかであろう。本発明の範囲は、上記の構成または製造方法を使用する他の任意の例を包含するものである。従って、本発明の範囲は、頭書の特許請求の範囲を参照してかかる請求の範囲の均等物の全範囲と共に決定すべきものである。
【図面の簡単な説明】
【図１】 図１は、本発明の一実施例のブロック図である。
【図２】 図２は、本発明の一実施例のブロック図である。
【図３】 図３は、本発明の一実施例の回路図である。
【図４Ａ】 図４Ａは、本発明の一実施例のタイミング図である。
【図４Ｂ】 図４Ｂは、本発明の一実施例のタイミング図である。
【図４Ｃ】 図４Ｃは、本発明の一実施例のタイミング図である。
【図４Ｄ】 図４Ｄは、本発明の一実施例のタイミング図である。
【図４Ｅ】 図４Ｅは、本発明の一実施例のタイミング図である。
【図５】 図５は、一実施例のブロック図である。
Claims (20)
- ゲート信号を与える入力段と、
昇圧信号を発生する昇圧段と、
ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズとより成り、
昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズの第１の接続部に接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、
転送信号に応答して昇圧段がゲート信号を昇圧すると、不揮発性ヒューズのデータが選択的に転送されることを特徴とするヒューズ回路。 - エネルギー貯蔵デバイスは、昇圧信号が低レベルにあり、ゲート信号が高レベルにある時第１のレベルのエネルギーを蓄える請求項１のヒューズ回路。
- エネルギー貯蔵デバイスは、昇圧信号が高レベルにあり、ゲート信号が高レベルにある時エネルギーを第１のレベルから第２のレベルへ増加させる請求項２のヒューズ回路。
- ゲート信号を与える入力段と、
転送信号を受けて昇圧信号を発生する昇圧段と、
前記転送信号を受ける転送段と、
ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズとより成り、
昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズの第１の接続部に接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、
転送信号に応答して昇圧段がゲート信号を昇圧すると、転送段が不揮発性ヒューズのデータを選択的に転送することを特徴とするヒューズ回路。 - 転送段は第１及び第２の接続部を有するインバーターを含み、第１の接続部は転送信号を受け、第２の接続部はスイッチング信号を与える請求項４のヒューズ回路。
- 転送段は、ゲート、ドレイン及びソースを有するｐチャンネルトランジスタを含み、ゲートはスイッチング信号を受け、ドレインは約１．６５ボルトより大きい供給電圧を受ける請求項５のヒューズ回路。
- 転送段は、ゲート、ドレイン及びソースを有するｎチャンネルトランジスタを含み、ｎチャンネルトランジスタのゲートはスイッチング信号を受け、ｎチャンネルトランジスタのドレインはｐチャンネルトランジスタのソースに結合され、ｎチャンネルトランジスタのソースは不揮発性ヒューズの第２の接続部に結合されている請求項６のヒューズ回路。
- 不揮発性ヒューズは、ゲート、ドレイン及びソースを有するフラッシュセルを含み、フラッシュセルのゲートは入力段及び昇圧段に結合され、フラッシュセルのドレインはｎチャンネルトランジスタのソースに結合され、フラッシュセルのソースはアースに結合されている請求項７のヒューズ回路。
- 転送段により転送される不揮発性ヒューズのデータを受けるラッチをさらに備えた請求項４乃至８のうち任意の一項のヒューズ回路。
- ゲート信号を与える入力段と、
転送信号を受けて昇圧信号を発生する昇圧段と、
前記転送信号を受ける転送段と、
入力段及び昇圧段に結合されたゲート、転送段に結合されたドレイン及びアースに結合されたソースを有するフラッシュセルを含む不揮発性ヒューズと、
転送段により転送される不揮発性ヒューズのデータを受けるラッチとより成り、
昇圧段は転送信号を受ける第１の接続部と、不揮発性ヒューズのゲートに接続された第２の接続部とを有するエネルギー貯蔵デバイスを含み、
転送信号に応答して昇圧段がゲート信号を昇圧すると、転送段が不揮発性ヒューズのデ ータをラッチへ選択的に転送することを特徴とするヒューズ回路。 - 入力段は可能化信号を受けてゲート信号を与える請求項１０のヒューズ回路。
- 昇圧段はゲート信号を受けて第１のレベルのエネルギーを蓄え、昇圧信号が高レベルになると、昇圧段はエネルギーを第１のレベルから第２のレベルへ増加させる請求項１１のヒューズ回路。
- 転送段は、転送信号が高レベルになると、ラッチを約１．６５ボルトより高い供給電圧に切換え、転送信号が低レベルになると、ラッチをフラッシュセルに切換える請求項１２のヒューズ回路。
- フラッシュセルは、昇圧段からしきい電圧より高い第２のレベルのエネルギーを受けると、そのデータを転送段を介してラッチへ転送する請求項１３のヒューズ回路。
- 低電圧集積回路のヒューズ回路を増補する方法であって、
入力段によりゲート信号を発生させ、
転送信号を受ける第１の接続部と、ゲート信号を受ける第２の接続部とを有する昇圧段のエネルギー貯蔵デバイスにより該転送信号に応答してエネルギーを蓄え、
エネルギー貯蔵デバイスによりゲート信号に応答して該ゲート信号を昇圧し、
エネルギー貯蔵デバイスの第２の接続部に接続され、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズによりゲート信号及び転送信号に応答して選択的に不揮発性ヒューズのデータを転送するステップより成り、
ゲート信号が昇圧されると、不揮発性ヒューズのデータが選択的に転送されることを特徴とするヒューズ回路の増補方法。 - 昇圧段は、転送信号を受ける第１の接続部と、エネルギー貯蔵デバイスの第１の接続部に接続された第２の接続部とを有するインバーターを有し、インバーターにより反転された転送信号がエネルギー貯蔵デバイスへ送られる請求項１５の方法。
- エネルギーを蓄えるステップは、反転された転送信号が低レベルにあり、ゲート信号が高レベルにある時第１のレベルのエネルギーを蓄えるステップを含む請求項１６の方法。
- 昇圧ステップは、反転された転送信号が高レベルにあり、ゲート信号が高レベルにある時エネルギーを第１のレベルから第２のレベルへ増加させるステップを含む請求項２９の方法。
- 低電圧集積回路のヒューズ回路を増補する方法であって、
入力段によりゲート信号を発生させ、
転送信号を受ける第１の接続部と、ゲート信号を受ける第２の接続部とを有する昇圧段のエネルギー貯蔵デバイスにより該転送信号に応答してエネルギーを蓄え、
エネルギー貯蔵デバイスによりゲート信号に応答して該ゲート信号を昇圧し、
エネルギー貯蔵デバイスの第２の接続部に接続され、ゲート信号を受ける第１の接続部と、第２及び第３の接続部とを有する不揮発性ヒューズによりゲート信号及び転送信号に応答して選択的に不揮発性ヒューズのデータを転送し、
転送されたデータをラッチによりラッチするステップより成るヒューズ回路の増補方法。 - 転送ステップは、エネルギー貯蔵デバイスに与えられる転送信号が低レベルになると、ラッチを約１．６５ボルトより大きい供給電圧に結合するステップを含み、転送ステップは、エネルギー貯蔵デバイスに与えられる転送信号が高レベルになると、ラッチをフラッシュセルに結合するステップを含む請求項１９の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/651,472 US6426910B1 (en) | 2000-08-30 | 2000-08-30 | Enhanced fuse configurations for low-voltage flash memories |
| PCT/US2001/009997 WO2002019112A1 (en) | 2000-08-30 | 2001-03-28 | Fuse configurations for low-voltage flash memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004515868A JP2004515868A (ja) | 2004-05-27 |
| JP3859593B2 true JP3859593B2 (ja) | 2006-12-20 |
Family
ID=24612970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002523161A Expired - Lifetime JP3859593B2 (ja) | 2000-08-30 | 2001-03-28 | 低電圧フラッシュメモリーのヒューズ回路及びその増補方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (4) | US6426910B1 (ja) |
| EP (1) | EP1314087B1 (ja) |
| JP (1) | JP3859593B2 (ja) |
| KR (1) | KR100551666B1 (ja) |
| AT (1) | ATE331249T1 (ja) |
| AU (1) | AU2001251070A1 (ja) |
| DE (1) | DE60120998T2 (ja) |
| WO (1) | WO2002019112A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6327178B1 (en) * | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
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-
2000
- 2000-08-30 US US09/651,472 patent/US6426910B1/en not_active Expired - Lifetime
-
2001
- 2001-03-28 KR KR1020037002906A patent/KR100551666B1/ko active IP Right Grant
- 2001-03-28 JP JP2002523161A patent/JP3859593B2/ja not_active Expired - Lifetime
- 2001-03-28 DE DE60120998T patent/DE60120998T2/de not_active Expired - Lifetime
- 2001-03-28 WO PCT/US2001/009997 patent/WO2002019112A1/en active IP Right Grant
- 2001-03-28 AT AT01924414T patent/ATE331249T1/de not_active IP Right Cessation
- 2001-03-28 AU AU2001251070A patent/AU2001251070A1/en not_active Abandoned
- 2001-03-28 EP EP01924414A patent/EP1314087B1/en not_active Expired - Lifetime
-
2002
- 2002-07-15 US US10/196,099 patent/US6690610B2/en not_active Expired - Lifetime
- 2002-07-15 US US10/196,602 patent/US6847574B2/en not_active Expired - Lifetime
-
2003
- 2003-11-19 US US10/716,766 patent/US7209403B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6690610B2 (en) | 2004-02-10 |
| US7209403B2 (en) | 2007-04-24 |
| ATE331249T1 (de) | 2006-07-15 |
| US20020175742A1 (en) | 2002-11-28 |
| WO2002019112A1 (en) | 2002-03-07 |
| KR100551666B1 (ko) | 2006-02-13 |
| JP2004515868A (ja) | 2004-05-27 |
| DE60120998T2 (de) | 2007-02-15 |
| US20020181309A1 (en) | 2002-12-05 |
| KR20030024921A (ko) | 2003-03-26 |
| AU2001251070A1 (en) | 2002-03-13 |
| US20040100821A1 (en) | 2004-05-27 |
| US6426910B1 (en) | 2002-07-30 |
| EP1314087A1 (en) | 2003-05-28 |
| DE60120998D1 (de) | 2006-08-03 |
| EP1314087B1 (en) | 2006-06-21 |
| US6847574B2 (en) | 2005-01-25 |
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| US20020031023A1 (en) | Semiconductor memory device with redundancy circuit |
Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051024 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060816 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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