JP3753252B2 - マルチエレメント型チップデバイス及びその製造方法 - Google Patents
マルチエレメント型チップデバイス及びその製造方法 Download PDFInfo
- Publication number
- JP3753252B2 JP3753252B2 JP50499497A JP50499497A JP3753252B2 JP 3753252 B2 JP3753252 B2 JP 3753252B2 JP 50499497 A JP50499497 A JP 50499497A JP 50499497 A JP50499497 A JP 50499497A JP 3753252 B2 JP3753252 B2 JP 3753252B2
- Authority
- JP
- Japan
- Prior art keywords
- longitudinal direction
- electrodes
- substrate
- chip
- unit region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C13/00—Resistors not provided for elsewhere
- H01C13/02—Structural combinations of resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/006—Apparatus or processes specially adapted for manufacturing resistors adapted for manufacturing resistor chips
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Thermistors And Varistors (AREA)
Description
本願発明は、単一のチップ基板上に複数の素子エレメントを一連に形成してなるマルチエレメント型チップデバイス及びその製造方法に関する。
背景技術
単一のチップ基板上に複数の素子エレメントを一連に形成してなるマルチエレメント型チップデバイスとしては、例えば、マルチエレメント型チップ抵抗器が既に公知となっている。従来のマルチエレメント型チップ抵抗器は、典型的には図13〜図15に示すような構成を有している。
図13〜図15に示すように、従来のマルチエレメント型チップ抵抗器は、アルミナセラミックなどの絶縁材料でできたチップ基板10’を備えており、その基板10’の幅方向に離間した両側縁部には、基板長手方向に間隔をあけて4対の凸部11’が形成されている。各対の凸部11’は、基板幅方向に相互に対向している。各凸部11’の上面には、銀・パラジウムペースト等の導体ペーストを用いて一次電極12a’が厚膜状に印刷形成される。各対をなす一次電極12a’を掛け渡すようにして、酸化ルテニウムペーストなどを用いて抵抗エレメント13’が厚膜状に印刷形成される。各一次電極12a’は、基板10’の裏面にまで延びるように形成された二次電極12b’と導通している。
各抵抗エレメント13’は、通常、図14及び図15に示すように、アンダコート層14’、ミドルコート層15’、及びオーバコート層16’の、いずれも厚膜印刷法によって形成される3層のガラス層によって覆われている。アンダコート層14’は、抵抗値調整のためのレザートリミングを抵抗エレメント表面を荒らすことなく適正に行うために形成される。ミドルコート層15’は、レーザトリミングによって抵抗エレメントに形成されたスリット17’(図13)を覆うために形成される。オーバコート層16’は抵抗エレメント13’全体を保護するために形成される。
以上の構成を有するマルチエレメント型チップ抵抗器は、単一エレメント型チップ抵抗器と同様、図16に示すようなマスター基板18’を用いてこれに厚膜印刷法を施してゆくことにより製造される。このマスター基板18’は、これを複数の単位チップに区画するための縦割り溝19’及びこれに交差する横割り溝20’と、各横割り溝20’に沿った貫通孔21’と、を備えている。縦割り溝19’と横割り溝20’は、焼成前の基板グリーンシートの表面にブレードを押し付けるなどすることによって形成される。また、上記貫通孔21’は、おなじく基板グリーンシートに打ち抜き処理を施すことによって形成される。
マルチエレメント型チップ抵抗器の製造に際しては、先ず、上記マスター基板18’に対し、一次電極12a’が単位チップに対応するそれぞれの領域について一括印刷・焼成によって形成される。
次に、抵抗エレメント13’が一括印刷・焼成によって形成される。
次いで、アンダコート層14’が一括印刷・焼成によって形成される。この段階において、各対の一次電極12a’に測定プローブ(図示略)を接触させながら、目標の抵抗値となるように対応する各抵抗エレメント13’に対してレーザトリミングが施される(スリット17’の形成)。
次いで、上記ミドルコート層15’及びオーバコート層16’が順次印刷・焼成によって形成される。
次に、上記マスター基板18’は、横割り溝20’に沿って分割される。この結果、単位チップ基板が長手方向に複数つながった形態をもつ棒状基板が得られる。
次に、得られた棒状基板に対し、表面側の一次電極12a’に導通する二次電極12b’が導体ペーストの塗布・焼成によって形成される。
最後に、この棒状基板が縦割り溝19’に沿って分割され、図13〜図15に示した構成を有する複数のマルチエレメント型チップ抵抗器が得られる。
図13から判るように、同一のチップ基板10’上に形成される4つの抵抗エレメント13’の平面形状は、電極間中心線CLに対して対称となっており、しかも、チップ基板10’の長手方向にできるだけ広幅となっている。一方、図14に示すように、アンダコート層14’の端縁14a’はチップ基板10’の両端に位置する抵抗エレメント13’を越えて位置させ、ミドルコート層15’及びオーバコート層16’の各端縁15a’、16a’は上記アンダコート層14’の対応する端縁14a’を越えて位置させるべきである。何故なら、レーザトリミングのスリット17’は、図13に表れているように抵抗エレメント13’の端縁から開始するために、上記のアンダコート層14’は、抵抗エレメント13’をその幅方向全域にわたって完全に覆っていなければならないからである。また、一般に耐酸性に乏しいアンダコート層14’の電極ハンダメッキ時での腐食を防止するためには、アンダコート層14’はミドルコート層15’あるいはオーバコート層16’で完全に覆われている必要がある。
しかしながら、図13に示す従来例では、各抵抗エレメント13’を幅広の対称形状(電極間中心線CLについて)であるため、チップ基板10’の各端部に位置する抵抗エレメント13’の側縁13a’とチップ基板の対応する端縁10a’との間の寸法L1が小さくなってしまう。この結果、小さな寸法L1内に、印刷ずれを起こすことなくアンダコート層14’、ミドルコート層15’及びオーバコート層16’の各端縁14a’、15a’、16a’を上記した配置で位置させることは至難であった。
かりに印刷ずれ等によって抵抗エレメント13’の一部がいずれのガラス層によっても覆われずに露出するようなことになると、電極ハンダメッキ工程においてこの露出部にハンダが付着して短絡不良となる。また、アンダコート層14’がミドルコート層15’及びオーバコート層16’に不完全に覆われて、部分的に露出するようなことになると、一般に耐酸性に乏しい材質で形成されたアンダコート層14’は、電極ハンダメッキ時に腐食し、抵抗エレメント13’にハンダが付着して短絡不良を起こすことにもなる。
また、上記のような各ガラス層の印刷ずれに起因する問題を解決する方策として、各抵抗エレメント13’の幅を著しく狭くするということが考えられる。しかしながら、このような方策には、抵抗エレメントにレーザトリミングを施すことによってなしうる抵抗値の調整幅が不当に縮小してしまうという問題がある。
また、その他の方策として、図17に示すように、ミドルコート層15’を隣接するチップ基板(マスター基板18’分断前の状態)間にわたって途切れなく形成することも考えられる。しかしながら、この方策では、隣接するチップ基板を区画する縦割り溝19’が硬質のガラスで埋められてしまい、適正にマスター基板分割が行われず、分割後のチップ基板の形状の画一性が失われるし、マスター基板分割の際にガラス粉が飛散して周囲環境を悪化させるといった問題を招来する。
発明の開示
本願発明は、上記従来例の問題点を解消又は減少することのできるマルチエレメント型チップデバイス、特にチップ抵抗器及びその製造方法を提供することをその課題とする。
本願発明の第1の側面によれば、長状のチップ基板と、このチップ基板の表面にその長手方向に略等間隔に形成された2n対〔nは正の整数〕の対向する電極と、それぞれの対の電極間に形成された素子エレメントと、これら素子エレメントを上記チップ基板の長手方向に一連に覆うように形成された保護コーティングと、を備えるマルチエレメント型チップデバイスであって、上記チップ基板の一端から(2m−1)番目〔mはnを超えない正の整数〕の素子エレメントは、その幅中心が、対応する対の電極の幅中心に対して上記チップ基板の他端側に偏位するように形成されており、上記チップ基板の上記一端から(2m)番目の素子エレメントは、その幅中心が、対応する対の電極の幅中心に対して上記チップ基板の上記一端側に偏位するように形成されている、マルチエレメント型チップデバイスが提供される。
以上の構成を有するマルチエレメント型チップデバイスの効果については、後述する実施例に基づいて具体的に説明する。
本願発明の好適な実施例によれば、上記各素子エレメントは、抵抗エレメントである。また、上記保護コーティングは、上記抵抗エレメントを上記チップ基板の長手方向に一連に覆うように形成されたアンダコート層と、このアンダコート層を覆うように形成されたミドルコート層と、このミドルコート層を覆うように形成されたオーバコート層と、を備えている。この場合、上記アンダコート層は、全ての抵抗エレメントを覆い且つ越える位置まで上記チップ基板の長手方向に延びており、上記ミドルコート層は少なくとも上記アンダコート層と同じ位置まで上記チップ基板の長手方向に延びており、上記オーバコート層は上記ミドルコート層を越え且つ上記チップ基板の端縁の手前の位置まで当該チップ基板の長手方向に延びるようにするのが有利である。
本願発明の第2の側面によれば、縦割り溝と横割り溝とによって区画された長状の単位領域を複数列複数行形成したマスター基板を用意し、各単位領域において、その長手方向に略等間隔に2n対〔nは正の整数〕の対向する電極を形成し、上記各単位領域において、各対の電極間を延びる素子エレメントを形成し、上記各単位領域において、これら素子エレメントを上記各単位領域の長手方向に一連に覆うように保護コーティングを形成するステップを含む、マルチエレメント型チップデバイスの製造方法であって、上記各単位領域における長手方向一端部から(2m−1)番目〔mはnを超えない正の整数〕の素子エレメントは、その幅中心が、対応する対の電極の幅中心に対して上記各単位領域の他端側に偏位するように形成し、上記各単位領域の上記一端から(2m)番目の素子エレメントは、その幅中心が、対応する対の電極の幅中心に対して上記単位領域の上記一端側に偏位するように形成するようにした、マルチエレメント型チップデバイスの製造方法が提供される。
本願発明の他の目的、特徴及び利点は、以下に添付図面に基づいて説明する実施例から明らかとなろう。
【図面の簡単な説明】
図1は、本願発明の一実施例に係るマルチエレメント型チップデバイスたるチップ抵抗器を示す平面図である。
図2は、図1のII−II線に沿う拡大断面図である。
図3は、図1のIII−III線に沿う拡大断面図である。
図4〜図9は、図1〜図3に示すチップ抵抗器を製造する順次のステップを示す部分平面図である。
図10は、図1〜図3に示すチップ抵抗器の製造過程において、抵抗エレメントを印刷形成するために用いられる印刷マスクを示す部分平面図である。
図11及び図12は、図10に示した印刷マスクを共用できる2種類の異なるマスター基板を示す部分平面図である。
図13は、従来のマルチエレメント型チップ抵抗器の一例を示す平面図である。
図14は、図13のXIV−XIV線に沿う拡大断面図である。
図15は、図13のXV−XV線に沿う拡大断面図である。
図16は、図13に示すチップ抵抗器の製造に用いられるマスター基板を示す部分平面図である。
図17は、従来のマルチエレメント型チップ抵抗器の他の例を示す部分拡大断面図である。
発明を実施するための最良の形態
以下、本願発明の好ましい実施例を、図1〜図12を参照して具体的に説明する。
図1〜図3は、本願発明の一実施例に係るマルチエレメント型チップデバイスを示している。図示の実施例においては、チップデバイスは、1列に並ぶ4個の抵抗エレメントを備えるチップ抵抗器として構成されている。図1は、そのチップ抵抗器の平面図である。また、図2は図1のII−II線に沿う断面図であり、図3は図1のIII−III線に沿う断面図である。
図1に表れているように、本実施例のチップ抵抗器は、図13に示される従来例と同様の基本的構成を有している。すなわち、チップ抵抗器は、アルミナセラミックなどでできた長状のチップ基板10を備えており、その基板10の幅方向に離間した両側縁部には、長手方向に間隔をあけて4対の凸部11が形成されている。各対の凸部11は、基板10の幅方向に相互に対向している。各凸部11の上面には、銀・パラジウムペースト等の導体ペーストを用いて一次電極12aが形成されている。この一次電極12aは、上記凸部上に形成された矩形の基部12a1と、この基部から内方に延びる接続部12a2とから形成されている。基部12a1は基板10の下面に延びる二次電極12bに導通している。
図13に示される従来例と同様に、それぞれの対の凸部11における一次電極12aにおける基部12a1の中心間ピッチPは、一定又は略一定としてある。しかしながら、本実施例では、各々の接続部12a2は、基板10の長手方向に対称ではなく、基板10の長手方向に交互に反対方向に偏位させられている。
それぞれの対をなす電極12aを掛け渡すようにして、酸化ルテニウムペーストなどを用いて抵抗エレメント131〜134(以下、本実施例では、図1の左側から「第1〜第4抵抗エレメント」という)が厚膜印刷形成される。これら抵抗エレメント131〜134の平面形状も、基板10の長手方向に対称とはなっていない。すなわち、対応する電極12aの扇形接続部12a2の偏位と対応して、第1及び第3抵抗エレメント131、133については、その幅方向中心Gが、対応する電極12aの基部12a1における幅方向中心Cに対して図1の右側に偏位させられており、第2及び第4抵抗エレメント132、134については、その幅方向中心Gが、対応する電極12aの基部12a1における幅方向中心Cに対して図1の左側に偏位させられている。この結果、第1及び第2抵抗エレメント131、132の間隔D1並びに第3及び第4抵抗エレメント133、134の間隔D1は小さくなり、第2及び第3抵抗エレメント132、133の間隔D2は、広くなる。同様に、第1抵抗エレメント131と基板10の左側縁10a間の距離L2並びに第4抵抗エレメント134と基板10の右端縁10bの間の距離L2に余裕がでてくる。
抵抗エレメント131〜134及び一次電極12aの一部は、例えばガラス等の絶縁材料からなるアンダコート層14(図1に破線で示す)で一連に覆われる。このアンダコート層14の基板長手方向の端縁14aは、第1抵抗エレメント131及び第4抵抗エレメント134を越えて延びている。このアンダコート層14は、抵抗エレメントの抵抗値調整のためのレーザトリミングをその表面を荒らすことなく適正に行うために形成されるものであり、材質的には比較的弱いものである。尚、レーザトリミング(スリット17の形成)による抵抗値調整は、アンダコート層14を形成した後に、各対の一次電極12aに図示しない測定プローブを接触させて抵抗エレメントの抵抗値を実測しながら、この実測値が所望の抵抗値となるように行われる。
アンダコート層14は、例えばガラス等の絶縁材料からなるミドルコート層15(図1に一点鎖線で示す)で覆われる。このミドルコート層15の基板長手方向の端縁15aは、上記アンダコート層14の端縁14aと一致していてもよいし、或いはそれを越えて延びていてもよい。このミドルコート層15は、レーザトリミングによって抵抗エレメント131〜134に形成されたスリット17を絶縁材料で埋めるために形成される。
ミドルコート層15は、やはりガラス等の絶縁材料からなるオーバコート層16(図1に二点鎖線で示す)で覆われる。このオーバコート層16の基板長手方向の端縁16aは、上記ミドルコート層15の端縁15aを越えて延びている。このオーバコート層16は、上記アンダコート層14及びミドルコート層15と共に、素子全体を保護するための保護コーティングを構成する。
前述したように、本実施例のチップ抵抗器においては、抵抗エレメント131〜134を、基板10の長手方向にみて、交互に反対方向に偏位させることにより、第1抵抗エレメント131と基板10の左端縁10a間の距離L2及び第4抵抗エレメント134と基板10の右端縁10b間の距離L2を大きくすることができる。従って、この拡大された距離L2を利用することにより、アンダコート層14の基板長手方向の端縁14aを第1抵抗エレメント131及び第4抵抗エレメント134を越えた位置に余裕をもって配置することができる。同様に、ミドルコート層15の基板長手方向の端縁15aを上記アンダコート層14の端縁14aと同位置又はそれを越えた位置に配置する場合も、オーバコート層16の基板長手方向の端縁16aを上記ミドルコート層15の端縁15aを越えた位置に配置する場合も、この拡大された距離L2を利用することで余裕が生まれる。その結果、抵抗エレメント131〜134の印刷位置に対してアンダコート層14、ミドルコート層15及びオーバコート層16の印刷に印刷ずれを起こしても、オーバコート層16の端縁16aから抵抗エレメント131、134やアンダコート層14が露出してしまうといった事態を有効に回避又は軽減して、電極に対するハンダメッキ工程において、短絡不良を生じるといった不具合の発生が少なくなる。
さらに、本実施例では、各抵抗エレメント131〜134の位置は偏位させるか、抵抗エレメント自体を細幅化する必要はないので、レーザトリミングによる抵抗値の調整幅が減じられるということもない。
本実施例に係るマルチエレメント型チップ抵抗器は、従来のチップ抵抗器と同様に厚膜印刷法を用いて都合よく製造することができる。以下、図4〜図10を参照しながら、この製造方法について説明する。
先ず、図4に示すように、複数のチップ基板10にほぼ対応する大きさを有するマスター基板18を用意する。アルミナセラミック等の絶縁材料からなるこのマスター基板18の表面には、縦割り溝19と横割り溝20とを格子状に形成することにより、略長矩形の単位領域Aが複数行複数列に形成される。横割り溝20に沿って、各単位領域Aごとに前述した凸部11(図1参照)を形成するための貫通孔21が形成されている。上記縦割り溝19と横割り溝20は、焼成前の基板グリーンシートの表面にブレードを押し付けるなどすることによって形成される。上記貫通孔21は、おなじく基板グリーンシートの表面に打ち抜き処理を施すことによって形成される。
次に、図5に示すように、マスター基板18上の所定箇所に、一次電極12aを形成する。ここで、一次電極12aの形成ピッチPは、各単位領域A内のみならず、各列において隣接する全ての単位領域Aにわたって一定とする。
次に、図6に示すように、各単位領域Aにおいて、各対をなす電極12a間を掛け渡すようにして、抵抗エレメント13を形成する。
次に、図7に示すように、各単位領域Aにおいて、一連の抵抗エレメント13を覆うようにアンダコート層14を形成する。この状態において、各対の電極12aに測定プローブを接触させて対応する抵抗エレメント13の抵抗値を実測しながら、所定の抵抗値となるようレーザトリミング(スリット17の形成)を施し、各抵抗エレメントの抵抗値を所定の範囲内に調整する。
次に、図8に示すように、各単位領域Aにおいて、各アンダコート層14を覆うミドルコート層15を形成する。
次に、図9に示すように、各単位領域Aにおいて、各ミドルコート層15を覆うオーバコート層16を形成する。
次に、オーバコート層16の形成を終えたマスター基板18を、横割り溝20に沿って切断することにより、棒状基板(図示せず)に分割し、この棒状基板に対してその裏面にまで延び且つ一時電極12aに導通する二次電極12b(図2)を導体ペーストを塗布・焼成することにより形成する。
そして、最後に、上記棒状のサブマスター基板を縦割り溝19に沿って分割することにより、図1〜図3に示した構成を有する複数のマルチエレメント型チップ抵抗器が完成する。
上記製造方法においては、マスター基板18の単位領域Aごとに、アンダコート層14、ミドルコート層15、及び、オーバコート層16が、縦割り溝19を跨ぐことなく独立的に形成されるので、例えばミドルコート層15が縦割り溝19を埋めるといったことがない。従って、割り溝19、20に沿った適正なマスター基板18の分割を行うことができ、チップ基板の形態が均一化される。
図10は、抵抗エレメント13を印刷するためのマスク22を模式的に示している。この図10から判るように、このマスク22は複数の横方向の列に配置された複数のマスク開口22a、22bを備えており、各横方向の列においては、端から数えて奇数番目のマスク開口22aと偶数番目のマスク開口22bとが近接するよう偏位して形成されている。マスク開口22a、22bは、マスター基板18上に形成される抵抗エレメント13の形態と対応している。このようなマスクは、マスター基板における一次電極12aの形成ピッチPを、一連の単位領域A間で一定とするかぎり、各々2n個の抵抗エレメントを有する複数のマルチエレメント型チップ抵抗器を製造するための異なるマスター基板に共用することができる。例えば、マスク22は、図11に示すような各々2個の抵抗エレメントを有する複数のマルチエレメント型チップ抵抗器を製造するためのマスター基板に対して、或いは図12に示すような各々8個の抵抗エレメントを有する複数のマルチエレメント型チップ抵抗器を製造するためのマスター基板に対しても共用することができる。
以上の実施例はマルチエレメント型チップ抵抗器についてのものであるが、本願発明はチップ抵抗器に限定されない。例えば、本願発明は、複数のコンデンサエレメントを単一基板上に一連に配置したチップコンデンサや、抵抗エレメントとコンデンサエレメントとを単一基板上に配置した複合チップデバイスにも適用することができる。また、図示の実施例では、各抵抗エレメント13のための保護コーティングは、全てガラス材からなるアンダコート層14、ミドルコート層15及びオーバコート層16からなる3層構造であるが、必ずしも3層構造である必要はなく、また、ガラス以外の保護材料で形成してもよい。
Claims (9)
- 長状のチップ基板と、このチップ基板の表面にその長手方向に略等間隔に形成された2n対〔nは正の整数〕の対向する電極と、それぞれの対の電極間に形成された素子エレメントと、これら素子エレメントを上記チップ基板の長手方向に一連に覆うように形成された保護コーティングと、を備えるマルチエレメント型チップデバイスであって、
上記各対の電極は基部と接続部とを備えており、
上記チップ基板の一端から(2m−1)番目〔mはnを超えない正の整数〕の素子エレメントは、その幅中心が、対応する対の電極における基部の幅中心に対して上記チップ基板の他端側に偏位するように形成されており、
上記チップ基板の上記一端から(2m)番目の素子エレメントは、その幅中心が、対応する対の電極における基部の幅中心に対して上記チップ基板の上記一端側に偏位するように形成されており、
上記各対の電極における接続部は、基部の幅中心に対して、各対応する素子エレメントと同一方向に偏位している、マルチエレメント型チップデバイス。 - 上記各素子エレメントは、抵抗エレメントである、請求項1に記載のマルチエレメント型チップデバイス。
- 上記保護コーティングは、上記素子エレメントを上記チップ基板の長手方向に一連に覆うように形成されたアンダコート層と、このアンダコート層を覆うように形成されたミドルコート層と、このミドルコート層を覆うように形成されたオーバコート層と、を備えている、請求項1に記載のマルチエレメント型チップデバイス。
- 上記アンダコート層は、全ての素子エレメントを覆い且つ越える位置まで上記チップ基板の長手方向に延びており、上記ミドルコート層は少なくとも上記アンダコート層と同じ位置まで上記チップ基板の長手方向に延びており、上記オーバコート層は上記ミドルコート層を越え且つ上記チップ基板の端縁の手前の位置まで当該チップ基板の長手方向に延びている、請求項3に記載のマルチエレメント型チップデバイス。
- 縦割り溝と横割り溝とによって区画された長状の単位領域を複数列複数行形成したマスター基板を用意し、
各単位領域において、その長手方向に略等間隔をあけてそれぞれ基部と接続部とを有する2n対〔nが正の整数〕の対向する電極を形成し、
上記各単位領域において、各対の電極間を延びる素子エレメントを形成し、
上記各単位領域において、これら素子エレメントを上記各単位領域の長手方向に一連に覆うように保護コーティングを形成する、
ステップを含むマルチエレメント型チップデバイスの製造方法であって、
上記各単位領域における長手方向一端部から(2m−1)番目〔mはnを超えない正の整数〕の素子エレメントは、その幅中心が、対応する対の電極における基部の幅中心に対して上記各単位領域の他端側に偏位するように形成し、
上記各単位領域の上記一端から(2m)番目の素子エレメントは、その幅中心が、対応する対の電極における基部の幅中心に対して上記単位領域の上記一端側に偏位するように形成し、
上記各対の電極における接続部は、基部の幅中心に対して、各対応する素子エレメントと同一方向に偏位するように形成した、マルチエレメント型チップデバイスの製造方法。 - 上記各素子エレメントは、抵抗エレメントである、請求項5に記載の製造方法。
- 上記保護コーティングは、上記素子エレメントを上記各単位領域の長手方向に一連に覆うように形成されたアンダコート層と、このアンダコート層を覆うように形成されたミドルコート層と、このミドルコート層を覆うように形成されたオーバコート層と、を順次形成することにより形成される、請求項5に記載の製造方法。
- 上記アンダコート層は、全ての素子エレメントを覆い且つ越える位置まで上記各単位領域の長手方向に延びるように形成し、上記ミドルコート層は少なくとも上記アンダコート層と同じ位置まで上記各単位領域の長手方向に延びるように形成し、上記オーバコート層は上記ミドルコート層を越え且つ上記各単位領域の端縁の手前の位置まで当該各単位領域の長手方向に延びるように形成する、請求項7に記載の製造方法。
- 長手方向に一連の単位領域における全ての電極対間の間隔は、当該一連の単位領域にわたって一定である。請求項5に記載の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16948995 | 1995-07-05 | ||
PCT/JP1996/001830 WO1997002579A1 (fr) | 1995-07-05 | 1996-07-01 | Dispositif de puce a plusieurs elements et son procede de fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3753252B2 true JP3753252B2 (ja) | 2006-03-08 |
Family
ID=15887483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50499497A Expired - Fee Related JP3753252B2 (ja) | 1995-07-05 | 1996-07-01 | マルチエレメント型チップデバイス及びその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5982273A (ja) |
JP (1) | JP3753252B2 (ja) |
KR (1) | KR19990014806A (ja) |
MY (1) | MY112653A (ja) |
TW (1) | TW298676B (ja) |
WO (1) | WO1997002579A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176708A (ja) * | 1999-12-15 | 2001-06-29 | Matsushita Electric Ind Co Ltd | 抵抗器 |
JP4078042B2 (ja) * | 2001-06-12 | 2008-04-23 | ローム株式会社 | 複数の素子を有するチップ型電子部品の製造方法 |
JP2003243253A (ja) * | 2002-02-15 | 2003-08-29 | Rohm Co Ltd | 複合ネットワーク電子部品 |
US6577225B1 (en) * | 2002-04-30 | 2003-06-10 | Cts Corporation | Array resistor network |
JP4508737B2 (ja) * | 2004-03-24 | 2010-07-21 | コーア株式会社 | ネットワーク抵抗器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0770365B2 (ja) * | 1987-12-10 | 1995-07-31 | ローム株式会社 | チップ型電子部品 |
JP2568607B2 (ja) * | 1988-01-20 | 1997-01-08 | 松下電器産業株式会社 | チップ形ネットワーク抵抗器 |
JP3126131B2 (ja) * | 1990-01-19 | 2001-01-22 | 松下電器産業株式会社 | 角板型チップ抵抗器 |
JPH05243020A (ja) * | 1992-03-02 | 1993-09-21 | Rohm Co Ltd | チップネットワーク型抵抗器 |
-
1996
- 1996-07-01 WO PCT/JP1996/001830 patent/WO1997002579A1/ja not_active Application Discontinuation
- 1996-07-01 US US08/973,528 patent/US5982273A/en not_active Expired - Lifetime
- 1996-07-01 JP JP50499497A patent/JP3753252B2/ja not_active Expired - Fee Related
- 1996-07-01 KR KR1019970708150A patent/KR19990014806A/ko not_active Application Discontinuation
- 1996-07-03 MY MYPI96002737A patent/MY112653A/en unknown
- 1996-07-04 TW TW085108077A patent/TW298676B/zh active
Also Published As
Publication number | Publication date |
---|---|
MY112653A (en) | 2001-07-31 |
KR19990014806A (ko) | 1999-02-25 |
US5982273A (en) | 1999-11-09 |
WO1997002579A1 (fr) | 1997-01-23 |
TW298676B (ja) | 1997-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10189318A (ja) | ネットワーク抵抗器の製造方法 | |
JP4078042B2 (ja) | 複数の素子を有するチップ型電子部品の製造方法 | |
JP3753252B2 (ja) | マルチエレメント型チップデバイス及びその製造方法 | |
JP2009158721A (ja) | チップ抵抗器の製造方法およびチップ抵抗器 | |
CA1080297A (en) | Thermal printing device | |
JPH0682572B2 (ja) | 多連チップ抵抗器の製造方法 | |
JPH0347289Y2 (ja) | ||
JPH11340002A (ja) | チップ型抵抗器用集合基板 | |
JP4295145B2 (ja) | チップ抵抗器の製造方法 | |
JPH0795483B2 (ja) | 厚膜抵抗素子の製造方法 | |
TWI817476B (zh) | 晶片電阻器及晶片電阻器之製造方法 | |
JPH09306710A (ja) | チップネットワーク電子部品 | |
JP2568607B2 (ja) | チップ形ネットワーク抵抗器 | |
JP2000340413A5 (ja) | ||
JPH11111513A (ja) | チップ抵抗器の製造方法 | |
JP2694843B2 (ja) | チップ型可変抵抗器における基板片の製造方法 | |
JPH0618123B2 (ja) | ネットワーク抵抗器 | |
JPH09115706A (ja) | チップ型抵抗器の製造方法 | |
JPH077102U (ja) | 固定抵抗器 | |
JP2575554B2 (ja) | 端面型サーマルヘッド | |
JPH0430161B2 (ja) | ||
JPS61288402A (ja) | 抵抗体アレイの製造方法 | |
JPH0413841B2 (ja) | ||
JPH1126203A (ja) | 抵抗器およびその製造方法 | |
JPH0631101U (ja) | 固定抵抗器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051208 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081222 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |