JP3748198B2

JP3748198B2 - 電子機器

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Publication number: JP3748198B2
Application number: JP2000206216A
Authority: JP
Inventors: 修稲毛
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-07-07
Filing date: 2000-07-07
Publication date: 2006-02-22
Anticipated expiration: 2020-07-07
Also published as: JP2002027182A

Description

【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナ、複写機、ファクシミリ装置等の電子機器に関する。
【０００２】
【従来の技術】
一般に、画像読取装置であるイメージスキャナにおいては、ＣＣＤ(Charge Coupled Device)及びこのＣＣＤから出力された画像データに各種の画像処理を施す回路を実装した基板と、ＣＰＵ（Central Processing Unit）を実装して画像読取装置の動作を制御する基板とが、シリアル接続されている場合が多い。
【０００３】
また、近年においては、装置の小型化に伴って、基板間を接続するための接続手段であるコネクタやその接続ケーブルも小型のものが使用されるようになっている。特に、ＦＦＣ（Flexible Flat Cable）は配線密度が高く、スペースを有効に活用できることから、基板間の接続に多く使用されている。
【０００４】
【発明が解決しようとする課題】
ところで、基板間の接続にＦＦＣを使用した場合には、基板のコネクタに対するＦＦＣの斜め挿しが発生することがある。ここで、図１２はコネクタ１０１に対してＦＦＣ１００が斜め挿しされた状態の一例を示す説明図である。図１２に示すように、ＦＦＣ１００がコネクタ１０１に対して斜め挿しされた場合には、コネクタ１０１の端子（図示せず）に未接続なＦＦＣ１００の端子１０２（図中ａで示す部分）が発生し、基板間において必要な信号が接続されないという問題が発生する。図１２に示すように、このような未接続となるのは斜め挿しされたＦＦＣ１００の端子１０２の左右のどちらか一方の端部側であり、未接続となった信号線に依存する信号の基板間でのやり取りは正常に行われない。そして、例えばイメージスキャナ等においては、このように基板間において必要な信号が接続されない場合には、異常画像が発生してしまうことになる。
【０００５】
加えて、ＦＦＣ１００がコネクタ１０１に対して斜め挿しされた場合には、ＦＦＣ１００の隣接する端子１０２同士（図中ｂで示す部分）がショートすることがあり、この場合にも基板間での信号のやり取りは正常に行われない。特に、電源ラインと他のラインとがショートした場合には、装置に重大なダメージを与えてしまうことがある。
【０００６】
このようなコネクタ１０１に対するＦＦＣ１００の斜め挿しが発生してしまう要因としては、ＦＦＣ１００をコネクタ１０１に挿し込んだ場合のクリック感が乏しく、また、省スペース化を図る観点からＦＦＣ１００を狭い場所に実装することが多いためにＦＦＣ１００がコネクタ１０１に対して奥まで平行に挿し込まれているか否かの確認が困難であるということに起因するものと考えられる。
【０００７】
本発明の目的は、接続手段に対する接続ケーブルの接続状態に異常がある可能性を検知することが可能な電子機器を提供することである。
【００１６】
【課題を解決するための手段】
請求項１記載の発明は、電源線を含む複数の信号線を略ライン状に配列して各信号線を相互に接続する第一の接続手段を有する第一基板と、一端が前記第一基板の前記第一の接続手段に挿し込まれる接続ケーブルと、前記第一の接続手段と同様の構成の第二の接続手段を有して前記接続ケーブルの他端が挿し込まれることにより前記第一基板の各信号線との接続が可能な第二基板と、を備える電子機器において、前記各接続手段における各信号線の配列を前記電源線に近接した外側に接続検知用の信号線を位置させた配列とし、前記接続検知用の信号線からの出力レベルに基づいて前記各接続手段に対する前記接続ケーブルの接続状態が正常であるか否かを判断する接続状態認識手段と、この接続状態認識手段によって前記各接続手段に対する前記接続ケーブルの接続状態が正常でないと判断された場合、前記各接続手段に対する前記接続ケーブルの接続状態が異常である可能性がある旨を報知する報知手段と、を備える。
【００１７】
したがって、接続手段の電源線の外側に接続検知用の信号線を位置させ、接続検知用の信号線からの出力レベルに基づいて接続手段に対する接続ケーブルの接続状態が正常であるか否かを判断するだけで、接続手段に対する接続ケーブルの接続状態に異常がある可能性を検知することが可能になる。これにより、接続手段に対して接続ケーブルが斜め挿しされた場合に電源線と隣の接続検知用の信号線とがショートすることによるダメージを最小にとどめることが可能になる。
【００１８】
【発明の実施の形態】
本発明の第一の実施の形態を図１ないし図７に基づいて説明する。本実施の形態は、電子機器としてパーソナルコンピュータ等の外部装置に接続されて使用される画像読取装置であるイメージスキャナに適用したものである。
【００１９】
図１は、イメージスキャナ１の概略構成を示す概念図である。このイメージスキャナ１の筐体２の上面部には、原稿（図示せず）を載置するコンタクトガラス３と、シェーディング補正用の白基準板４とが設けられている。白基準板４は、シェーディング補正時の補正データを得るため、主走査方向に設けられた均一濃度のほぼ白色の部材である。
【００２０】
また、コンタクトガラス３上には、原稿を自動的に順に搬送する周知のＡＤＦ（Auto Document Feeder）５が筐体２に対して開閉自在に設けられている。このＡＤＦ５は、コンタクトガラス３上に載置された原稿が浮きあがらないように押える圧板としても機能する。
【００２１】
なお、特に図示しないが、このイメージスキャナ１には、ＡＤＦ５の開閉を検知する開閉センサや、ＡＤＦ５に原稿がセットされたことを検知する原稿センサ等が設けられている。
【００２２】
筐体２の内部であってコンタクトガラス３の下方には、光源６、走査光学系である３枚のミラー７，８，９、レンズ１０等が設けられている。光源６とミラー７，８，９は、図示しない第１および第２走行体を形成し、モータ１２の駆動により、原稿の読取面と基板Ａ上に設けられた光電変換素子であるＣＣＤ(Charge Coupled Device)１１との間の距離を一定に保ちながら副走査方向に移動する。つまり、イメージスキャナ１は、白基準板４やコンタクトガラス３の読取面に対してある角度で光源６から光を照射し、その照射された光を白基準板４または原稿で反射させ、その反射光を３枚のミラー７，８，９およびレンズ１０を経由してＣＣＤ１１に入射させることにより、画像を読み取る仕組みになっている。
【００２３】
また、ＣＣＤ１１が設けられている第一基板である基板Ａは、接続ケーブルであるＦＦＣ（Flexible Flat Cable）１３を介してＣＰＵ（Central Processing Unit）（図示せず）を実装してイメージスキャナ１の動作を制御する第二基板である基板Ｂにシリアル接続されており、基板Ａは基板Ｂにより制御されることになる。つまり、基板Ａおよび基板Ｂには、ＦＦＣ１３に対応した接続手段であるコネクタ（図示せず）が設けられている。また、基板Ｂには、ＣＰＵの他、制御プログラムを格納するＲＯＭ（Read Only Memory）、プログラム実行用のワークメモリとして機能するＲＡＭ（Random Access Memory）、タイマ、カウンタ等（いずれも図示せず）が備えられている。
【００２４】
次に、イメージスキャナ１に内蔵された各部の電気的な接続について図２を参照して説明する。図２に示すように、原稿からの反射光を受光したＣＣＤ１１は入射光量に対応した電圧をアナログ画像信号に変換して出力する。なお、図２ではＣＣＤ１１からの出力は１系統のみ記載してあるが、高速タイプのＣＣＤでは２系統あるいは４系統の出力タイプも存在しており、これらのＣＣＤを用いるものであってもよい。
【００２５】
ＣＣＤ１１から出力されたアナログ画像信号は、サンプリング回路１４にてサンプルホールドされ、リセットノイズ等の高周波成分が除去される。このサンプリング回路１４の出力は、ゲインアンプ１５及びオフセット設定部１６を介して、Ａ／Ｄコンバータ１７へと送られる。なお、ゲインアンプ１５による増幅量は、Ａ／Ｄコンバータ１７のダイナミックレンジを超えない範囲で効率良く使用できるように設定されている。また、オフセット設定部１６のオフセット量は、光量０の場合のＡ／Ｄコンバータ１７の出力が０を割りこまない様に設定される。この設定が大きいとＡ／Ｄコンバータ１７のダイナミックレンジを狭めてしまうので、必要最小限にとどめるのが普通である。
【００２６】
Ａ／Ｄコンバータ１７は、アナログ画像信号を上限基準値、下限基準値に基づいて所定の分解能（例えば８ｂｉｔ）でデジタル画像信号に変換する。このＡ／Ｄコンバータ１７の精度を十分に発揮させるためには、アナログ画像信号がＡ／Ｄコンバータ１７の上限基準値と下限基準値の間を広く使って変化することが必要である。そのため、ゲインアンプ１５での増幅量とオフセット設定部１６でのオフセット量とが、前述したように調整される。なお、これらの調整量は、タイミング信号生成およびＩ／Ｆ部１８からＤ／Ａコンバータ２６，２７を介して、ゲインアンプ１５、オフセット設定部１６にそれぞれ与えられる。Ａ／Ｄコンバータ１７で変換されたデジタル画像信号は、ドライバ２８を介して基板Ｂに出力される。
【００２７】
タイミング信号生成およびＩ／Ｆ部１８は、基板Ｂとのインタフェースを司るとともに、各種タイミング信号の発生タイミングおよび動作モード等の設定を内部レジスタに記憶し、上記設定に基づいてタイミング信号の生成を行う。そして、タイミング信号生成およびＩ／Ｆ部１８から出力された駆動信号がドライバ１９，２０を介してＣＣＤ１１，Ａ／Ｄコンバータ１７にそれぞれ与えられることにより、ＣＣＤ１１，Ａ／Ｄコンバータ１７がそれぞれ駆動される。
【００２８】
加えて、タイミング信号生成およびＩ／Ｆ部１８には、電圧検出手段２１が接続されている。ここで、図３は電圧検出手段２１の構成を示す回路図である。図３に示すように、電圧検出手段２１は、電源２２、抵抗２３、ダイオード２４、コンデンサ２５を接続した回路構成とされており、電源２２のオン時に抵抗２３とコンデンサ２５とで決定される時定数で上昇する電圧（Ｖｏ）が、タイミング信号生成およびＩ／Ｆ部１８のリセット端子（図示せず）に入力されることになる。
【００２９】
次に、ＦＦＣ１３について説明する。ここで、図４はＦＦＣ１３を示す平面図である。図４に示すように、基板Ａと基板Ｂとをシリアル接続するＦＦＣ１３は、両端部に基板Ａ及び基板Ｂに設けられたコネクタと接触する電極面１３ａを有しており、各電極（端子）１３ｂ間のピッチは０．５ｍｍ程度とされている。
【００３０】
ここで、図５は基板Ａ／Ｂの信号線とコネクタのピン番号との対応を示す説明図である。図５に示すように、本実施の形態の基板Ａ／Ｂのコネクタは、３０ピン構成とされており、シリアル通信関連の信号線は、２，３，２８，２９ピンというように、コネクタの端部近傍にアサインしてある。なお、各々の意味合いは、
“ＸＳＣＬＫ” ：シリアル通信するためのクロック
“ＳＩＮ” ：基板Ｂから基板Ａに対するデータ
“ＳＯＵＴ” ：基板Ａから基板Ｂに対するデータ
“ＸＣＳ” ：シリアル通信用のチップセレクト信号
である。なお、その他の信号については、本発明とは直接的には関わりがないのでその説明は省略する。
【００３１】
ここで、図６はシリアル通信関連の信号の出力であって、（ａ）は基板Ｂから基板Ａに書き込みを行う場合を示すタイミングチャート、（ｂ）は基板Ａから基板Ｂが読み取りを行う場合を示すタイミングチャートである。図６（ａ）に示すように、基板Ｂから基板Ａに書き込みを行う場合には（ｗｒｉｔｅ動作）、“ＸＣＳ”をＬｏｗレベルにした後、“ＸＳＣＬＫ”に合わせて“ＳＩＮ”に基板Ａのタイミング生成およびＩ／Ｆ部１８のアドレス（Ａ０〜Ａ３）と書き込みデータ（Ｄ０〜Ｄ７）とを送信する。これにより、“ＸＳＣＬＫ”および“ＳＩＮ”は、“ＸＣＳ”がＬｏｗレベルの間だけ有効になり、指示されたアドレス（Ａ０〜Ａ３）にデータ（Ｄ０〜Ｄ７）が書き込まれることになる。
【００３２】
一方、図６（ｂ）に示すように、基板Ａから基板Ｂが読み取りを行う場合には（ｒｅａｄ動作）、“ＸＣＳ”をＬｏｗレベルにした後、“ＸＳＣＬＫ”に合わせて“ＳＩＮ”に基板Ａのタイミング生成およびＩ／Ｆ部１８のアドレス（Ａ０〜Ａ３）を送信する。これにより、“ＸＳＣＬＫ”および“ＳＩＮ”は、“ＸＣＳ”がＬｏｗレベルの間だけ有効になり、指示されたアドレス（Ａ０〜Ａ３）に対応した内容が“ＳＯＵＴ”から出力され、基板Ｂ側でデータ（Ｄ０〜Ｄ７）を読み取ることになる。
【００３３】
なお、ＳＯＵＴ端子の出力は、電源２２のオン直後にリセット端子電圧（Ｖｏ）が所定の電圧（Ｖｓ）より大きくなった時点でＨｉｇｈレベルになり、それ以前はＬｏｗレベルになるようにしてある。
【００３４】
次に、基板ＢのＣＰＵによる制御処理に基づくイメージスキャナ１の動作について説明する。なお、従来のイメージスキャナによって行なわれている処理と同様の処理についてはその説明を省略し、本実施の形態のイメージスキャナ１が備える特長的な機能である接続異常検知処理について説明する。
【００３５】
ここで、図７は接続異常検知処理の流れを概略的に示すフローチャートである。図７に示すように、電源２２がオンされると（ステップＳ１のＹ）、ステップＳ２に進み、エラー関連のフラグ（READ_ERR，SOUT_ERR）をリセットする。
【００３６】
続くステップＳ３においては、予めリプライ内容がわかっているレジスタまたはリプライ内容の正誤判定が出来るレジスタの内容をシリアル通信にてリードする。本実施の形態においては、予めリプライ内容がわかっている基板ＡのＩＤが“ＩＤ＝val1（任意の値）”か否かを判断している。ここに、通信状態判断手段の機能が実行される。
【００３７】
基板ＡのＩＤが“val1”である場合には（ステップＳ３のＹ）、通信が正常に行われたということになり、コネクタのシリアル通信関連の信号線である“ＸＳＣＬＫ”，“ＳＩＮ”，“ＸＣＳ”，“ＳＯＵＴ”のピン（２，３，２８，２９ピン）がＦＦＣ１３の端子１３ｂに正しく接続されていると判断され、処理を終了する。
【００３８】
一方、基板ＡのＩＤが“val1”でない場合には（ステップＳ３のＮ）、ステップＳ４に進み、正常でないリプライがあったとするエラー関連のフラグ（READ_ERR）が基板Ｂ側で既にセットされているか否かを判断する。
【００３９】
エラー関連のフラグ（READ_ERR）がセットされていない場合には（ステップＳ４のＮ）、エラー関連のフラグ（READ_ERR）をセットした後（ステップＳ５）、基板Ａのレジスタを一旦リセットし（ステップＳ６）、再度ステップＳ３に進んで基板ＡのＩＤが“ＩＤ＝val1（任意の値）”か否かを判断する。ここで、基板Ａのレジスタを一旦リセットして再度ステップＳ３に進むようにしたのは、電源２２をオンにした直後には基板Ａ側の動作が不安定な場合（電源２２をオフした後にすぐにオンした場合等の意図しない動作モードに陥っている場合）を想定したものである。
【００４０】
一方、エラー関連のフラグ（READ_ERR）が既にセットされている場合には（ステップＳ４のＹ）、基板Ａとは正常にシリアル通信できないものと判断して、エラー関連のフラグ（SOUT_ERR）をセットする（ステップＳ７）。そして、このような場合には、ＦＦＣ１３がコネクタに対して斜め挿し等により正常に挿し込まれていない可能性があるため、ステップＳ８に進み、エラー処理を実行する。このエラー処理としては、例えば操作パネル（図示せず）に異常が発生している可能性がある旨を表示する等の報知手段が考えられる。
【００４１】
ここに、コネクタの信号線のライン両端近傍にシリアル通信に使用する信号線（２，３，２８，２９ピン）を位置させ、このシリアル通信に使用する信号線（２，３，２８，２９ピン）を使用したシリアル通信が正常に行われているか否かを判断するだけで、コネクタに対するＦＦＣ１３の接続状態に異常がある可能性を検知することが可能になる。これにより、コネクタに対するＦＦＣ１３の接続状態が異常である可能性があるか否かを検知するための信号線を特に増やすことなく、コネクタに対するＦＦＣ１３の接続状態に異常がある可能性を検知することが可能になる。また、ＦＦＣ１３の接続状態が異常である可能性があるものと判断された場合にはその旨が報知されることにより、不具合解析時間の短縮化が図られるので、サービスマンによる修理の際には、故障箇所の特定がしやすく、短時間で修理を済ませることが可能になる。
【００４２】
次に、本発明の第二の実施の形態を図８に基づいて説明する。なお、本発明の第一の実施の形態において説明した部分と同一部分については同一符号を用い、説明も省略する。本実施の形態は、第一の実施の形態とは接続異常検知処理の流れが異なるものである。
【００４３】
ここで、図８は接続異常検知処理の流れを概略的に示すフローチャートである。図８に示すように、電源２２がオンされると（ステップＳ１１のＹ）、ステップＳ１２に進み、エラー関連のフラグ（READ_ERR，SOUT_ERR）をリセットする。
【００４４】
続いて、“ＳＯＵＴ”の端子（２９ピン）の状態を検知する際の時間制限をするためのタイマ（TIME_RST）をリセットするとともに（ステップＳ１３）、“ＳＯＵＴ”の端子（２９ピン）の状態を連続して正しく検知した回数をカウントするためのカウンタ（ｉ）をリセットし（ステップＳ１４）、ステップＳ１５に進む。
【００４５】
ステップＳ１５では、“ＳＯＵＴ”の端子（２９ピン）の出力レベルがＨｉｇｈであるか否かを判断する。“ＳＯＵＴ”の端子（２９ピン）には電源２２のオン後に電力が供給されるので、正常状態では所定時間後には出力レベルはＨｉｇｈになるはずである。したがって、“ＳＯＵＴ”の端子（２９ピン）の出力レベルがＨｉｇｈでない場合（つまり、出力レベルがＬｏｗである場合）であっても（ステップＳ１５のＮ）、タイマ（TIME_RST）による計測時間が制限時間（t_LIM）を超えていない場合には（ステップＳ１６のＮ）、再度カウンタ（ｉ）をリセットし（ステップＳ１４）、ステップＳ１５に進む。
【００４６】
また、タイマ（TIME_RST）による計測時間が制限時間（t_LIM）を超えた場合には（ステップＳ１６のＹ）、基板Ａとは正常にシリアル通信できないものと判断して、エラー関連のフラグ（SOUT_ERR）をセットし（ステップＳ２３）、エラー処理を実行する（ステップＳ２４）。このエラー処理としては、例えば操作パネル（図示せず）に異常が発生している可能性がある旨を表示する等の報知手段が考えられる。
【００４７】
一方、“ＳＯＵＴ”の端子（２９ピン）の出力レベルがＨｉｇｈである場合には（ステップＳ１５のＹ）、カウンタ（ｉ）を１インクリメントした後（ステップＳ１７）、ステップＳ１８に進み、“ＳＯＵＴ”の端子（２９ピン）の出力レベルがＨｉｇｈである状態を連続して検知した回数がｎ回か否かを判断する。これは、ノイズにより偶然Ｈｉｇｈレベルを読み取った場合や、ＦＦＣ１３のコネクタに対する接続が不安定な状態を排除するためである。
【００４８】
制限時間（t_LIM）内に“ＳＯＵＴ”の端子（２９ピン）の出力レベルがＨｉｇｈである状態を連続して検知した回数がｎ回に達した場合には（ステップＳ１８のＹ）、ステップＳ１９に進み、予めリプライ内容がわかっているレジスタまたはリプライ内容の正誤判定が出来るレジスタの内容をシリアル通信にてリードする。本実施の形態においては、予めリプライ内容がわかっている基板ＡのＩＤが“ＩＤ＝val1（任意の値）”か否かを判断している。
【００４９】
基板ＡのＩＤが“val1”である場合には（ステップＳ１９のＹ）、通信が正常に行われたということになり、コネクタのシリアル通信関連の信号線である“ＸＳＣＬＫ”，“ＳＩＮ”，“ＸＣＳ”，“ＳＯＵＴ”のピン（２，３，２８，２９ピン）がＦＦＣ１３の端子１３ｂに正しく接続されていると判断され、処理を終了する。
【００５０】
一方、基板ＡのＩＤが“val1”でない場合には（ステップＳ１９のＮ）、ステップＳ２０に進み、正常でないリプライがあったとするエラー関連のフラグ（READ_ERR）が基板Ｂ側で既にセットされているか否かを判断する。
【００５１】
エラー関連のフラグ（READ_ERR）がセットされていない場合には（ステップＳ２０のＮ）、エラー関連のフラグ（READ_ERR）をセットした後（ステップＳ２１）、基板Ａのレジスタを一旦リセットし（ステップＳ２２）、再度ステップＳ１３に進んでタイマ（TIME_RST）をリセットする。ここで、基板Ａのレジスタを一旦リセットして再度ステップＳ１３に進むようにしたのは、電源２２をオンにした直後には基板Ａ側の動作が不安定な場合（電源２２をオフした後にすぐにオンした場合等の意図しない動作モードに陥っている場合）を想定したものである。
【００５２】
一方、エラー関連のフラグ（READ_ERR）が既にセットされている場合には（ステップＳ２０のＹ）、基板Ａとは正常にシリアル通信できないものと判断して、エラー関連のフラグ（SOUT_ERR）をセットする（ステップＳ２３）。そして、このような場合には、ＦＦＣ１３がコネクタに対して斜め挿し等により正常に挿し込まれていない可能性があるため、ステップＳ２４に進み、エラー処理を実行する。このエラー処理としては、前述したように“ＳＯＵＴ”の端子（２９ピン）からの出力レベルは通信可能を示唆する出力状態にあることから、ＦＦＣ１３の接続状態の異常ではなく通信関連に異常があるものとして、例えば操作パネル（図示せず）に通信関連に異常がある旨を表示する等の報知手段が考えられる。
【００５３】
ここに、通信可能か否かを示唆するレベル信号を出力可能な信号線である“ＳＯＵＴ”の端子（２９ピン）からの出力レベルが通信可能を示唆する出力状態にならない場合にはコネクタに対するＦＦＣ１３の接続状態は異常である可能性があると判断され、通信可能か否かを示唆するレベル信号を出力可能な信号線である“ＳＯＵＴ”の端子（２９ピン）からの出力レベルが通信可能を示唆する出力状態にあってもシリアル通信が正常に行われていない場合には、ＦＦＣ１３の接続状態の異常ではなく通信関連に異常があるものとして明確に区別することが可能になる。
【００５４】
次に、本発明の第三の実施の形態を図９に基づいて説明する。なお、本発明の第一の実施の形態または第二の実施の形態において説明した部分と同一部分については同一符号を用い、説明も省略する。
【００５５】
ここで、図９は基板Ａ／Ｂの信号線とコネクタのピン番号との対応を示す説明図である。図９に示すように、本実施の形態においては、シリアル通信関連の信号線の端子が２，３，２８，２９ピンというようにコネクタの端部近傍にアサインされているとともに、電源の端子が１５〜１８ピンにアサインされ、それらの電源の端子の両端（１４，１９ピン）にそれぞれ接続検知用の信号線である接続検知１端子と接続検知２端子とがアサインされている。つまり、本実施の形態においては、接続検知１端子と接続検知２端子とが電源の端子（１５〜１８ピン）の両端にアサインしてあることから、ＦＦＣ１３がコネクタに対して斜め挿しされた場合には、電源の端子（１５ピン）と接続検知１端子（１４ピン）とがショートするか、電源の端子（１８ピン）と接続検知２端子（１９ピン）とがショートするかのいずれかになる構成とされている。
【００５６】
次に、本実施の形態の各基板Ａ／Ｂの電気的接続について図１０を参照して説明する。図１０に示すように、接続検知１端子と接続検知２端子とは、基板Ｂにて抵抗（Ｒ３）３１に接続されており、その先は抵抗（Ｒ４）３２及びＣＰＵ３３に接続されている。
【００５７】
このような構成の下に、ＦＦＣ１３がコネクタに対して斜め挿しされ、電源の端子（１５ピン）と接続検知１端子（１４ピン）とがショートするか、電源の端子（１８ピン）と接続検知２端子（１９ピン）とがショートした場合について説明する。ＦＦＣ１３がコネクタに対して斜め挿しされてショートした場合、接続検知１端子（接続検知２端子）の電圧はＶｃｃとなり、ＣＰＵ３３には２つの抵抗３１，３２にて分圧された電圧（Ｖｃｃ＊Ｒ３／（Ｒ３＋Ｒ４））が入力されることになる。したがって、正常時には抵抗（Ｒ３）３２にてプルダウンされているのでＣＰＵ３３はＬｏｗレベルを認識することになるが、ＦＦＣ１３がコネクタに対して斜め挿しされてショートした場合には前述した電圧（Ｖｃｃ＊Ｒ３／（Ｒ３＋Ｒ４））を認識することになるので、抵抗（Ｒ３）３１と抵抗（Ｒ４）３２との値を適切なものにすればＦＦＣ１３がコネクタに対して斜め挿しされて異常が生じていることの検知が可能になっている。ここに、接続状態認識手段の機能が実現されている。
【００５８】
ここで、抵抗（Ｒ３）３１および抵抗（Ｒ４）３２の適切な値とは、
Ｖｃｃ＊Ｒ３／（Ｒ３＋Ｒ４）
が、ＣＰＵ３３がＨｉｇｈと認識するスレッシュレベルより大きくなるようなＲ３、Ｒ４の組み合わせになる値である。
【００５９】
このようにＣＰＵ３３に２つの抵抗３１，３２にて分圧された電圧（Ｖｃｃ＊Ｒ３／（Ｒ３＋Ｒ４））が入力された場合、ＣＰＵ３３は、Ｈｉｇｈレベルであることを認識し、基板Ａとは正常にシリアル通信できないものと判断して、エラー処理を実行する。エラー処理としては、例えば操作パネル（図示せず）に通信関連に異常がある旨を表示する等の報知手段が考えられる。
【００６０】
ここに、コネクタの電源線（１５〜１８ピン）の外側に接続検知用の信号線である接続検知１端子（１４ピン）と接続検知２端子（１９ピン）とを位置させ、接続検知１端子（１４ピン）と接続検知２端子（１９ピン）とからの出力レベルに基づいてコネクタに対するＦＦＣ１３の接続状態が正常であるか否かを判断するだけで、コネクタに対するＦＦＣ１３の接続状態に異常がある可能性を検知することが可能になる。これにより、コネクタに対してＦＦＣ１３が斜め挿しされた場合に電源線（１５〜１８ピン）と、接続検知１端子（１４ピン）または接続検知２端子（１９ピン）とがショートすることによるダメージを最小にとどめることが可能になる。
【００６１】
次に、本発明の第四の実施の形態を図１１に基づいて説明する。なお、本発明の第一の実施の形態ないし第三の実施の形態において説明した部分と同一部分については同一符号を用い、説明も省略する。本実施の形態は、電子機器として複写機を適用したものである。
【００６２】
ここで、図１１は、複写機４０の概略構成を示すブロック図である。この複写機４０は、第一の実施の形態ないし第三の実施の形態で説明したイメージスキャナ１と、このイメージスキャナ１で原稿の画像を読み取った画像データに基づいて、例えば電子写真方式で用紙上に画像の形成を行う画像形成装置であるプリンタ４１からなる。プリンタ４１は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式など、種々の印刷方式を適用することができる。その具体的な構成については周知であるため、詳細な説明は省略する。
【００６３】
この複写機４０によれば、第一の実施の形態ないし第三の実施の形態と同様の作用、効果を奏することができる。
【００６８】
【発明の効果】
請求項５記載の発明によれば、電源線を含む複数の信号線を略ライン状に配列して各信号線を相互に接続する第一の接続手段を有する第一基板と、一端が前記第一基板の前記第一の接続手段に挿し込まれる接続ケーブルと、前記第一の接続手段と同様の構成の第二の接続手段を有して前記接続ケーブルの他端が挿し込まれることにより前記第一基板の各信号線との接続が可能な第二基板と、を備える電子機器において、前記各接続手段における各信号線の配列を前記電源線に近接した外側に接続検知用の信号線を位置させた配列とし、前記接続検知用の信号線からの出力レベルに基づいて前記各接続手段に対する前記接続ケーブルの接続状態が正常であるか否かを判断する接続状態認識手段と、この接続状態認識手段によって前記各接続手段に対する前記接続ケーブルの接続状態が正常でないと判断された場合、前記各接続手段に対する前記接続ケーブルの接続状態が異常である可能性がある旨を報知する報知手段と、を備え、接続手段の電源線の外側に接続検知用の信号線を位置させ、接続検知用の信号線からの出力レベルに基づいて接続手段に対する接続ケーブルの接続状態が正常であるか否かを判断することにより、接続手段に対する接続ケーブルの接続状態に異常がある可能性を検知することができるので、接続手段に対して接続ケーブルが斜め挿しされた場合に電源線と隣の接続検知用の信号線とがショートすることによるダメージを最小にとどめることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態のイメージスキャナの概略構成を示す概念図である。
【図２】イメージスキャナに内蔵された各部の電気的な接続を示すブロック図である。
【図３】電圧検出手段の構成を示す回路図である。
【図４】ＦＦＣを示す平面図である。
【図５】基板の信号線とコネクタのピン番号との対応を示す説明図である。
【図６】シリアル通信関連の信号の出力であって、（ａ）は基板Ｂから基板Ａに書き込みを行う場合を示すタイミングチャート、（ｂ）は基板Ａから基板Ｂが読み取りを行う場合を示すタイミングチャートである。
【図７】接続異常検知処理の流れを概略的に示すフローチャートである。
【図８】本発明の第二の実施の形態の接続異常検知処理の流れを概略的に示すフローチャートである。
【図９】本発明の第三の実施の形態の基板の信号線とコネクタのピン番号との対応を示す説明図である。
【図１０】各基板の電気的接続を示すブロック図である。
【図１１】本発明の第四の実施の形態の複写機の概略構成を示すブロック図である。
【図１２】コネクタに対してＦＦＣが斜め挿しされた状態の一例を示す説明図である。
【符号の説明】
１電子機器
１３接続ケーブル
Ａ第一基板
Ｂ第二基板

Claims

電源線を含む複数の信号線を略ライン状に配列して各信号線を相互に接続する第一の接続手段を有する第一基板と、一端が前記第一基板の前記第一の接続手段に挿し込まれる接続ケーブルと、前記第一の接続手段と同様の構成の第二の接続手段を有して前記接続ケーブルの他端が挿し込まれることにより前記第一基板の各信号線との接続が可能な第二基板と、を備える電子機器において、
前記各接続手段における各信号線の配列を前記電源線に近接した外側に接続検知用の信号線を位置させた配列とし、
前記接続検知用の信号線からの出力レベルに基づいて前記各接続手段に対する前記接続ケーブルの接続状態が正常であるか否かを判断する接続状態認識手段と、
この接続状態認識手段によって前記各接続手段に対する前記接続ケーブルの接続状態が正常でないと判断された場合、前記各接続手段に対する前記接続ケーブルの接続状態が異常である可能性がある旨を報知する報知手段と、を備えることを特徴とする電子機器。
請求項１記載の電子機器において、
前記接続状態認識手段は、前記接続検知用の信号線の出力レベルを分圧する分圧抵抗と、
前記分圧抵抗で分圧されたレベルをスレッシュレベルと比較する比較手段を有することを特徴とする電子機器。
請求項２記載の電子機器において、
前記接続状態認識手段は、前記接続検知用の信号線の出力レベルがローレベルであるとき、前記電源線と前記接続検知用の信号線とのショートがなく前記接続ケーブルの接続状態が正常であると判断することを特徴とする電子機器。