JP3725706B2 - マイクロプロセッサに対する割込み信号を発生するための回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はマイクロプロセッサに対する割込み信号を発生するための回路装置に関する。
【０００２】
【従来の技術】
マイクロプロセッサおよびマイクロコントローラは周知のように回路環境の動作状態を示す信号に対する入力端子を有するので、内部で割込み信号が発生可能であり、それにより割込み状態が表示される。マイクロプロセッサはそれに基づいて目下進行中のプログラムを中断し、また実用新案登録G 94 03 121.5 U1号明細書に記載されているように割込み信号の能動化をレリーズする状態に反応する副プログラムを処理する。
【０００３】
たとえばクロック動作の光モジュール、変換装置の際、または電動機のクロック調節のような複雑なスイッチング機能の制御の際には、多数の個々の状態信号ならびに状態信号の組み合わせにより形成される動作状態を、それらの生起の際にマイクロコントローラによる適当な制御により装置の目下の動作に影響を与えるようにするため、監視する必要がある。互いに無関係に処理される個々の状態信号入力を有する従来のマイクロプロセッサは、その際に過大な要求をされている。
【０００４】
複数の状態信号入力の監視は、確かにソフトウェアにより制御されるサイクリックな照会処理、いわゆるポーリング、により可能である。しかしこれは一方では、監視すべき状態信号入力の数が多い際に少なからざる計算費用を必要とする。他方ではそれにより、割込みをレリーズすべき短時間のみ存在する動作状態が確実に認識されることが保証されていない。
【０００５】
前記の実用新案登録G 94 03 121.5 U1号では、複数の割込み信号がプログラム可能な分配器を介してマイクロプロセッサの割込み信号入力端に与えられる。
【０００６】
ドイツ特許第26 54 241 B1号では割込み信号が1 つの比較器装置により発生され、それにより信号の状態変化がデータバス上で確かめられる。
【０００７】
本発明の課題は、割込み信号を発生するための多数の状態信号の処理の問題に対して適当な解決策を提供することである。
【０００８】
この課題は、本発明によれば、請求項１の特徴を有する回路装置により解決される。
【０００９】
本発明による割込み回路装置は、多数の割込み信号のフレキシブルな、システム要求に適合した監視を可能にする。
【００１０】
第３の論理演算要素の構成に応じて、種々の監視モードが実現され得る。この演算要素がオア演算として構成されているならば、マイクロプロセッサ内部の割込み信号は、状態信号入力の少なくとも１つにそれぞれ照会された条件が存在するときに、能動化される。この演算要素がアンド演算要素であれば、マイクロプロセッサ内部の割込み信号は、状態信号入力の予め定められた組み合わせが存在するときに、能動化される。割込みは、入力された状態信号の特定のパルスパターンが存在するときにのみ、レリーズされる。エッジ検出器の後に接続されているデマルチプレクサの相応の設定により、監視のために利用される入力状態が設定される。続いて監視のために利用される状態が目下確認された状態に関係して構成されると、マイクロプロセッサは割込み制御される状態計算機構（状態マシン）として動作する。マイクロプロセッサの状態信号入力の監視のハードウェア的な実現は、プロセッサの計算キャパシティの追加的な負荷なしに、多数の状態信号から形成される割込み状態の確実な遅れのない認識を可能にする。目的にかなった仕方で、状態信号入力端はポートとしてまとめられる。それらはそれにより共通にマイクロコントローラのＣＰＵにより応答可能である。
【００１１】
【発明の実施の形態】
以下、本発明を図面に示されている実施例により一層詳細に説明する。
【００１２】
図面に示されている実施例では例として、それぞれ１つの外部の論理信号が与えられるべき多数の入力端子に対して、信号ＩＮＴ１またはＩＮＴ２に対する端子１、２が示されている。信号ＩＮＴ１、ＩＮＴ２、…の各々は、マイクロコントローラにより監視かつ制御される全体回路の状態特性を表す。示されている回路によりハードウェア的な論理演算により出力端子３に信号ＩＲが発生される。この信号は、示されている回路が配置されているマイクロプロセッサまたはマイクロコントローラに、割込み信号がシステムのなかに存在することを報知する。信号ＩＮＴ１、ＩＮＴ２は、中間信号ＩＮＴ１′またはＩＮＴ２′を発生する各１つの装置４または５に供給される。これらの中間信号は（第３の）論理演算要素６、図示されている例ではオアゲートに供給される。従って、チップ内部の割込み信号ＩＲは、中間信号ＩＮＴ１′またはＩＮＴ２′の少なくとも１つが能動化されているときに、能動化される。本発明の実施例では、中間信号はさらに別の論理演算要素７、ここではアンドゲートに供給される。切換スイッチまたはマルチプレクサ８が論理演算要素６、７の出力の間を切換える。中間信号は、対応付けられている入力信号端子にそれぞれの監視すべき状態が存在するかどうかを表示する。オア演算要素６により、入力信号端子の少なくとも１つに監視すべき状態が存在するかどうかが確かめられる。切換スイッチ８により二者択一的にアンド演算要素７に切換えられるので、入力端子１、２、…における信号ＩＮＴ１、ＩＮＴ２、…が予め定められた状態組み合わせをとるかどうかが確かめられ得る。切換スイッチ８は、その端子９における制御信号Ｃ１により相応に設定可能である。
【００１３】
中間信号を発生する装置４、５は等しく構成されている。例として装置４が詳細に示されている。入力信号端子１は、上昇エッジに対するエッジ検出器４１および下降エッジに対するエッジ検出器４２に導かれている。出力側でエッジ検出器４１、４２には、各１つのデマルチプレクサ４３または４４が接続されている。デマルチプレクサの一方の出力は、（第１の）論理演算要素、ここではオアゲート４５を介して互いに論理演算され、デマルチプレクサの他方の出力は、（第２の）論理演算要素、ここではオアゲート４６を介して互いに論理結合される。オアゲート４５はメモリ要素４７のセット入力端を制御し、オアゲート４６の出力はそのリセット入力端を制御する。
【００１４】
装置４は以下に説明されるように動作する。入力信号ＩＮＴ１がエッジを有するとき、エッジ検出器４１または４２の１つが応答する。オアゲート４５を介してフリップフロップ４７がセットされ、中間信号ＩＮＴ１′がそれにより能動化される。このことは、入力信号ＩＮＴ１のどれかのレベル変化が中間信号ＩＮＴ１′を能動化することを意味する。デマルチプレクサ４３、４４の設定は、それぞれの制御信号Ｃ２１またはＣ３１を介して制御可能である。装置４の他の図示されていない設定位置で、スイッチ４３がその上側の出力端子４３ａと、またスイッチ４４がその下側の出力端子４４ｂと接続されているときには、中間信号ＩＮＴ１′は、入力信号ＩＮＴ１が正のエッジを有するときに、能動化される。負のエッジの際にはフリップフロップ４７が再びリセットされ、中間信号ＩＮＴ１′がそれにより再び不能動化される。中間信号ＩＮＴ１′はこの例では、端子１にＨレベルが信号ＩＮＴ１に対して与えられているかぎり、能動的である。従って中間信号ＩＮＴ１′は入力端子１におけるＨレベルに感じて発生される。スイッチ４３がその下側の出力端子４３ｂと、またスイッチ４４がその上側の出力端子４４ａと接続されているときには、中間信号ＩＮＴ１′は、端子１にＬレベルが与えられているかぎり、能動化される。信号ＩＮＴ１′はＬレベルに感じて発生される。
【００１５】
目的にかなった仕方で、オアゲート４６の出力端とフリップフロップ４７のリセット入力端との間に、スイッチ４８が配置されている。装置４の上記のＨまたはＬレベルに感じる監視機能に対して、スイッチ４８は導通状態に切換えられている。スイッチ４８を制御する役割は制御信号Ｃ４１がする。スイッチ４８がスイッチ４３、４４の位置４３ａ、４４ｂにおいて開かれているときには、中間信号ＩＮＴ１′は、端子１における入力信号が正の向きのエッジを有するときに、能動化される。負の向きのエッジは無作用にとどまる。フリップフロップ４７のリセット、従ってまた中間信号ＩＮＴ１′の不能動化は、プロセッサによりソフトウェア制御により行われる。中間信号ＩＮＴ１′は、正のエッジによりエッジトリガーされて発生される。Ｌレベルに感じる構成の際（すなわちスイッチ４３、４４が位置４３ｂ、４４ａにある際）、かつスイッチ４８が開かれているときには、中間信号ＩＮＴ１′は負のエッジによりエッジトリガーされて発生される。中間信号ＩＮＴ１′の不能動化はやはりソフトウェア制御により行われる。両スイッチ４３、４４がそれらの下側の出力端子４３ｂまたは４４ｂと接続されており、かつスイッチ４８が開かれているときには、中間信号ＩＮＴ１′は入力端子１における場合によっては生じ得る信号変化により変更されない。入力端子１の監視はその場合には切られている。
【００１６】
それぞれの制御信号Ｃ２１、Ｃ３１、Ｃ４１を介してのスイッチ４３、４４、４８の相応の設定により、装置４は、入力端子１がそれに与えられている入力信号ＩＮＴ１のすべての可能な信号状態または信号変化が監視されるように、構成可能である。装置５および（図示されていない）その他の装置のなかの相応のスイッチのそれぞれの設定により、それぞれ対応付けられている状態信号ＩＮＴ１、ＩＮＴ２、…がすべての可能な信号状態および信号移行を監視され得る。
【００１７】
スイッチ８がオアゲート６と接続されているときには、マイクロプロセッサ内部の割込み信号ＩＲは、入力端１、２、…の少なくとも１つに探索される状態が生じているときに、発生される。スイッチ８がアンドゲート７と接続されているときには、マイクロプロセッサ内部の割込み信号ＩＲは、すべての入力端１、２、…に監視のために設定された信号状態が同時に存在するときに、発生される。スイッチ８の後者の設定の際には、監視はシステムの特定の全体状態の生起の後に、たとえばすべての入力端にエッジに感じる設定の際（すなわちスイッチ４８が開いている際）に、それぞれの装置のなかのフリップフロップが（ソフトウェアを介して）リセットされた後に、相応のエッジが生起しているときに、可能である。
【００１８】
目的にかなった仕方で、制御信号Ｃ２１、Ｃ３１、Ｃ４１、Ｃ２２、Ｃ３２、Ｃ４２、…はメモリ１０から与えられる。これらの信号の各々はメモリの１つのビットから発せられる。従って、マイクロコントローラは、これらの制御信号を介して設定された目下の監視すべき状態を確かめた後にメモリ１０により予め定められた続いて監視すべき状態が構成され、その生起に関して続いて入力端子１、２、…に与えられている状態信号が監視されることによって、割込み制御される状態計算機構または状態マシンとして動作させられ得る。
【００１９】
目的にかなった仕方で、切換スイッチ８の後に擾乱パルスを抑制するための装置が配置される。そのために切換スイッチ８は出力側で一方では直接的な接続１１を介して、また他方では設定可能な遅れを有する遅延要素１２を介してアンドゲート１３と接続されており、その出力端３にマイクロプロセッサ内部の割込み信号ＩＲが与えられている。遅延要素１２はたとえばフリップフロップから成る連鎖または入力信号ＩＮＴ１、ＩＮＴ２、…のスイッチングエッジと比較して高いクロック周波数により動作するカウンタである。それにより擾乱パルスがハードウェア的にフィルタ除去される。
【００２０】
オアゲート６が出力端３にスイッチ８を介して通過接続されている回路の応用は、クロック動作の光モジュールまたは変換装置における電力用半導体スイッチのスイッチ温度の監視にある。特別に構成された電力用半導体スイッチは、超過温度を表示する信号を発生する。これらの信号は入力端子１、２、…に与えられる。スイッチの１つが超過温度を示すとき、このことは割込み信号ＩＲの能動化に通じ、それによってマイクロコントローラが直ちに反応し、逆方向の制御を行い得る。
【００２１】
アンドゲート７がスイッチ８を介して出力端子３に接続されている応用は、電動機の瞬時回転角に関係して励磁を定めるべき同期電動機の調節にある。入力端子１、２、…と接続されている多数の制御線を介して、電動機の瞬時角位置が確認される。照会された回転角の到達は、マイクロコントローラに割込み信号ＩＲを介して報知され、マイクロコントローラがそれに基づいて変換装置のスイッチングトランジスタを、回転角に関係して電動機の励磁が正しく行われるように設定する。電動機の確認された瞬時角位置に関係して、装置４、５、…のなかのスイッチは、続いて期待されるべき電動機位置に対するパターンに従って設定される。純粋にハードウェアに基づく割込み信号の発生により、マイクロコントローラは追加的な計算費用を負荷されない。このようなクロック動作のシステムのなかで擾乱信号が生起し得るので、遅延回路１１、１２、１３は短時間の擾乱を有効にハードウェア的に抑制する役割をする。
【００２２】
装置４、５、…のなかに配置されているスイッチの適当なプログラミングに基づいて、それぞれ対応付けられている入力端子１、２、…における信号が、状態信号パターンの各任意の組み合わせを監視され、組み合わせを確認した後にマイクロプロセッサにより予め定められた反応が実行される。割込み構造はフレキシブルかつ簡単にプログラム可能であり、追加的な計算費用を必要としない。
【図面の簡単な説明】
【図１】複数の外部の状態信号入力に対してマイクロプロセッサ内部の割込み信号を発生するための回路装置。
【符号の説明】
１、２ 入力端子
３ 出力端子
４、５ 中間信号を発生するための装置
６、７ 論理演算要素
８ 切換スイッチ、マルチプレクサ
１２ 遅延要素
１３ 論理演算要素
４１、４２ エッジ検出器
４３、４４ デマルチプレクサ
４５、４６ 論理演算要素
４７ メモリ要素
４８ スイッチ

Claims (6)

1. マイクロプロセッサのなかの副プログラムの処理を行わせるために能動化される、マイクロプロセッサに対する割込み信号を発生するための回路装置において、
   ａ）各１つの論理信号（ＩＮＴ１、ＩＮＴ２）を与えるための少なくとも２つの入力信号端子（１、２）と、
   ｂ）入力端子（１、２）に対応付けられている、中間信号（ＩＮＴ１′、ＩＮＴ２′）を発生するための各１つの装置（４、５）とを含み、該装置（４，５）は、
   ｂ１）それぞれ上昇エッジに対する第１のエッジ検出器（４１）と下降エッジに対する第２のエッジ検出器（４２）とを含んでおり、それらが入力側で対応付けられている入力端子（１）と接続されており、
   ｂ２）エッジ検出器（４１、４２）の後に接続されている各１つのデマルチプレクサ（４３、４４）を含んでおり、それらの第１の出力端（４３ａ、４４ａ）がオア論理の第１の論理演算要素（４５）に、またそれらの第２の出力端（４３ｂ、４４ｂ）がオア論理の第２の論理演算要素（４６）に接続されており、
   ｂ３）メモリ要素（４７）を含み、そのセット入力端（Ｓ）がオア論理の第１の論理演算要素（４５）と、またそのリセット入力端（Ｒ）がオア論理の第２の論理演算要素（４６）と接続されており、
   ｃ）オア論理の第３の論理演算要素（６）を含んでおり、それに中間信号（ＩＮＴ１′、ＩＮＴ２′）が供給され、その出力側から割込み信号（ＩＲ）が取出されることを特徴とするマイクロプロセッサに対する割込み信号を発生するための回路装置。
2. アンド論理の別の論理演算要素（７）が設けられており、それに中間信号（ＩＮＴ１′、ＩＮＴ２′）が供給され、前記第３および前記別の論理演算要素（６、７）が出力側で１つのマルチプレクサ（８）に接続されており、その出力側から割込み信号（ＩＲ）が取出されることを特徴とする請求項１記載の回路装置。
3. アンド論理の第４の論理演算要素（１３）が設けられており、それが入力側でマルチプレクサ（８）の出力端と一方では遅延要素（１２）を介して、また他方ではこの遅延要素（１２）を迂回して接続されており、また割込み信号（ＩＲ）が出力側で前記アンド論理の第４の論理演算要素（１３）から取出されることを特徴とする請求項２記載の回路装置。
4. 前記装置（４、５）の１つのなかで前記オア論理の第１または第２の論理演算要素（４５、４６）と前記メモリ要素（４７）との間にスイッチ（４８）が接続されていることを特徴とする請求項１ないし３の１つに記載の回路装置。
5. メモリワードを記憶するためのメモリ（１０）が設けられており、そのメモリワードが選択的に読出され、読出されたメモリワード（Ｃ２１、Ｃ３１、Ｃ２２、Ｃ３２）のビットのそれぞれ１つがデマルチプレクサ（４３、４４）の１つにそのスイッチング状態を制御するために与えられることを特徴とする請求項１ないし４の１つに記載の回路装置。
6. 読出されたメモリワードのビット（Ｃ４１、Ｃ４２）の１つが前記スイッチ（４８）にそのスイッチング状態を制御するために与えられることを特徴とする請求項４または５記載の回路装置。

Images