JP3717478B2 - ビット誤り試験方法及び装置 - Google Patents
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Description
【技術分野】
本発明はビット誤り試験方法及び装置に関し、特に複数の通信装置のビット誤りを測定することにより試験を行う方法及び装置に関するものである。
【背景技術】
複数の通信装置を効率良く試験する方法及び装置としては、次に示す従来技術が既に提案されている。
従来技術 (1)( 図 6 参照 )
n(n≧2)個の被測定装置3-1〜3-nと同じ数だけ、信号発生装置1-1〜1-n及びビット誤り測定装置5-1〜5-nを設けて、各測定系を並列に構成し、信号発生装置1-1〜1-nで発生された試験信号をそれぞれ被測定装置3-1〜3-nに与え、これらの出力信号をそれぞれビット誤り測定装置5-1〜5-nに送ってビット誤り(ビット誤り率)を測定する。このようにして得られた各測定系のビット誤りは、共通の測定制御装置10に送られ、この測定制御装置10によって信号発生装置1-1〜1-nを共通に制御することにより、各被測定装置3-1〜3-nの並行試験を行っている。
従来技術 (2)( 図 7 参照 )
n個の被測定装置3-1〜3-nに対して共通の1台の信号発生装置1のみを接続する。この信号発生装置1からの共通試験信号を被測定装置3-1〜3-nに与え、これらの出力信号をビット誤り測定装置5-1〜5-nで測定して、上記の従来技術(1)と同様に測定制御装置10を経由して信号発生装置1を制御することにより、各被測定装置3-1〜3-nの並行試験を行っている。
従来技術 (3)( 図 8 参照 )
上記の従来技術(2)と同様に被測定装置3-1〜3-nに対して1台の信号発生装置１と1台のビット誤り測定装置5のみを設けると共に各被測定装置3-1〜3-nがタンデム接続されている。そして、信号発生装置１からの試験信号は被測定装置3-1に与え、その出力信号を被測定装置3-2〜3-nを順次経由してビット誤り測定装置5に与えるようにしている。
しかしながら、上記の従来技術(1)の場合には、1台の信号発生装置と1台の被測定装置と1台のビット誤り測定装置によって構成される一つの測定系を単純に複数設けたものと変わりがなく、これら複数の測定系を共通の測定制御装置10によって自動制御することにより測定作業の無人化を図っているに過ぎない。このため、信号発生装置やビット誤り測定装置という高価な測定装置を、並行測定したい被測定装置の数だけ用意しなければならず、測定系の規模とコストが肥大化してしまう。
また、個々の被測定装置の制御自体は同時に行えず、順番に設定とデータ収集を行わなければならないので、全体として測定速度が遅くなってしまう。
また、上記の従来技術(2)の場合には、信号発生装置は１台で済むが、この信号発生装置の出力を単に共通して被測定装置3-1〜3-nに送っているだけであるので、ビット誤り測定装置はやはりn個必要でありその台数を減らすことはできない。
さらに、上記の従来技術(3)の場合には、1台の信号発生装置と1台のビット誤り測定装置で済むが、被測定装置3-1〜3-nの途中でビット誤りが発生してしまうと、その被測定装置の出力信号がビット誤りを含んだ信号になってしまうので、それ以降に接続された被測定装置の測定ができなくなってしまい、結果的に全ての被測定装置でビット誤りがあったか否かの判定しかできない。
従って本発明は、1台の信号発生装置と１台のビット誤り測定装置を用いて複数の被測定装置を並行して試験することができる方法及び装置を提供することを目的とする。
【発明の開示】
上記の目的を達成するため、本発明に係るビット誤り試験方法は、試験用の直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配し、該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換し、各被測定装置の出力信号及び該チャネル判別信号を、該分配時の方式に対応して多重し、該多重した信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出する、ステップを備えたことを特徴としている。
また、このような本発明に係るビット誤り試験方法を実施する装置としては、試験用の直列信号を発生する信号発生装置と、該直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配する信号分配装置と、該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換するチャネル判別信号発生回路と、各被測定装置の出力信号及び該チャネル判別信号を、該信号分配装置の分配方式に対応して多重する信号多重装置と、該信号多重装置の出力信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出するビット誤り測定装置と、で構成することができる。
なお、上記のチャネル判別信号としては、該冗長チャネルの通過信号の全ビットを反転した信号を用いることができる。
このような本発明の方法及び装置を、図1〜図4を参照して以下に具体的に説明する。
図1は、本発明に係るビット誤り試験方法及び装置における試験信号の分配/多重原理を示したものであり、信号発生装置1と、例えばn=10チャネル用の1台の信号分配装置2と該10チャネルに対応した被測定装置3-1〜3-10と1台のビット誤り測定装置5とを含んでいる。
信号発生装置1は、フレームのない信号速度F(b/s)の試験パルス信号(例えば、“0”/“1”の出現率約50％の擬似ランダムパターン)Sを発生するものであり、ビット誤り測定装置5と非同期で動作する。この信号発生装置1で発生された直列の試験信号Sは信号分配装置2に送られる。
この信号分配装置2は、試験信号Sを、10チャネル分の並列信号に変換して被測定装置3-1〜3-10に分配する。図示の例では、最初の10チャネルに相当するビット番号「1」〜「0」の各論理信号“1”,“0”,“1”…“1”がそれぞれ被測定装置3-1〜3-10に送られる。ビット番号「A」以降の論理信号も同様にして10チャネル分ずつ被測定装置3-1〜3-10に分配される。
このように、信号速度F(b/s)の試験信号Sは、10分の1の信号速度F/10(b/s)の並列信号に変換されて、同時に被測定装置3-1〜3-10に分配されることになる。
これらの被測定装置3-1〜3-10を通過した信号は、信号多重装置4に送られる。この信号多重装置4は、信号分配装置2の分配方式に対応して被測定装置3-1〜3-10の各出力信号を多重し、ビット誤り測定装置5に送る。従って、信号分配装置2と信号多重装置4との間では、試験信号Sが擬似ランダムパターンであっても信号パターンの法則が維持され、且つ被測定装置3-1〜3-10で発生したビットエラーも含めた信号としてビット誤り測定することができる。
従って、ビット誤り測定装置5においては、多重された信号を自己同期することができ、ビット誤りを一度測定すれば、接続された被測定装置3-1〜3-10のビット誤り測定を同時に行うことができる。
しかしながら、図1に示すように試験信号Sを単に分配/多重しただけの並行測定系では、接続された被測定装置3-1〜3-10を並列に測定できるものの、ビット誤り測定装置5で測定したエラービットの発生位置を解析しても、測定開始点と分配/多重の起点との位置関係が判別できないので、ビットエラーが発生した被測定装置を特定できず、全体としてのビット誤り率の傾向が確認できるだけで各々の被測定位置のビット誤りとして測定することができない。
そこで本発明では、図2に示すように、10チャネルの内の9チャネルを被測定装置3-1〜3-9に割り当て、残りの1チャネル(CH10)をチャネル位置判別用の冗長チャネルとする。そして、この冗長チャネルCH10に、被測定装置3-1〜3-9を通った信号と区別可能なチャネル判別信号を発生させるチャネル判別信号発生回路6を接続することにより、信号多重装置4において信号多重した後にビット誤り測定装置5でビット誤りを解析するとき、この多重信号の中からチャネル判別信号を検出すれば、ビットエラーを起こした被測定装置を特定することが可能となる。図2の例では被測定装置3-mにおいてX個のビットエラーが生じたことを検出することができる。
このチャネル判別信号発生回路6は、例えば、冗長チャネルCH10を通過する信号の全てのビットを反転させるものであり、信号多重装置4で多重した信号の中でこのチャネル判別信号発生回路6を通った冗長チャネルCH10の信号を論理的に全ビットエラー(エラー率100％)になるようにしている。
すなわち、ビット誤り測定に用いる信号のビットパターンは例えば、擬似ランダムパターンであり、“0”と“1”の出現率はほぼ50％であるので、最悪の伝送路状態である信号断状態(“0”または“1”に固定された状態)でもビットエラー率としては100％にはならないので、全ビットエラー(エラー率100％)の信号をチャネル判別信号とすれば、これと他のチャネルを通過する信号とを明確に区別することができる。
これに関して図3及び図4に示した例を参照すると、信号分配装置2においては、冗長チャネルCH10に割り当てられているチャネル判別信号発生回路6が、実際に測定を行ったときのチャネル番号が“7”であったとすると、10チャネル毎のサイクルにおいては常に7チャネル目が全ビットエラーとなるのでここが起点となり、図4に示した10チャネル毎の第1サイクルにおいては、全ビットエラーの7チャネル目に対し、4チャネル目と9チャネル目にビットエラーが発生していることが黒四角で示されている。
この場合の4チャネル目と9チャネル目はそれぞれ、信号分配装置2における7チャネル目(CH7)および2チャネル目(CH2)に相当するので、被測定装置3-7及び3-2がビットエラーを起こしたことが分かることになる。
このようにして、多重数とエラービットの位置から全ビットエラーとなるチャネルと検出すれば、多重サイクルの起点となるチャネル位置判別用のチャネルの位置と被測定装置の位置関係を特定することができ、エラービットがどの被測定装置で発生したかを特定することが可能となる。
【発明を実施するための最良の形態】
図５は、図1及び2に示した本発明に係るビット誤り試験方法及び装置の具体的な実施例を示したものである。
この実施例においては、同図に示した信号発生装置1としては、2.4G(b/s)の試験信号Sを発生するものであり、信号分配装置2は、16出力チャネルを有するS/P(直並列)変換器を有している。従って、1〜15チャネル分は被測定装置としてのモジュール3-1〜3-15に割り当て、16チャネル目(CH16)をチャネル判別信号発生回路としての全ビットエラー発生回路6に割り当てている。
この実施例においては、被測定モジュール3-1〜3-15が光電気変換(O/E)を行うものであるので、これらの被測定モジュール3-1〜3-15の前段において、電気光変換(E/O)を行うマスター光モジュールM1〜M15と光パワー調整器ATT1〜ATT15との直列回路をそれぞれ挿入している。
さらに、信号多重装置4としては、信号分配装置としてのS/P変換器2に対応したP/S(並直列)変換器を用いており、この出力信号は信号発生装置1に対応した2.4G(b/s)のビット誤り測定装置5に送られるようになっている。
動作において、2.4G(b/s)の試験信号SをS/P変換器2で16チャネルCH1〜CH16にパラレル分岐し、チャネルCH1〜CH15のマスター光モジュールM1〜M15に同時に入力し、チャネルCH16は、チャネル位置判定用の全ビットエラー発生回路6に入力する。
マスター光モジュールM1〜M15の光出力を、光パワー調整器ATT1〜ATT15を介して15個の被測定モジュール3-1〜3-15に入力し、入力パワーを同時に調整する。
被測定モジュール3-1〜3-15の電気出力をP/S変換器4で2.4G（b/s）の信号に多重し、この多重された2.4G（b/s）信号のビット誤りを測定することにより、15個の被測定モジュール3-1〜3-15のビット誤り率を一度に測定することが可能となる。
この時、全ビットエラー(100％エラー)となるチャネルCH16を起点にして位置を特定するので、ビット単位でエラー発生率を解析し各チャネル毎にヒストグラム計算することにより個々の被測定モジュール3-1〜3-15のビット誤り率を測定することができる。
以上のように、本発明に係るビット誤り試験方法及び装置によれば、試験用の直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配し、該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換し、各被測定装置の出力信号及び該チャネル判別信号を、該分配時の方式に対応して多重し、該多重した信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出するように構成したので、一対の信号発生装置とビット誤り測定装置を有する測定系で多数の被測定装置の、各々のビット誤り率を同時に且つ高速に測定することが可能となる。これにより通信装置の試験効率向上を安価に実現させることができる。
本発明はビット誤り試験方法及び装置に関し、特に複数の通信装置のビット誤りを測定することにより試験を行う方法及び装置に関するものである。
【背景技術】
複数の通信装置を効率良く試験する方法及び装置としては、次に示す従来技術が既に提案されている。
従来技術 (1)( 図 6 参照 )
n(n≧2)個の被測定装置3-1〜3-nと同じ数だけ、信号発生装置1-1〜1-n及びビット誤り測定装置5-1〜5-nを設けて、各測定系を並列に構成し、信号発生装置1-1〜1-nで発生された試験信号をそれぞれ被測定装置3-1〜3-nに与え、これらの出力信号をそれぞれビット誤り測定装置5-1〜5-nに送ってビット誤り(ビット誤り率)を測定する。このようにして得られた各測定系のビット誤りは、共通の測定制御装置10に送られ、この測定制御装置10によって信号発生装置1-1〜1-nを共通に制御することにより、各被測定装置3-1〜3-nの並行試験を行っている。
従来技術 (2)( 図 7 参照 )
n個の被測定装置3-1〜3-nに対して共通の1台の信号発生装置1のみを接続する。この信号発生装置1からの共通試験信号を被測定装置3-1〜3-nに与え、これらの出力信号をビット誤り測定装置5-1〜5-nで測定して、上記の従来技術(1)と同様に測定制御装置10を経由して信号発生装置1を制御することにより、各被測定装置3-1〜3-nの並行試験を行っている。
従来技術 (3)( 図 8 参照 )
上記の従来技術(2)と同様に被測定装置3-1〜3-nに対して1台の信号発生装置１と1台のビット誤り測定装置5のみを設けると共に各被測定装置3-1〜3-nがタンデム接続されている。そして、信号発生装置１からの試験信号は被測定装置3-1に与え、その出力信号を被測定装置3-2〜3-nを順次経由してビット誤り測定装置5に与えるようにしている。
しかしながら、上記の従来技術(1)の場合には、1台の信号発生装置と1台の被測定装置と1台のビット誤り測定装置によって構成される一つの測定系を単純に複数設けたものと変わりがなく、これら複数の測定系を共通の測定制御装置10によって自動制御することにより測定作業の無人化を図っているに過ぎない。このため、信号発生装置やビット誤り測定装置という高価な測定装置を、並行測定したい被測定装置の数だけ用意しなければならず、測定系の規模とコストが肥大化してしまう。
また、個々の被測定装置の制御自体は同時に行えず、順番に設定とデータ収集を行わなければならないので、全体として測定速度が遅くなってしまう。
また、上記の従来技術(2)の場合には、信号発生装置は１台で済むが、この信号発生装置の出力を単に共通して被測定装置3-1〜3-nに送っているだけであるので、ビット誤り測定装置はやはりn個必要でありその台数を減らすことはできない。
さらに、上記の従来技術(3)の場合には、1台の信号発生装置と1台のビット誤り測定装置で済むが、被測定装置3-1〜3-nの途中でビット誤りが発生してしまうと、その被測定装置の出力信号がビット誤りを含んだ信号になってしまうので、それ以降に接続された被測定装置の測定ができなくなってしまい、結果的に全ての被測定装置でビット誤りがあったか否かの判定しかできない。
従って本発明は、1台の信号発生装置と１台のビット誤り測定装置を用いて複数の被測定装置を並行して試験することができる方法及び装置を提供することを目的とする。
【発明の開示】
上記の目的を達成するため、本発明に係るビット誤り試験方法は、試験用の直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配し、該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換し、各被測定装置の出力信号及び該チャネル判別信号を、該分配時の方式に対応して多重し、該多重した信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出する、ステップを備えたことを特徴としている。
また、このような本発明に係るビット誤り試験方法を実施する装置としては、試験用の直列信号を発生する信号発生装置と、該直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配する信号分配装置と、該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換するチャネル判別信号発生回路と、各被測定装置の出力信号及び該チャネル判別信号を、該信号分配装置の分配方式に対応して多重する信号多重装置と、該信号多重装置の出力信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出するビット誤り測定装置と、で構成することができる。
なお、上記のチャネル判別信号としては、該冗長チャネルの通過信号の全ビットを反転した信号を用いることができる。
このような本発明の方法及び装置を、図1〜図4を参照して以下に具体的に説明する。
図1は、本発明に係るビット誤り試験方法及び装置における試験信号の分配/多重原理を示したものであり、信号発生装置1と、例えばn=10チャネル用の1台の信号分配装置2と該10チャネルに対応した被測定装置3-1〜3-10と1台のビット誤り測定装置5とを含んでいる。
信号発生装置1は、フレームのない信号速度F(b/s)の試験パルス信号(例えば、“0”/“1”の出現率約50％の擬似ランダムパターン)Sを発生するものであり、ビット誤り測定装置5と非同期で動作する。この信号発生装置1で発生された直列の試験信号Sは信号分配装置2に送られる。
この信号分配装置2は、試験信号Sを、10チャネル分の並列信号に変換して被測定装置3-1〜3-10に分配する。図示の例では、最初の10チャネルに相当するビット番号「1」〜「0」の各論理信号“1”,“0”,“1”…“1”がそれぞれ被測定装置3-1〜3-10に送られる。ビット番号「A」以降の論理信号も同様にして10チャネル分ずつ被測定装置3-1〜3-10に分配される。
このように、信号速度F(b/s)の試験信号Sは、10分の1の信号速度F/10(b/s)の並列信号に変換されて、同時に被測定装置3-1〜3-10に分配されることになる。
これらの被測定装置3-1〜3-10を通過した信号は、信号多重装置4に送られる。この信号多重装置4は、信号分配装置2の分配方式に対応して被測定装置3-1〜3-10の各出力信号を多重し、ビット誤り測定装置5に送る。従って、信号分配装置2と信号多重装置4との間では、試験信号Sが擬似ランダムパターンであっても信号パターンの法則が維持され、且つ被測定装置3-1〜3-10で発生したビットエラーも含めた信号としてビット誤り測定することができる。
従って、ビット誤り測定装置5においては、多重された信号を自己同期することができ、ビット誤りを一度測定すれば、接続された被測定装置3-1〜3-10のビット誤り測定を同時に行うことができる。
しかしながら、図1に示すように試験信号Sを単に分配/多重しただけの並行測定系では、接続された被測定装置3-1〜3-10を並列に測定できるものの、ビット誤り測定装置5で測定したエラービットの発生位置を解析しても、測定開始点と分配/多重の起点との位置関係が判別できないので、ビットエラーが発生した被測定装置を特定できず、全体としてのビット誤り率の傾向が確認できるだけで各々の被測定位置のビット誤りとして測定することができない。
そこで本発明では、図2に示すように、10チャネルの内の9チャネルを被測定装置3-1〜3-9に割り当て、残りの1チャネル(CH10)をチャネル位置判別用の冗長チャネルとする。そして、この冗長チャネルCH10に、被測定装置3-1〜3-9を通った信号と区別可能なチャネル判別信号を発生させるチャネル判別信号発生回路6を接続することにより、信号多重装置4において信号多重した後にビット誤り測定装置5でビット誤りを解析するとき、この多重信号の中からチャネル判別信号を検出すれば、ビットエラーを起こした被測定装置を特定することが可能となる。図2の例では被測定装置3-mにおいてX個のビットエラーが生じたことを検出することができる。
このチャネル判別信号発生回路6は、例えば、冗長チャネルCH10を通過する信号の全てのビットを反転させるものであり、信号多重装置4で多重した信号の中でこのチャネル判別信号発生回路6を通った冗長チャネルCH10の信号を論理的に全ビットエラー(エラー率100％)になるようにしている。
すなわち、ビット誤り測定に用いる信号のビットパターンは例えば、擬似ランダムパターンであり、“0”と“1”の出現率はほぼ50％であるので、最悪の伝送路状態である信号断状態(“0”または“1”に固定された状態)でもビットエラー率としては100％にはならないので、全ビットエラー(エラー率100％)の信号をチャネル判別信号とすれば、これと他のチャネルを通過する信号とを明確に区別することができる。
これに関して図3及び図4に示した例を参照すると、信号分配装置2においては、冗長チャネルCH10に割り当てられているチャネル判別信号発生回路6が、実際に測定を行ったときのチャネル番号が“7”であったとすると、10チャネル毎のサイクルにおいては常に7チャネル目が全ビットエラーとなるのでここが起点となり、図4に示した10チャネル毎の第1サイクルにおいては、全ビットエラーの7チャネル目に対し、4チャネル目と9チャネル目にビットエラーが発生していることが黒四角で示されている。
この場合の4チャネル目と9チャネル目はそれぞれ、信号分配装置2における7チャネル目(CH7)および2チャネル目(CH2)に相当するので、被測定装置3-7及び3-2がビットエラーを起こしたことが分かることになる。
このようにして、多重数とエラービットの位置から全ビットエラーとなるチャネルと検出すれば、多重サイクルの起点となるチャネル位置判別用のチャネルの位置と被測定装置の位置関係を特定することができ、エラービットがどの被測定装置で発生したかを特定することが可能となる。
【発明を実施するための最良の形態】
図５は、図1及び2に示した本発明に係るビット誤り試験方法及び装置の具体的な実施例を示したものである。
この実施例においては、同図に示した信号発生装置1としては、2.4G(b/s)の試験信号Sを発生するものであり、信号分配装置2は、16出力チャネルを有するS/P(直並列)変換器を有している。従って、1〜15チャネル分は被測定装置としてのモジュール3-1〜3-15に割り当て、16チャネル目(CH16)をチャネル判別信号発生回路としての全ビットエラー発生回路6に割り当てている。
この実施例においては、被測定モジュール3-1〜3-15が光電気変換(O/E)を行うものであるので、これらの被測定モジュール3-1〜3-15の前段において、電気光変換(E/O)を行うマスター光モジュールM1〜M15と光パワー調整器ATT1〜ATT15との直列回路をそれぞれ挿入している。
さらに、信号多重装置4としては、信号分配装置としてのS/P変換器2に対応したP/S(並直列)変換器を用いており、この出力信号は信号発生装置1に対応した2.4G(b/s)のビット誤り測定装置5に送られるようになっている。
動作において、2.4G(b/s)の試験信号SをS/P変換器2で16チャネルCH1〜CH16にパラレル分岐し、チャネルCH1〜CH15のマスター光モジュールM1〜M15に同時に入力し、チャネルCH16は、チャネル位置判定用の全ビットエラー発生回路6に入力する。
マスター光モジュールM1〜M15の光出力を、光パワー調整器ATT1〜ATT15を介して15個の被測定モジュール3-1〜3-15に入力し、入力パワーを同時に調整する。
被測定モジュール3-1〜3-15の電気出力をP/S変換器4で2.4G（b/s）の信号に多重し、この多重された2.4G（b/s）信号のビット誤りを測定することにより、15個の被測定モジュール3-1〜3-15のビット誤り率を一度に測定することが可能となる。
この時、全ビットエラー(100％エラー)となるチャネルCH16を起点にして位置を特定するので、ビット単位でエラー発生率を解析し各チャネル毎にヒストグラム計算することにより個々の被測定モジュール3-1〜3-15のビット誤り率を測定することができる。
以上のように、本発明に係るビット誤り試験方法及び装置によれば、試験用の直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配し、該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換し、各被測定装置の出力信号及び該チャネル判別信号を、該分配時の方式に対応して多重し、該多重した信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出するように構成したので、一対の信号発生装置とビット誤り測定装置を有する測定系で多数の被測定装置の、各々のビット誤り率を同時に且つ高速に測定することが可能となる。これにより通信装置の試験効率向上を安価に実現させることができる。
Claims (5)
- 試験用の直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配し、
該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換し、
各被測定装置の出力信号及び該チャネル判別信号を、該分配時の方式に対応して多重し、
該多重した信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出する、
ステップを備えたことを特徴とするビット誤り試験方法。 - 請求の範囲１において、
該チャネル判別信号が、該冗長チャネルの通過信号の全ビットを反転した信号であることを特徴としたビット誤り試験方法。 - 請求の範囲１又は２において、
該試験用信号が、擬似ランダムパターンを有することを特徴としたビット誤り試験方法。 - 試験用の直列信号を発生する信号発生装置と、
該直列信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変換して各チャネルに分配する信号分配装置と、
該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル判別信号に変換するチャネル判別信号発生回路と、
各被測定装置の出力信号及び該チャネル判別信号を、該信号分配装置の分配方式に対応して多重する信号多重装置と、
該信号多重装置の出力信号からビット誤りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検出するビット誤り測定装置と、
を備えたことを特徴とするビット誤り試験装置。 - 請求の範囲４において、
該チャネル判別信号が、該冗長チャネルの通過信号の全ビットを反転した信号であることを特徴としたビット誤り試験装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2001/003265 WO2002087138A1 (fr) | 2001-04-17 | 2001-04-17 | Procede et dispositif pour analyser des erreurs sur bits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2002087138A1 JPWO2002087138A1 (ja) | 2004-08-12 |
| JP3717478B2 true JP3717478B2 (ja) | 2005-11-16 |
Family
ID=11737254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002584524A Expired - Fee Related JP3717478B2 (ja) | 2001-04-17 | 2001-04-17 | ビット誤り試験方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7249293B2 (ja) |
| JP (1) | JP3717478B2 (ja) |
| WO (1) | WO2002087138A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006020267B4 (de) * | 2006-04-27 | 2020-12-03 | Endress+Hauser SE+Co. KG | Verfahren zur Anzeige der Qualität einer digitalen Kommunikationsverbindung für Feldgeräte der Automatisierungstechnik |
| JP4704278B2 (ja) * | 2006-05-23 | 2011-06-15 | 株式会社アドバンテスト | 試験装置および試験方法 |
| CN106301605B (zh) * | 2015-05-12 | 2021-08-03 | 是德科技股份有限公司 | 用于多信道射频通信设备的测试和/或校准的系统和方法 |
| CN107026695B (zh) * | 2016-02-02 | 2021-06-01 | 是德科技股份有限公司 | 测试校准包括数字接口的多入多出天线阵列的系统和方法 |
| US10393327B2 (en) * | 2016-03-22 | 2019-08-27 | Joseph F. Domingo | Lumen wand |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110374Y2 (ja) * | 1980-04-18 | 1986-04-03 | ||
| JPS56155551A (en) | 1980-05-01 | 1981-12-01 | Seiko Epson Corp | Semiconductor device |
| JPS6033757A (ja) * | 1983-08-05 | 1985-02-21 | Agency Of Ind Science & Technol | 符号誤り率測定装置 |
| US4791653A (en) * | 1987-08-25 | 1988-12-13 | Hewlett-Packard Company | Pseudorandom word sequence synchronizer |
| US5566193A (en) * | 1994-12-30 | 1996-10-15 | Lucent Technologies Inc. | Method and apparatus for detecting and preventing the communication of bit errors on a high performance serial data link |
| JP3421208B2 (ja) * | 1996-12-20 | 2003-06-30 | 沖電気工業株式会社 | ディジタル伝送システムおよび同期伝送装置におけるパス試験信号生成回路ならびにパス試験信号検査回路 |
| JP3509757B2 (ja) * | 2001-01-26 | 2004-03-22 | 日本電気株式会社 | 高速シリアル伝送方法および方式 |
-
2001
- 2001-04-17 WO PCT/JP2001/003265 patent/WO2002087138A1/ja active Application Filing
- 2001-04-17 JP JP2002584524A patent/JP3717478B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-15 US US10/686,693 patent/US7249293B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2002087138A1 (ja) | 2004-08-12 |
| US20040073860A1 (en) | 2004-04-15 |
| WO2002087138A1 (fr) | 2002-10-31 |
| US7249293B2 (en) | 2007-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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