WO2002087138A1 - Procede et dispositif pour analyser des erreurs sur bits - Google Patents

Procede et dispositif pour analyser des erreurs sur bits Download PDF

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    • H04L1/203—Details of error rate determination, e.g. BER, FER or WER

Definitions

  • the present invention relates to a bit error test method and apparatus, and more particularly, to a method and apparatus for performing a test by measuring bit errors of a plurality of communication apparatuses.
  • n Number of signal generators 1 to 1-n and bit error measuring devices 5-1 to 5-n as many as the number of devices under test 3-1 to 3-n
  • the test signals generated by the signal generators 1-1 to 1- ⁇ are given to the devices under test 3-1 to 3-n, respectively, and these output signals are respectively supplied to the bit error measurement device 5- Sends 1 to 5- ⁇ to measure bit error (bit error rate).
  • the bit error of each measurement system obtained in this way is sent to the common measurement control device 1Q, and the measurement control device 10 controls the signal generators 1-1 to 1-n in common.
  • a parallel test is performed for each 3 ⁇ 43 ⁇ 4 measuring device 3-1 to 3-n.
  • an object of the present invention is to provide a method and an apparatus that can test a plurality of devices under test in parallel using one signal generator and one bit error measuring device.
  • a bit error test method converts a test serial signal into a parallel signal corresponding to channels for a plurality of devices under test and redundant channels, and And converting the passing signal of the redundant channel into a channel discrimination signal for specifying the positional relationship of each device under test, and converting the output signal of each device under test and the channel discrimination signal into Multiplexing according to the method at the time of distribution, measuring a bit error from the multiplexed signal, and detecting each device to be measured related to the bit error from the channel discrimination signal.
  • a signal generator for generating a test serial signal, and the serial signal are divided into a channel for a plurality of devices under test and a redundant channel.
  • a signal distribution device that converts the signal into a corresponding parallel signal and distributes it to each device under test, and a channel discrimination signal that converts the passing signal of the redundant channel into a channel discrimination signal for specifying the positional relationship of each device under test
  • a circuit a signal multiplexing device for multiplexing the output signal of each device under test and the channel discrimination signal according to the distribution method of the signal distribution device, and measuring a bit error from the output signal of the signal multiplexing device.
  • a bit error measuring device for detecting each device to be measured related to the bit error from the channel determination signal.
  • a signal obtained by inverting all bits of the passing signal of the redundant channel can be used as the above-described channel determination signal.
  • the signal generator 1 generates a test pulse signal S (for example, a pseudo-random pattern having an appearance rate of about 50% of "0" I “1") S at a frame-free signal speed F (b / s), It operates asynchronously with the bit error measuring device 5.
  • the serial test signal S generated by the signal generator 1 is sent to the signal distributor 2.
  • the signal distribution device 2 converts the test signal S into parallel signals for 10 channels and distributes the signals to the devices under test 3_1 to 3-10.
  • the logical signals “1”, “0”, T... T of the bit numbers “1” to “0” corresponding to the first 10 channels are respectively the devices under test 3-1 to 3 ⁇ Sent to 10.
  • the logic signals after bit number “A” are distributed to the devices under test 3-1 to 3-10 in units of 10 channels.
  • the multiplexed signal can be self-synchronized, and once the bit error is measured, the bit error measurement of the connected device under test 3-1 to 3-10 is performed simultaneously. be able to.
  • the connected devices under test 3-1 to 3-10 can be measured in parallel, but the bit error measurement Even if the location of the error bit measured by the measurement device 5 is analyzed, the positional relationship between the measurement start point and the distribution / multiplexing start point cannot be determined. Only the tendency of the bit error rate can be confirmed, but it cannot be measured as a bit error at each measured position.
  • the remaining one channel (CH10) is used as a redundant channel for channel position determination. Then, by connecting a channel discrimination signal generating circuit 6 for generating a channel discrimination signal that can be distinguished from the signal passed through the device under test 3-1 to 3-9 to the redundant channel CH10, When a bit error is analyzed by the bit error measuring device 5 after signal multiplexing, if a channel discrimination signal is detected from the multiplexed signal, the device under test that has caused a bit error can be specified. In the example of FIG. 2, it is possible to detect that X bit errors have occurred in the device under test 3-m.
  • the channel discrimination signal generation circuit 6 is, for example, for inverting all the bits of the signal passing through the redundant channel CH10, and passes through the channel discrimination signal generation circuit 6 among the signals multiplexed by the signal multiplexer 4.
  • the signal of redundant channel CH10 is logically all bit error (error rate 100%).
  • the bit pattern of the signal used for the bit error measurement is, for example, a pseudo-random pattern, and since the appearance rate of “0” and “1” is almost 50%, the worst-case signal disconnection state (“ 0 "or” 1 "), but the bit error rate is 100% Therefore, if the signal of all bit errors (error rate 100%) is used as the channel discrimination signal, it can be clearly distinguished from signals passing through other channels.
  • the fourth and ninth channels correspond to the seventh channel (CH7) and the second channel (CH2) in the signal distribution device 2, respectively. You will know that an error has occurred.
  • FIG. 1 is a block diagram illustrating a distribution / multiple parallel measurement system based on time division in the bit error test method and apparatus according to the present invention.
  • FIG. 2 is a block diagram showing a bit error test method and apparatus according to the present invention in which the configuration of channel position determination is incorporated in the measurement system shown in FIG.
  • FIG. 3 is a graph illustrating the relationship between a channel discrimination signal and an actual device under test in a bit error test method and apparatus according to the present invention, using an example of 10-channel parallel measurement.
  • FIG. 4 is a time chart showing the relationship between all bit error channels and the channel of the device under test in which a bit error has occurred, corresponding to the principle of the present invention shown in FIGS. 2 and 3.

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Description

明 細 書
ビット誤り試験方法及び装置 技術分野
本発明はビット誤り試験方法及び装置に関し、特に複数の通信装置のビット誤りを 測定することにより試験を行う方法及び装置に関するものである。 背景技術
複数の通信装置を効率良く試験する方法及び装置としては、次に示す従来技術が既 に提案されている。
従来技術 (1) (図 6参照)
n (n 2)個の被測定装置 3- 1〜3- nと同じ数だけ、 信号発生装置卜 1〜1- n及びビッ ト誤り測定装置 5- 1〜5- nを設けて、各測定系を並列に構成し、信号発生装置 1- 1〜1 - η で発生された試験信号をそれぞれ被測定装置 3 - 1〜3 - nに与え、 これらの出力信号を それぞれビット誤り測定装置 5- 1〜5- ηに送つてビット誤り（ビット誤り率）を測定す る。 このようにして得られた各測定系のビット誤りは、 共通の測定制御装置 1Qに送 られ、 この測定制御装置 10によって信号発生装置 1-1〜1- nを共通に制御することに より、 各 ¾¾測定装置 3-1〜3- nの並行試験を行っている。
従来技術 (2) (図 7参照）
n個の被測定装置 3- 1〜3- nに対して共通の 1台の信号発生装置 1のみを接続する。 この信号発生装置 1からの共通試験信号を被測定装置 3- l~3_nに与え、 これらの出 力信号をビット誤り測定装置 5_1〜5- nで測定して、上記の従来技術 (1)と同様に測定 制御装置 10を経由して信号発生装置 1を制御することにより、各被測定装置 3- l〜3-n の並行試験を行っている。 ·
従来技術 (3) (図 8参照)
上記の従来技術 (2)と同様に被測定装置 3 - 1〜3- nに対して 1台の信号発生装置 1と 1台のビット誤り測定装置 5のみを設けると共に各被測定装置 3- 1〜3- nがタンデム接 続されている。 そして、 信号発生装置 1からの試験信号は被測定装置 3-1に与え、 そ の出力信号を被測定装置 3- 2~3- ηを順次経由してビット誤り測定装置 5に与えるよ うにしている。
しかしながら、上記の従来技術（1)の場合には、 1台の信号発生装置と 1台の被測定 装置と 1台のビット誤り測定装置によって構成される一つの測定系を単純に複数設け たものと変わりがなく、 これら複数の測定系を共通の測定制御装置 10によって自動 制御することにより測定作業の無人化を図っているに過ぎない。 このため、信号発生 装置ゃビット誤り測定装置という高価な測定装置を、並行測定したい被測定装置の数 だけ用意しなければならず、 測定系の規模とコストが肥大化してしまう。
また、個々の被測定装置の制御自体は同時に行えず、順番に設定とデータ収集を行 わなければならないので、 全体として測定速度が遅くなってしまう。
また、 上記の従来技術 (2)の場合には、 信号発生装置は 1台で済むが、 この信号発 生装置の出力を単に共通して被測定装置 3-1〜3- nに送っているだけであるので、 ビ ット誤り測定装置はやはり n個必要でありその台数を減らすことはできない。
さらに、上記の従来技術 (3)の場合には、 1台の信号発生装置と 1台のビット誤り測 定装置で済むが、 被測定装置 3-1〜3- nの途中でビット誤りが発生してしまうと、 そ の被測定装置の出力信号がビット誤りを含んだ信号になってしまうので、それ以降に 接続された被測定装置の測定ができなくなってしまい、結果的に全ての被測定装置で ビット誤りがあったか否かの判定しかできない。
従って本発明は、 1台の信号発生装置と 1台のビット誤り測定装置を用いて複数の 被測定装置を並行して試験することができる方法及び装置を提供することを目的と する。 . 発明の開示
上記の目的を達成するため、 本発明に係るビット誤り試験方法は、試験用の直列信 号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に変 換して各被測定装置に分配し、 該冗長チャネルの通過信号を、 各被測定装置の位置関 係を特定するためのチャネル判別信号に変換し、各被測定装置の出力信号及ぴ該チヤ ネル判別信号を、 該分配時の方式に対応して多重し、該多重した信号からビット誤り を測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を検 出する、 ステップを備えたことを特徴としている。 また、 このような本発明に係るビット誤り試験方法を実施する装置としては、試験 用の直列信号を発生する信号発生装置と、 該直列信号を、複数の被測定装置に対する チャネルと冗長チャネルとに対応した並列信号に変換して各被測定装置に分配する 信号分配装置と、 該冗長チャネルの通過信号を、 各被測定装置の位置関係を特定する ためのチャネル判別信号に変換するチャネル判別信号発生回路と、各被測定装置の出 力信号及び該チャネル判別信号を、該信号分配装置の分配方式に対応して多重する信 号多重装置と、該信号多重装置の出力信号からビット誤りを測定するとともに該チヤ ネル判別信号から該ビット誤りに係る各被測定装置を検出するビット誤り測定装置 と、 で構成することができる。
なお、 上記のチャネル判別信号としては、 該冗長チャネルの通過信号の全ビットを 反転した信号を用いることができる。
このような本発明の方法及び装置を、 図 1〜図 4を参照して以下に具体的に説明す る。
図 1は、 本発明に係るビット誤り試験方法及び装置における試験信号の分配/多重 原理を示したものであり、 信号発生装置 1と、 例えば n=10チャネル用の 1台の信号 分配装置 2と該 10チャネルに対応した被測定装置 3-1〜3 - 10と 1台のビット誤り測 定装置 5とを含んでいる。
信号発生装置 1は、フレームのない信号速度 F (b/s)の試験パルス信号 (例えば、 "0" I "1" の出現率約 50%の擬似ランダムパターン） Sを発生するものであり、 ビット誤 り測定装置 5と非同期で動作する。 この信号発生装置 1で発生された直列の試験信号 Sは信号分配装置 2に送られる。
この信号分配装置 2は、試験信号 Sを、 10チャネル分の並列信号に変換して被測定 装置 3_1〜3- 10に分配する。 図示の例では、 最初の 10チャネルに相当するビット番 号「1」〜「0」の各論理信号 "1" ， "0" , T ··· T がそれぞれ被測定装置 3-1〜3 - 10 に送られる。 ビット番号「A」以降の論理信号も同様にして 10チャネル分ずつ被測定装 置 3 - 1〜3-10に分配される。
このように、信号速度 F (b/s)の試験信号 Sは、 10分の 1の信号速度 F/10 (b/s)の並 列信号に変換されて、 同時に被測定装置 3- 1〜3-10に分配されることになる。
これらの被測定装置 3 - 1〜3-10を通過した信号は、 信号多重装置 4に送られる。 こ の信号多重装置 4は、信号分配装置 2の分配方式に対応して被測定装置 3- 1〜3- 10の 各出力信号を多重し、 ビット誤り測定装置 5に送る。 従って、 信号分配装置 2と信号 多重装置 4との間では、試験信号 Sが擬似ランダムパターンであっても信号パターン の法則が維持され、且つ被測定装置 3- 1〜3- 10で発生したビットエラーも含めた信号 としてビット誤り測定することができる。
従って、 ビット誤り測定装置 5においては、 多重された信号を自己同期することが でき、 ビット誤りを一度測定すれば、接続された被測定装置 3-1〜3- 10のビット誤り 測定を同時に行うことができる。
し力 しながら、 図 1に示すように試験信号 Sを単に分配/多重しただけの並行測定 系では、接続された被測定装置 3- 1〜3- 10を並列に測定できるものの、 ビット誤り測 定装置 5で測定したエラービットの発生位置を解析しても、 測定開始点と分配/多重 の起点との位置関係が判別できないので、 ビットエラーが発生した被測定装置を特定 できず、全体としてのビット誤り率の傾向が確認できるだけで各々の被測定位置のビ ット誤りとして測定することができない。
そこで本発明では、図 2に示すように、 10チャネルの内の 9チャネルを被測定装置
3 - 1〜3- 9に割り当て、残りの 1チャネル (CH10)をチャネル位置判別用の冗長チャネル とする。 そして、 この冗長チャネル CH10に、 被測定装置 3-1〜3- 9を通った信号と区 別可能なチヤネノレ判別信号を発生させるチャネル判別信号発生回路 6を接続すること により、信号多重装置 4において信号多重した後にビット誤り測定装置 5でビット誤 りを解析するとき、 この多重信号の中からチャネル判別信号を検出すれば、 ビットェ ラーを起こした被測定装置を特定することが可能となる。 図 2 の例では被測定装置 3-mにおいて X個のビットエラーが生じたことを検出することができる。
このチャネル判別信号発生回路 6は、 例えば、 冗長チャネル CH10を通過する信号 の全てのビットを反転させるものであり、信号多重装置 4で多重した信号の中でこの チャネル判別信号発生回路 6を通った冗長チャネル CH10の信号を論理的に全ビット エラー（エラー率 100%)になるようにしている。
すなわち、 ビット誤り測定に用いる信号のビットパターンは例えば、 擬似ランダム パターンであり、 "0" と "1" の出現率はほぼ 50%であるので、 最悪の伝送路状態で ある信号断状態（"0"または "1 "に固定された状態）でもビットエラー率としては 100% にはならないので、 全ビットエラー（エラー率 100%)の信号をチャネル判別信号とす れば、 これと他のチャネルを通過する信号とを明確に区別することができる。
これに関して図 3及ぴ図 4に示した例を参照すると、信号分配装置 2においては、 冗長チャネル CH10に割り当てられているチャネル判別信号発生回路 6 、 実際に測 定を行ったときのチャネル番号が "7" であったとすると、 10チャネル毎のサイクル においては常に 7チャネル目が全ビットエラーとなるのでここが起点となり、図 4に 示した 10チャネル毎の第 1サイクルにおいては、 全ビットエラーの 7チャネル目に 対し、 4チャネル目と 9チャネル目にビットエラーが発生していることが黒四角で示 されている。
この場合の 4チャネル目と 9チャネル目はそれぞれ、信号分配装置 2における 7チ ャネル目（CH7)および 2チャネル目（CH2)に相当するので、被測定装置 3-7及ぴ 3-2が ビットエラーを起こしたことが分かることになる。
このようにして、多重数とエラービットの位置から全ビットエラーとなるチャネル と検出すれば、多重サイクルの起点となるチャネル位置判別用のチャネルの位置と被 測定装置の位置関係を特定することができ、エラービットがどの被測定装置で発生し たかを特定することが可能となる。 図面の簡単な説明
図 1は、 本発明に係るビット誤り試験方法及び装置における時分割による分配/多 重並行測定系を例示したプロック図である。
図 2は、 図 1に示した測定系において、 チャネル位置判別の構成を組み込んだ本発 明に係るビット誤り試験方法及び装置を示したプロック図である。
図 3は、 本発明に係るビット誤り試験方法及び装置において、 チャネル判別信号と 実際の被測定装置との関係を 10チャネル並行測定の例を挙げて説明したグラフ図で ある。
図 4は、 図 2及び図 3に示した本発明の原理に対応して、 全ビットエラーチャネル とビットエラーを発生した被測定装置のチャネルとの関係を示したタイムチヤ一ト 図である。
図 5は、本発明に係るビット誤り試験方法及ぴ装置の実施例を示したプロック図で ある。
図 6は、 従来技術（1)を示したブロック図である。
図 7は、 従来技術 (2)を示したブロック図である。
図 8は、 従来技術 (3)を示したブロック図である。
符号の説明
1 信号発生装置
2 信号分配装置
3 - 1〜3- 10〜3- n 被測定装置
4 信号多重装置
5 ビット誤り測定装置
図中、 同一符号は同一又は相当部分を示す。 発明を実施するための最良の形態
図 5は、図 1及び 2に示した本発明に係るビット誤り試験方法及び装置の具体的な 実施例を示したものである。
この実施例においては、 同図に示した信号発生装置 1 としては、 2. 4G (b/s)の試験 信号 Sを発生するものであり、 信号分配装置 2は、 16出力チャネルを有する S/P (直 並列）変換器を有している。従って、 1〜15チャネル分は被測定装置としてのモジユー ノレ 3 - 1〜3_15に割り当て、 16チャネル目（CH16)をチャネル判別信号発生回路としての 全ビットエラー発生回路 6に割り当てている。
この実施例においては、 被測定モジュール 3- 1〜3- 15が光電気変換 (0/E)を行うも のであるので、 これらの被測定モジュール 3-1〜3-15 の前段において、 電気光変換 (E/0)を行うマスター光モジュール M1〜M15 と光パワー調整器 ATT1〜ATT15との直列 回路をそれぞれ挿入している。
さらに、 信号多重装置 4としては、信号分配装置としての S/P変換器 2に対応した
P/S (並直列）変換器を用いており、 この出力信号は信号発生装置 1 に対応した 2. 4G (b/s)のビット誤り測定装置 5に送られるようになつている。
動作において、 2. 4G (b/s)の試験信号 Sを S/P変換器 2で 16チャネル CH1〜CH16に パラレル分岐し、チャネル CH1〜CH15のマスタ一光モジュール M1〜M15に同時に入力 し、 チャネル CH16は、 チヤネノレ位置判定用の全ビットエラー発生回路 6に入力する。 マスター光モジュール M1〜M15の光出力を、光パワー調整器 ATT1〜ATT15を介して
15個の被測定モジュール 3- 1〜3- 15に入力し、 入力パワーを同時に調整する。
被測定モジュール 3- 1〜3- 15の電気出力を P/S変換器 4で 2. 4G (b/s) の信号に多 重し、 この多重された 2. 4G (b/s) 信号のビット誤りを測定することにより、 15個の 被測定モジュール 3 - 1〜3-15のビット誤り率を一度に測定することが可能となる。 この時、全ビットエラー（100%エラー）となるチャネル CH16を起点にして位置を特 定するので、 ビット単位でエラー発生率を解析し各チャネル毎にヒストグラム計算す ることにより個々の被測定モジュール 3 - 1〜3 - 15のビット誤り率を測定することがで きる。
以上のように、 本発明に係るビット誤り試験方法及び装置によれば、試験用の直列 信号を、複数の被測定装置に対するチャネルと冗長チャネルとに対応した並列信号に 変換して各被測定装置に分配し、 該冗長チャネルの通過信号を、 各被測定装置の位置 関係を特定するためのチヤネル判別信号に変換し、各被測定装置の出力信号及び該チ ャネル判別信号を、 該分配時の方式に対応して多重し、 該多重した信号からビット誤 りを測定するとともに該チャネル判別信号から該ビット誤りに係る各被測定装置を 検出するように構成したので、一対の信号発生装置とビット誤り測定装置を有する測 定系で多数の被測定装置の、各々のビット誤り率を同時に且つ高速に測定することが 可能となる。 これにより通信装置の試験効率向上を安価に実現させることができる。

Claims

請 求 の 範 囲
1 . 試験用の直列信号を、 複数の被測定装置に対するチャネルと冗長チャネルとに対 応した並列信号に変換して各被測定装置に分配し、
該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル 判別信号に変換し、
各被測定装置の出力信号及ぴ該チャネル判別信号を、該分配時の方式に対応して多 重し、
該多重した信号からビット誤りを測定するとともに該チャネル判別信号から該ビ ット誤りに係る各被測定装置を検出する、
ステップを備えたことを特徴とするビット誤り試験方法。
2 . 請求の範囲 1において、
該チャネル判別信号が、該冗長チャネルの通過信号の全ビットを反転した信号であ ることを特徴としたビット誤り試験方法。
3 . 請求の範囲 1又は 2において、
該試験用信号が、擬似ランダムパターンを有することを特徴としたビット誤り試験 方法。
4 . 試験用の直列信号を発生する信号発生装置と、
該直列信号を、複数の被測定装置に対するチヤネルと冗長チヤネルとに対応した並 歹 U信号に変換して各被測定装置に分配する信号分配装置と、
該冗長チャネルの通過信号を、各被測定装置の位置関係を特定するためのチャネル 判別信号に変換するチャネル判別信号発生回路と、
各被測定装置の出力信号及び該チャネル判別信号を、該信号分配装置の分配方式に 対応して多重する信号多重装置と、
該信号多重装置の出力信号からビット誤りを測定するとともに該チャネル判別信 号から該ビット誤りに係る各被測定装置を検出するビット誤り測定装置と、
を備えたことを特徴とするビット誤り試験装置。
5 . 請求の範囲 4において、
該チャネル判別信号が、該冗長チャネルの通過信号の全ビットを反転した信号であ ることを特徴としたビット誤り試験装置。
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