JP3703542B2 - トランジスタのラッチダウン現象発生防止方法およびその回路並びにこの方法および回路を用いたトランジスタおよび電圧調整器 - Google Patents
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Description
【発明の属する技術分野】
この発明は、その安全動作領域から外れるのを保護されるトランジスタのラッチダウン(latch-down)現象の発生を防止するのに有効な方法および回路、並びにこの方法および回路を用いたトランジスタおよび電圧調整器に関するものである。
【0002】
【従来の技術】
全てのデバィス、特にいかなる種類のトランジスタ(BJT,MOS,...)も安全動作領域(SOA)即ちデバィスが損傷を被ることなく適切に動作できる一組の動作条件を呈し、この領域は境界条件により定められる。
多くの用途では、デバィスはこのような境界条件内で良好に動作できるが、この条件を適用できない分野、例えばデバィスをその全容量まで、しかも、勿論それらの境界条件を越えることなく用いるのに最も重要なパワートランジスタの分野では、結果としてそれらに損傷を受ける。
【0003】
このために、パワートランジスタは、しばしば保護回路を組み込み、それらのSOAから外れるのを防いでおり、この種の代表的な保護は最大消散電力に関連したものである。BJT(バイポーラ・ジャンクション・トランジスタ)型のトランジスタを用いると、高電圧に対する非常に多くの高速制限が二次ブレークダウンにより起きる。付加的制限はデバィスが耐えることができる最大電流および/または電圧からくる。
【0004】
境界条件を越えるのは、時々短期間または通常の動作時間の小部分の間受容できる。パワートランジスタは、例えば電圧調整器の出力調整素子、集積化されたものおよび個別部品の混成物の両方として用いられる。
図1は慣用の電圧調整器の簡略化されたブロック図である。パワートランジスタPTは入力端子IT、出力端子OTおよび制御端子CTを有する。PC1はSOAからの逸脱を防ぐ保護回路である。
【0005】
電圧調整器は、電圧入力端子VIN、電圧出力端子VOUTおよび通常グランドGNDに接続された二つの接地端子GT(実際には、一つの端子だけ)を有する。入力端子VINはパワートランジスタPTの入力端子ITに接続され、出力端子VOUTは実質的にパワートランジスタPTの出力端子OTに接続される。
【0006】
電圧入力端子VINおよび接地端子GT間に基準電圧発生器RVGが接続され、電圧出力端子VOUTおよび接地端子GT間に調整器出力の電圧にほぼ比例した電圧を発生するのに有効な分圧器VDが接続される。基準電圧発生器RVGおよび分圧器VDの出力側はそれぞれ誤り増幅器EAの各入力端子に接続される。そして、誤り増幅器EAの出力側は制御端子CTに接続される。
【0007】
この組のブロックは適切な調整能力を備えている。誤り増幅器EAは基準電圧発生器RVGおよび分圧器VDで発生された電圧がほぼ同じ値を持つような振幅の電気信号を出力する。勿論、基準電圧発生器RVGにより発生された電圧は一定であるが、分圧器VDにより発生された電圧は、その制御端子CTに入力される電気信号に関連して、入力端子ITから出力端子OTへのその主導通路のパワートランジスタPTで得られる電圧降下に依存する。
【0008】
パワートランジスタPTの主導通路と直列に検出抵抗器RSが配置され、これは調整器性能を劣化させないように幾分小さな値を有する。この検出抵抗器RSの両端にかかる電圧は調整器出力側に接続された任意の負荷によって吸収される電流に比例する。
保護回路PC1は、それぞれ電圧入力端子VIN、電圧出力端子VOUTおよびパワートランジスタPTの出力端子OTと制御端子CTに接続された4つの端子を有する。
市販されている集積化された調整器は、補助または補充機能を備えた図1に示していない付加的ブロックを含み得る。
【0009】
図2は図のBJT型のパワートランジスタPTおよび検出抵抗器RSに接続されるような保護回路PC1の代表的な従来例の回路図である。
検出抵抗器RSはパワートランジスタPTのエミッタすなわち出力端子OTと直列に接続される。検出抵抗器RSの端子電圧は、そのベースに接続されたフィードバック抵抗器RFを介してフィードバックトランジスタQFのベースーエミッタ接合に印加される。また、フィードバックトランジスタQFのベースはツエーナダイオードDZおよびツエーナ抵抗器RZの直列回路を介してパワートランジスタPTのコレクタすなわち入力端子ITに接続される。一方、フィードバックトランジスタQFのコレクタはパワートランジスタPTのベースすなわち制御端子CTに接続される。
【0010】
図3はコレクタ電流IC対コレクターエミッタ電圧VCE、境界曲線BLで囲まれたパワートランジスタPTのSOA、パワートランジスタPTが耐え得る最大電流および電圧をそれぞれ表すIMAXおよびVMAXのグラフを示し(使用しているスケールは横座標および縦座標共に対数関数である)、また、実質的に直線である曲線C1,C2,C3,C4により保護回路PC1の動作に対する可能な制限を示す。
【0011】
【発明が解決しようとする課題】
このような曲線の開始点は、実質的にツエーナダイオードDZで確立され、高精度に設定できる。
それらの勾配は大体ーRF/(RS*RZ)で与えられる。このような抵抗値は通常異なる大きさであり(例えばRZ=10Ω,RF=300Ω,RS=0.3Ω)、例えば技術的工程(IC製造工程)中にある変動が起き、次いで、比の分母に積の項があるのでその比にある逸脱が起きる。さらに、検出抵抗器RS(通常エミッタ拡散で得られる)が他の二つ(通常ベース拡散で得られる)より安定していると考えられる場合でも、異なる大きさの抵抗値の為に、シリコンで二つの抵抗値の整合を得ることが不可能なことから任意の安定した形態にすることが困難であるRF対RZの比を考慮する必要がある(これは個別の部品を使用する回路の形成を試みる場合には、益々必要となる)。
【0012】
図3からも分かるように、同じ方法で作られた同一の回路は、例えば所望されるSOA内に充分に含まれない4つの曲線C1,C2,C3,C4に沿って異なるように容易に作動する。
この問題を避けるために、所望の動作曲線例えば境界曲線BLから遥かに移動した曲線C2を選択する一般的な手段があり、その結果、保護回路の動作曲線はどんな場合でもSOA内に、例えば曲線C1とC3の間のどこかにある。
しかしながら、この手段は、パワートランジスタPTの性能を充分に利用してないところがあり、この結果大型のものとなる。
【0013】
また、このような手段(保護回路に関係する)に関連して実際に困難な現象は、いわゆるラッチダウンすなわち高電圧で負荷の要求にも拘わらず、パワートランジスタから出力される電流が実質的にゼロになるということである。この現象は、例えば図3で曲線C2のV2−VMAX部分に相当する。トランジスタがたとえSOA内で電流を供給できたとしても、これは保護回路の制御作用のためにその場合には失敗である。
【0014】
理論的に、トランジスタのSOAの改善された利用は、例えば図4にC4Mで示すような境界曲線BL(SOAの境界)に幾何学的に極めて類似した曲線で表される動作制限を持つ保護回路を使用することによって達成できる。図3の曲線C4の変形として関係しているこのような曲線は、図2に示すものと同じではあるが、対をなすデバィスと並列にこれらと同様にしかしより高いツェナ電圧を呈する対を持った保護回路を使用して得ることができる。
【0015】
実際には、この変形例は、最初の方法と同じ固有の欠点を有する。事実、回路の電気的パラメータに起こり得る変動は、図4のC5で示すような明らかに許容できない曲線を持った保護回路を得るのを避けるのに境界曲線BLから遥かに移動した所望の動作曲線を選ぶことを強制するようになる。加えて、ラッチダウン現象は、なお存在し、例えば曲線C4MのV4M−VMAX部分に相当する。
【0016】
この発明の目的は、請求項1に記載されているように実施される方法および請求項4に規定されている特徴を有する回路によって達成される。さらに、この発明の有益な概念はその他の請求項に記載されている。
トランジスタの主導通路にかかる電圧が増加する際に主導通路を流れる電流の値が第1の保護のため所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持でき、トランジスタの出力端子から見た負荷によって影響受けないようにトランジスタの制御端子を駆動できる第2の保護回路を有する第1の保護回路(SOAの逸脱に対する)を追加することにより、トランジスタはこのトランジスタにより許容できる制限値VMAXまでいつでも相当の電流を負荷に供給できる。
この発明は、添付図面と関連して以下の説明からより明確に理解できる。
【0017】
【課題を解決するための手段】
この発明は、その安全動作領域BLから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止する方法であって、上記トランジスタの主導通路にかかる電圧(VCE)が増加すると上記トランジスタの主導通路を流れる電流(IC)の値がその保護のため所定の下側制限値(ISC)以下に降下しがちなときに、制御作用が上記トランジスタの制御端子に与えられ、その値をほぼ一定に保持し、上記トランジスタの出力端子から見た負荷によって影響受けないようにし、上記値は上記主導通路にかかる電圧(VCE)の値が上記トランジスタの上側ブレークダウン制限値(VMAX)を超えるまで保持されるトランジスタのラッチダウン現象発生防止方法である。
【0018】
また、この発明は、保護回路によりその安全動作領域から外れるのを保護されるトランジスタ(PT)のラッチダウン現象の発生を防止する回路であって、a)上記トランジスタ(PT)の主導通路(IT−OT)を通して流れる電流を検出する検出手段(RS}と、b)上記主導通路(IT−OT)にかかる電圧が増加する際に上記主導通路を流れる電流の値が、その保護のため、所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持し、上記トランジスタの出力端子(OT)から見た負荷によって影響受けないように上記トランジスタ(PT)の制御端子(CT)を駆動する制御手段(CM)とを備えたトランジスタのラッチダウン現象発生防止回路である。
【0019】
【発明の実施の形態】
この発明の方法は、図5を参照して後述される。
図において、トランジスタとしてのパワートランジスタPTのSOAから引き出した境界曲線BLで囲まれているコレクタ電流IC対コレクターエミッタ電圧VCEを示し、IMAXおよびVMAXはパワートランジスタPTが耐え得る最大電流および電圧をそれぞれ表し、曲線C1,C2,C3は回路を作るデバィスのパラメータの展開から得られるそんなに容易に制御されないような回路PC1に対する可能な動作制限を示す。
【0020】
その安全動作領域すなわち境界曲線BLから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止するこの方法によれば、トランジスタの主導通路にかかる電圧が増加するとトランジスタの主導通路を流れる電流ICの値がその保護のため所定の下側制限値以下に降下しがちなときに、制御作用がトランジスタの制御端子に与えられ、その値をほぼ一定に保持でき、トランジスタの出力端子から見た負荷によって影響受けないようにする。
その値は、主導通路にかかる電圧VCEの値がトランジスタの上側ブレークダウン制限値VMAXを超えるまで有益に保持される。
【0021】
都合の良いことに、トランジスタの主導通路を流れる電流ICの値が、例えばVCEの減少のため、上記所定の下側制限値ISC以上に上昇しがちなときに、制御作用が中断される。
この制御作用は、その通路にかかる電圧値が下側動作制限値VT以上になるときのみ与えられる。
図5から理解できるように、動作曲線の勾配に拘わらず、最小電流が曲線ISCによって“高い”電圧で確保され、それによって、少なくともパワートランジスタPTが損傷の危険にあるであろう制限値VMAXまでラッチダウン現象を完全に避ける。
【0022】
この方法を使用することにより、今や利用できる有効な動作領域がラッチダウンに対して保護のないものより大きくなるので、パワートランジスタPTの性能をより良好に使用でき、しかもSOAから境界曲線BLを充分に移動できる。
【0023】
次に、この発明の回路を図6を参照して説明する。
保護回路によりその安全動作領域BLから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止するこの回路は、a)トランジスタPTの主導通路IT−OTを通して流れる電流を検出するのに有効な検出手段(RS}と、(b)主導通路IT−OTにかかる電圧が増加する際に上記主導通路を流れる電流の値が、その保護のため、所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持し、トランジスタの出力端子OTから見た負荷によって影響受けないようにトランジスタPTの制御端子CTを駆動するのに有効な制御手段CMとを備える。
【0024】
図6において、検出手段は、主導通路IT−OTと直列に配列されかつパワートランジスタPTの性能を損なわないやや小さな値を有する検出抵抗器RSの態様で非常に簡単に実施できる。この場合、検出抵抗器RSの端子電圧は、パワートランジスタPTの主導通路IT−OTを流れる電流に実質的に比例する。
簡単でしかも有効な実施の形態では、制御手段CMは、a)基準電流発生器RCGと、b)基準電流発生器RCGの出力側に接続された基準抵抗器RRと、c)検出手段の出力側および基準抵抗器RRの端子にそれぞれ接続された電流差動出力端子および入力端子を有する型の電圧比較器COと、d)電圧比較器COの出力側に接続されたカレントミラーMIと、e)電圧比較器COの出力端子の1つに接続された入力端子およびパワートランジスタPTの制御端子CTに接続された入力端子を有する出力段OAとを備える。
【0025】
電圧比較器COにバイアスを与え、これをかかる減少の発生に対して予備充電するために、便宜的に電圧比較器COの2つ入力端子にそれぞれ接続されたその2つの出力端子に2つのほぼ同一の電流を発生するのに基準電流発生器RCGを配列し、そして、検出手段の出力端子とそれぞれ直列に置かれ、ほぼ同じ抵抗値を持つ2つのバイアス抵抗器RAを配列してもよい。勿論、これは検出手段からの信号が電圧信号であると仮定した場合である。
【0026】
制御手段CMが主導通路IT−OTにかかる電圧を実質的に与えられるならば、実際都合がよく、そのため、補助電源装置が不要となり、これは保護回路に対して制限される。
制御手段CMは必要なときのみ良好に作動し、少なくとも不要時には作動しない。このため、基準電流発生器RCGは、例えば、主導通路IT−OTにかかる電圧値が下側動作制限値以上のときのみ電流を発生するように設計できる。
【0027】
図7は図6に既にブロックの形で示した制御手段CMの回路構成を示す。この回路は、1チップに集積化するのに適当である。
電圧出力端子VOUTは回路グランドに接続され、入力端子ITは回路電源に接続され、出力端子OTは回路の電圧入力端子であり、制御端子CTは回路の電流出力端子である。
【0028】
図において、相互に直列の2つのツエナダイードDZ1およびDZ2が設けられ、抵抗器R6を介してグランドと電源の間に接続され、ツエナダイードDZ1およびDZ2の接続点がNPN型のトランジスタQ1のベースに接続され、トランジスタQ1のコレクタが抵抗器R7を介して電源に接続され、そのエミッタが直列接続の2つの抵抗器R3およびR4を介して接地され、抵抗器R3およびR4の接続点が抵抗器R5を介してNPN型のトランジスタQ2のベースに接続され、そのエミッタが抵抗器R1を介して接地され、そのコレクタがマルチカレントミラーに接続される。
【0029】
このマルチカレントミラーはPNP型の3つのトランジスタQ3,Q4,Q5からなり、トランジスタQ5はデュアルコレクタを有し、各トランジスタのエミッタはそれぞれ3つの抵抗器R2,R8,R9を介して電源に接続される。これらの抵抗器は特に抵抗器R1の値と同一の同じ値を有する。また、トランジスタQ3,Q4,Q5のベースは共通接続される。トランジスタQ3のコレクタはそのベースおよびトランジスタQ2のコレクタに接続され、トランジスタQ4およびQ5のコレクタはマルチカレントミラーの3つの出力端子を形成し、3つのトランジスタの領域比はトランジスタQ4の出力電流がトランジスタQ5の各コレクタの出力電流の大きさの2倍となるようになされている。
【0030】
次いで、トランジスタQ4のコレクタはNPN型の2つのトランジスタQ6およびQ7からなる別なカレントミラーに接続され、これらトランジスタQ6およびQ7のエミッタは接地され、トランジスタQ6はダイオード構成に接続され、このカレントミラーの出力端子はトランジスタQ7のコレクタである。
【0031】
さらに、図7の回路はNPN型の一対のトランジスタQ8およびQ9を含む。これらのトランジスタはそれらのベースを入力端子、コレクタを出力端子とし、エミッタが共通接続されトランジスタQ7のエミッタに接続され、差動入力のベースがトランジスタQ5の2つのコレクタに接続されて差動接続構成とされている。また、トランジスタQ8のベースは直列接続の2つの抵抗器RAおよびRRを介して接地され、トランジスタQ9のベースは抵抗器RAを介して出力端子OTに接続され、抵抗器RRの値は抵抗器R1の値と等しくなるように選択される。
【0032】
差動出力側は2つのトランジスタQ10およびQ11からなるカレントミラーに接続され、これらトランジスタQ10およびQ11のエミッタは直接電源に接続され、トランジスタQ10のコレクタとベースは共通接続される。
最後に、回路はトランジスタNPN型のトランジスタQ12を備え、そのベースはトランジスタQ11のコレクタに接続され、そのコレクタは電源に接続され、そのエミッタは制御端子CTに接続される。
【0033】
最後に、回路はNPN型のトランジスタQ12を備え、そのベースはトランジスタQ11のコレクタに接続され、そのコレクタは電源に直接接続され、そのエミッタは制御端子CTに接続される。電流Irefは、入力端子ITおよび電圧出力端子VOUT間の電位差がツェナダイオードDZ1およびDZ2の総合ツェナ電圧より大きいときのみトランジスタQ2のコレクタに発生され、これは実質的に図5に示す電圧VTに対応する。この電流は次式で与えられる。
【0034】
【0035】
一連の電流が反映されるけれども、一つは
【0036】
VBEQ9=(Iref/2*RA+(Iref/2)*VCEQ7,
VBEQ10=(Iref/2*RA+IL+RSーVCEQ7,
【0037】
を得る。ここで、ILは実質的にパワートランジスタPTの主導通路を通して流れる電流である。
トランジスタQ12は
【0038】
IL<Iref*RR/2*RS
【0039】
ならば、パワートランジスタPTを駆動するだけであることが容易に分かる。この積は図5のISCに対応する。
SOAからの逸脱に対する保護回路の動作およびラッチダウン現象に対する保護回路の動作が共に考えられるとき、それらは相互に妨害しないことが重要であり、従って、それらの一方のみがどんな時でもパワートランジスタPTに作用することが好ましい。
勿論、それらが共に作用する電流値範囲はあるが、この範囲が出来るだけ小さく保持されるならば好都合である。
【0040】
この発明によれば、トランジスタ、特にパワートランジスタに対して、その安全動作領域からの逸脱に対する第1の保護回路、ラッチダウン現象に対する第2の保護回路を配列し、これら全てを同じチップに集積化できる。この方法では、最初のもの同じ特性を持つが自己保護式のトランジスタを設けることができ、それ故、多分何も損傷を受けない。
【0041】
最後に、図8はこの発明による電圧調整器の簡略化したブロック図である。
これは、この発明によるラッチダウン現象に対する別な保護回路PC2がある以外は図1のブロック図と同一である。図8の回路は、図示の簡略化のため、保護回路PC1の2つの端子の接続を省略しているが、これらは図1の場合と同様である。
保護回路PC2は、それぞれパワートランジスタPTの3つの端子IT,CT,OTおよび電圧出力端子VOUTに接続された4つの端子を有し、保護回路PC2のブロック図は例えば図6に示すものと同じである。
【図面の簡単な説明】
【図1】従来の電圧調整器を簡略して示すブロック図である。
【図2】保護回路の従来例を示す回路図である。
【図3】トランジスタのSOAおよび図2の保護回路の動作曲線を示す電流対電圧の対数表示の図である。
【図4】トランジスタのSOAおよび図2の回路の変形例である保護回路の動作曲線を示す電流対電圧の対数表示の図である。
【図5】トランジスタのSOAおよびこの発明による回路の作用により変形されるような慣用の保護回路の動作曲線を示す電流対電圧の対数表示の図である。
【図6】この発明による回路のブロック図である。
【図7】図6のブロック図に含まれる制御手段を示す回路図である。
【図8】この発明によるかつ図6の回路を含む電圧調整器を簡略して示すブロック図である。
【符号の説明】
RCG 基準電流発生器、CM 制御手段、CO 電圧調整器、MI マルチカレントミラー、OA 出力手段、PT パワートランジスタ、PC1,PC2
保護回路 RS 検出手段RA バイアス抵抗器、RR 基準抵抗器
Claims (10)
- その安全動作領域BLから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止する方法であって、上記トランジスタの主導通路にかかる電圧(VCE)が増加すると上記トランジスタの主導通路を流れる電流(IC)の値がその保護のため所定の下側制限値(ISC)以下に降下しがちなときに、制御作用が上記トランジスタの制御端子に与えられ、その値をほぼ一定に保持し、上記トランジスタの出力端子から見た負荷によって影響受けないようにし、上記値は上記主導通路にかかる電圧(VCE)の値が上記トランジスタの上側ブレークダウン制限値(VMAX)を超えるまで保持されるトランジスタのラッチダウン現象発生防止方法。
- 上記制御作用は上記主導通路を流れる電流(IC)の値が上記所定の下側制限値(ISC)以上に上昇しようとするときは中断される請求項1記載のトランジスタのラッチダウン現象発生防止方法。
- 上記制御作用は上記主導通路にかかる電圧の値が下側動作制限値(VT)を超えるときのみ与えられる請求項1記載のトランジスタのラッチダウン現象発生防止方法。
- 保護回路によりその安全動作領域から外れるのを保護されるトランジスタ(PT)のラッチダウン現象の発生を防止する回路であって、
a) 上記トランジスタ(PT)の主導通路(IT−OT)を通して流れる電流を検出する検出手段(RS)と、
b) 上記主導通路(IT−OT)にかかる電圧が増加する際に上記主導通路を流れる電流の値が、その保護のため、所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持し、上記トランジスタの出力端子(OT)から見た負荷によって影響受けないように上記トランジスタ(PT)の制御端子(CT)を駆動する制御手段(CM)と
を備えたトランジスタのラッチダウン現象発生防止回路。 - 上記検出手段(RS)は、上記主導通路(IT−OT)を流れる電流に実質的に比例する振幅を有する第1の電圧信号を発生し、上記制御手段(CM)は
a)基準電流発生器(RCG)と、
b)上記基準電流発生器(RCG)の出力側に接続された基準抵抗器(RR)と、
c)上記検出手段(RS)の出力側および上記基準抵抗器(RR)の端子にそれぞれ接続された電流差動出力端子および入力端子を有する型の電圧比較器(CO)と、
d)上記電圧比較器(CO)の出力側に接続されたカレントミラー(MI)と、e)上記電圧比較器(CO)の出力端子の1つに接続された入力端子および上記トランジスタ(PT)の制御端子(CT)に接続された入力端子を有する出力段(OA)と
を備えた請求項4記載のトランジスタのラッチダウン現象発生防止回路。 - 上記基準電流発生器(RCG)は上記電圧比較器(CO)の2つの入力端子にそれぞれ接続されたその2つの出力端子に2つのほぼ同一の電流を発生するのに有効であり、ほぼ同じ抵抗値を有しかつ上記電圧比較器(CO)に対してバイアスを与えこれを上記ラッチダウン現象の発生に関連して予備充電するようになされた2つのバイアス抵抗器(RA)を、それぞれ上記基準抵抗器(RR)と直列および上記検出手段(RS)の出力端子と直列に配置した請求項5記載のトランジスタのラッチダウン現象発生防止回路。
- 上記制御手段(CM)は上記主導通路(IT−OT)にかかる電圧値だけ供給される請求項4記載のトランジスタのラッチダウン現象発生防止回路。
- 上記制御手段(CM)は上記主導通路(ITーOT)にかかる電圧の値が下側動作制限値を超えるときのみ作動される請求項4記載のトランジスタのラッチダウン現象発生防止回路。
- その安全動作領域の逸脱からの第1の保護回路(PC1)を備えたトランジスタ(PT)において、該トランジスタ(PT)はまた請求項4〜8のいずれかに記載のラッチダウン現象に対する第2の保護回路(PC2)を備えたことを特徴とするトランジスタ。
- その出力(VOUT)調整要素として、その安全動作領域の逸脱に対する第1の保護回路(PC1)を備えたトランジスタ(PT)を有する型の電圧調整器において、上記トランジスタ(PT)はまた請求項4〜8のいずれかに記載のラッチダウン現象に対する第2の保護回路(PC2)を備えたことを特徴とする電圧調整器。
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Publications (2)
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