JPH08288810A - トランジスタのラッチダウン現象発生防止方法およびその回路並びにこの方法および回路を用いたトランジスタおよび電圧調整器 - Google Patents
トランジスタのラッチダウン現象発生防止方法およびその回路並びにこの方法および回路を用いたトランジスタおよび電圧調整器Info
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- JPH08288810A JPH08288810A JP7272905A JP27290595A JPH08288810A JP H08288810 A JPH08288810 A JP H08288810A JP 7272905 A JP7272905 A JP 7272905A JP 27290595 A JP27290595 A JP 27290595A JP H08288810 A JPH08288810 A JP H08288810A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
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- Power Engineering (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 そのＳＯＡの逸脱から保護されるトランジス
タのラッチダウン現象を防止できる方法および回路を得
る。 【解決手段】 トランジスタの主導通路にかかる電圧が
増加する際に主導通路を流れる電流の値が第１の保護の
ため所定の下側制限値以下に降下しがちなときに、その
値をほぼ一定に保持でき、トランジスタの出力端子から
見た負荷によって影響受けないようにトランジスタの制
御端子を駆動できる第２の保護回路を有する第１の保護
回路（ＳＯＡの逸脱に対する）を追加することにより、
トランジスタはこのトランジスタにより許容できる制限
値ＶＭＡＸまでいつでも相当の電流を負荷に供給でき
る。
タのラッチダウン現象を防止できる方法および回路を得
る。 【解決手段】 トランジスタの主導通路にかかる電圧が
増加する際に主導通路を流れる電流の値が第１の保護の
ため所定の下側制限値以下に降下しがちなときに、その
値をほぼ一定に保持でき、トランジスタの出力端子から
見た負荷によって影響受けないようにトランジスタの制
御端子を駆動できる第２の保護回路を有する第１の保護
回路（ＳＯＡの逸脱に対する）を追加することにより、
トランジスタはこのトランジスタにより許容できる制限
値ＶＭＡＸまでいつでも相当の電流を負荷に供給でき
る。
Description
【０００１】
【発明の属する技術分野】この発明は、その安全動作領
域から外れるのを保護されるトランジスタのラッチダウ
ン（latch-down）現象の発生を防止するのに有効な方法
および回路、並びにこの方法および回路を用いたトラン
ジスタおよび電圧調整器にに関するものである。
域から外れるのを保護されるトランジスタのラッチダウ
ン（latch-down）現象の発生を防止するのに有効な方法
および回路、並びにこの方法および回路を用いたトラン
ジスタおよび電圧調整器にに関するものである。
【０００２】
【従来の技術】全てのデバィス、特にいかなる種類のト
ランジスタ（ＢＪＴ，ＭＯＳ,...）も安全動作領域（Ｓ
ＯＡ）即ちデバィスが損傷を被ることなく適切に動作で
きる一組の動作条件を呈し、この領域は境界条件により
定められる。多くの用途では、デバィスはこのような境
界条件内で良好に動作できるが、この条件を適用できな
い分野、例えばデバィスをその全容量まで、しかも、勿
論それらの境界条件を越えることなく用いるのに最も重
要なパワートランジスタの分野では、結果としてそれら
に損傷を受ける。
ランジスタ（ＢＪＴ，ＭＯＳ,...）も安全動作領域（Ｓ
ＯＡ）即ちデバィスが損傷を被ることなく適切に動作で
きる一組の動作条件を呈し、この領域は境界条件により
定められる。多くの用途では、デバィスはこのような境
界条件内で良好に動作できるが、この条件を適用できな
い分野、例えばデバィスをその全容量まで、しかも、勿
論それらの境界条件を越えることなく用いるのに最も重
要なパワートランジスタの分野では、結果としてそれら
に損傷を受ける。
【０００３】このために、パワートランジスタは、しば
しば保護回路を組み込み、それらのＳＯＡから外れるの
を防いでおり、この種の代表的な保護は最大消散電力に
関連したものである。ＢＪＴ（バイポーラ・ジャンクシ
ョン・トランジスタ）型のトランジスタを用いると、高
電圧に対する非常に多くの高速制限が二次ブレークダウ
ンにより起きる。付加的制限はデバィスが耐えることが
できる最大電流および／または電圧からくる。
しば保護回路を組み込み、それらのＳＯＡから外れるの
を防いでおり、この種の代表的な保護は最大消散電力に
関連したものである。ＢＪＴ（バイポーラ・ジャンクシ
ョン・トランジスタ）型のトランジスタを用いると、高
電圧に対する非常に多くの高速制限が二次ブレークダウ
ンにより起きる。付加的制限はデバィスが耐えることが
できる最大電流および／または電圧からくる。
【０００４】境界条件を越えるのは、時々短期間または
通常の動作時間の小部分の間受容できる。パワートラン
ジスタは、例えば電圧調整器の出力調整素子、集積化さ
れたものおよび個別部品の混成物の両方として用いられ
る。図１は慣用の電圧調整器の簡略化されたブロック図
である。パワートランジスタＰＴは入力端子ＩＴ、出力
端子ＯＴおよび制御端子ＣＴを有する。ＰＣ１はＳＯＡ
からの逸脱を防ぐ保護回路である。
通常の動作時間の小部分の間受容できる。パワートラン
ジスタは、例えば電圧調整器の出力調整素子、集積化さ
れたものおよび個別部品の混成物の両方として用いられ
る。図１は慣用の電圧調整器の簡略化されたブロック図
である。パワートランジスタＰＴは入力端子ＩＴ、出力
端子ＯＴおよび制御端子ＣＴを有する。ＰＣ１はＳＯＡ
からの逸脱を防ぐ保護回路である。
【０００５】電圧調整器は、電圧入力端子ＶＩＮ、電圧
出力端子ＶＯＵＴおよび通常グランドＧＮＤに接続され
た二つの接地端子ＧＴ（実際には、一つの端子だけ）を
有する。入力端子ＶＩＮはパワートランジスタＰＴの入
力端子ＩＴに接続され、出力端子ＶＯＵＴは実質的にパ
ワートランジスタＰＴの出力端子ＯＴに接続される。
出力端子ＶＯＵＴおよび通常グランドＧＮＤに接続され
た二つの接地端子ＧＴ（実際には、一つの端子だけ）を
有する。入力端子ＶＩＮはパワートランジスタＰＴの入
力端子ＩＴに接続され、出力端子ＶＯＵＴは実質的にパ
ワートランジスタＰＴの出力端子ＯＴに接続される。
【０００６】電圧入力端子ＶＩＮおよび接地端子ＧＴ間
に基準電圧発生器ＲＶＧが接続され、電圧出力端子ＶＯ
ＵＴおよび接地端子ＧＴ間に調整器出力の電圧にほぼ比
例した電圧を発生するのに有効な分圧器ＶＤが接続され
る。基準電圧発生器ＲＶＧおよび分圧器ＶＤの出力側は
それぞれ誤り増幅器ＥＡの各入力端子に接続される。そ
して、誤り増幅器ＥＡの出力側は制御端子ＣＴに接続さ
れる。
に基準電圧発生器ＲＶＧが接続され、電圧出力端子ＶＯ
ＵＴおよび接地端子ＧＴ間に調整器出力の電圧にほぼ比
例した電圧を発生するのに有効な分圧器ＶＤが接続され
る。基準電圧発生器ＲＶＧおよび分圧器ＶＤの出力側は
それぞれ誤り増幅器ＥＡの各入力端子に接続される。そ
して、誤り増幅器ＥＡの出力側は制御端子ＣＴに接続さ
れる。
【０００７】この組のブロックは適切な調整能力を備え
ている。誤り増幅器ＥＡは基準電圧発生器ＲＶＧおよび
分圧器ＶＤで発生された電圧がほぼ同じ値を持つような
振幅の電気信号を出力する。勿論、基準電圧発生器ＲＶ
Ｇにより発生された電圧は一定であるが、分圧器ＶＤに
より発生された電圧は、その制御端子ＣＴに入力される
電気信号に関連して、入力端子ＩＴから出力端子ＯＴへ
のその主導通路のパワートランジスタＰＴで得られる電
圧降下に依存する。
ている。誤り増幅器ＥＡは基準電圧発生器ＲＶＧおよび
分圧器ＶＤで発生された電圧がほぼ同じ値を持つような
振幅の電気信号を出力する。勿論、基準電圧発生器ＲＶ
Ｇにより発生された電圧は一定であるが、分圧器ＶＤに
より発生された電圧は、その制御端子ＣＴに入力される
電気信号に関連して、入力端子ＩＴから出力端子ＯＴへ
のその主導通路のパワートランジスタＰＴで得られる電
圧降下に依存する。
【０００８】パワートランジスタＰＴの主導通路と直列
に検出抵抗器ＲＳが配置され、これは調整器性能を劣化
させないように幾分小さな値を有する。この検出抵抗器
ＲＳの両端にかかる電圧は調整器出力側に接続された任
意の負荷によって吸収される電流に比例する。保護回路
ＰＣ１は、それぞれ電圧入力端子ＶＩＮ、電圧出力端子
ＶＯＵＴおよびパワートランジスタＰＴの出力端子ＯＴ
と制御端子ＣＴに接続された４つの端子を有する。市販
されている集積化された調整器は、補助または補充機能
を備えた図１に示していない付加的ブロックを含み得
る。
に検出抵抗器ＲＳが配置され、これは調整器性能を劣化
させないように幾分小さな値を有する。この検出抵抗器
ＲＳの両端にかかる電圧は調整器出力側に接続された任
意の負荷によって吸収される電流に比例する。保護回路
ＰＣ１は、それぞれ電圧入力端子ＶＩＮ、電圧出力端子
ＶＯＵＴおよびパワートランジスタＰＴの出力端子ＯＴ
と制御端子ＣＴに接続された４つの端子を有する。市販
されている集積化された調整器は、補助または補充機能
を備えた図１に示していない付加的ブロックを含み得
る。
【０００９】図２は図のＢＪＴ型のパワートランジスタ
ＰＴおよび検出抵抗器ＲＳに接続されるような保護回路
ＰＣ１の代表的な従来例の回路図である。検出抵抗器Ｒ
ＳはパワートランジスタＰＴのエミッタすなわち出力端
子ＯＴと直列に接続される。検出抵抗器ＲＳの端子電圧
は、そのベースに接続されたフィードバック抵抗器ＲＦ
を介してフィードバックトランジスタＱＦのベースーエ
ミッタ接合に印加される。また、フィードバックトラン
ジスタＱＦのベースはツエーナダイオードＤＺおよびツ
エーナ抵抗器ＲＺの直列回路を介してパワートランジス
タＰＴのコレクタすなわち入力端子ＩＴに接続される。
一方、フィードバックトランジスタＱＦのコレクタはパ
ワートランジスタＰＴのベースすなわち制御端子ＣＴに
接続される。
ＰＴおよび検出抵抗器ＲＳに接続されるような保護回路
ＰＣ１の代表的な従来例の回路図である。検出抵抗器Ｒ
ＳはパワートランジスタＰＴのエミッタすなわち出力端
子ＯＴと直列に接続される。検出抵抗器ＲＳの端子電圧
は、そのベースに接続されたフィードバック抵抗器ＲＦ
を介してフィードバックトランジスタＱＦのベースーエ
ミッタ接合に印加される。また、フィードバックトラン
ジスタＱＦのベースはツエーナダイオードＤＺおよびツ
エーナ抵抗器ＲＺの直列回路を介してパワートランジス
タＰＴのコレクタすなわち入力端子ＩＴに接続される。
一方、フィードバックトランジスタＱＦのコレクタはパ
ワートランジスタＰＴのベースすなわち制御端子ＣＴに
接続される。
【００１０】図３はコレクタ電流ＩＣ対コレクターエミ
ッタ電圧ＶＣＥ、境界曲線ＢＬで囲まれたパワートラン
ジスタＰＴのＳＯＡ、パワートランジスタＰＴが耐え得
る最大電流および電圧をそれぞれ表すＩＭＡＸおよびＶ
ＭＡＸのグラフを示し（使用しているスケールは横座標
および縦座標共に対数関数である）、また、実質的に直
線である曲線Ｃ１，Ｃ２，Ｃ３，Ｃ４により保護回路Ｐ
Ｃ１の動作に対する可能な制限を示す。
ッタ電圧ＶＣＥ、境界曲線ＢＬで囲まれたパワートラン
ジスタＰＴのＳＯＡ、パワートランジスタＰＴが耐え得
る最大電流および電圧をそれぞれ表すＩＭＡＸおよびＶ
ＭＡＸのグラフを示し（使用しているスケールは横座標
および縦座標共に対数関数である）、また、実質的に直
線である曲線Ｃ１，Ｃ２，Ｃ３，Ｃ４により保護回路Ｐ
Ｃ１の動作に対する可能な制限を示す。
【００１１】
【発明が解決しようとする課題】このような曲線の開始
点は、実質的にツエーナダイオードＤＺで確立され、高
精度に設定できる。それらの勾配は大体ーＲＦ／（ＲＳ
＊ＲＺ）で与えられる。このような抵抗値は通常異なる
大きさであり（例えばＲＺ＝１０Ω，ＲＦ＝３００Ω，
ＲＳ＝0.3Ω）、例えば技術的工程（ＩＣ製造工程）中
にある変動が起き、次いで、比の分母に積の項があるの
でその比にある逸脱が起きる。さらに、検出抵抗器ＲＳ
（通常エミッタ拡散で得られる）が他の二つ（通常ベー
ス拡散で得られる）より安定していると考えられる場合
でも、異なる大きさの抵抗値の為に、シリコンで二つの
抵抗値の整合を得ることが不可能なことから任意の安定
した形態にすることが困難であるＲＦ対ＲＺの比を考慮
する必要がある（これは個別の部品を使用する回路の形
成を試みる場合には、益々必要となる）。
点は、実質的にツエーナダイオードＤＺで確立され、高
精度に設定できる。それらの勾配は大体ーＲＦ／（ＲＳ
＊ＲＺ）で与えられる。このような抵抗値は通常異なる
大きさであり（例えばＲＺ＝１０Ω，ＲＦ＝３００Ω，
ＲＳ＝0.3Ω）、例えば技術的工程（ＩＣ製造工程）中
にある変動が起き、次いで、比の分母に積の項があるの
でその比にある逸脱が起きる。さらに、検出抵抗器ＲＳ
（通常エミッタ拡散で得られる）が他の二つ（通常ベー
ス拡散で得られる）より安定していると考えられる場合
でも、異なる大きさの抵抗値の為に、シリコンで二つの
抵抗値の整合を得ることが不可能なことから任意の安定
した形態にすることが困難であるＲＦ対ＲＺの比を考慮
する必要がある（これは個別の部品を使用する回路の形
成を試みる場合には、益々必要となる）。
【００１２】図３からも分かるように、同じ方法で作ら
れた同一の回路は、例えば所望されるＳＯＡ内に充分に
含まれない４つの曲線Ｃ１，Ｃ２，Ｃ３，Ｃ４に沿って
異なるように容易に作動する。この問題を避けるため
に、所望の動作曲線例えば境界曲線ＢＬから遥かに移動
した曲線Ｃ２を選択する一般的な手段があり、その結
果、保護回路の動作曲線はどんな場合でもＳＯＡ内に、
例えば曲線Ｃ１とＣ３の間のどこかにある。しかしなが
ら、この手段は、パワートランジスタＰＴの性能を充分
に利用してないところがあり、この結果大型のものとな
る。
れた同一の回路は、例えば所望されるＳＯＡ内に充分に
含まれない４つの曲線Ｃ１，Ｃ２，Ｃ３，Ｃ４に沿って
異なるように容易に作動する。この問題を避けるため
に、所望の動作曲線例えば境界曲線ＢＬから遥かに移動
した曲線Ｃ２を選択する一般的な手段があり、その結
果、保護回路の動作曲線はどんな場合でもＳＯＡ内に、
例えば曲線Ｃ１とＣ３の間のどこかにある。しかしなが
ら、この手段は、パワートランジスタＰＴの性能を充分
に利用してないところがあり、この結果大型のものとな
る。
【００１３】また、このような手段（保護回路に関係す
る）に関連して実際に困難な現象は、いわゆるラッチダ
ウンすなわち高電圧で負荷の要求にも拘わらず、パワー
トランジスタから出力される電流が実質的にゼロになる
ということである。この現象は、例えば図３で曲線Ｃ２
のＶ２−ＶＭＡＸ部分に相当する。トランジスタがたと
えＳＯＡ内で電流を供給できたとしても、これは保護回
路の制御作用のためにその場合には失敗である。
る）に関連して実際に困難な現象は、いわゆるラッチダ
ウンすなわち高電圧で負荷の要求にも拘わらず、パワー
トランジスタから出力される電流が実質的にゼロになる
ということである。この現象は、例えば図３で曲線Ｃ２
のＶ２−ＶＭＡＸ部分に相当する。トランジスタがたと
えＳＯＡ内で電流を供給できたとしても、これは保護回
路の制御作用のためにその場合には失敗である。
【００１４】理論的に、トランジスタのＳＯＡの改善さ
れた利用は、例えば図４にＣ４Ｍで示すような境界曲線
ＢＬ（ＳＯＡの境界）に幾何学的に極めて類似した曲線
で表される動作制限を持つ保護回路を使用することによ
って達成できる。図３の曲線Ｃ４の変形として関係して
いるこのような曲線は、図２に示すものと同じではある
が、対をなすデバィスと並列にこれらと同様にしかしよ
り高いツェナ電圧を呈する対を持った保護回路を使用し
て得ることができる。
れた利用は、例えば図４にＣ４Ｍで示すような境界曲線
ＢＬ（ＳＯＡの境界）に幾何学的に極めて類似した曲線
で表される動作制限を持つ保護回路を使用することによ
って達成できる。図３の曲線Ｃ４の変形として関係して
いるこのような曲線は、図２に示すものと同じではある
が、対をなすデバィスと並列にこれらと同様にしかしよ
り高いツェナ電圧を呈する対を持った保護回路を使用し
て得ることができる。
【００１５】実際には、この変形例は、最初の方法と同
じ固有の欠点を有する。事実、回路の電気的パラメータ
に起こり得る変動は、図４のＣ５で示すような明らかに
許容できない曲線を持った保護回路を得るのを避けるの
に境界曲線ＢＬから遥かに移動した所望の動作曲線を選
ぶことを強制するようになる。加えて、ラッチダウン現
象は、なお存在し、例えば曲線Ｃ４ＭのＶ４Ｍ−ＶＭＡ
Ｘ部分に相当する。
じ固有の欠点を有する。事実、回路の電気的パラメータ
に起こり得る変動は、図４のＣ５で示すような明らかに
許容できない曲線を持った保護回路を得るのを避けるの
に境界曲線ＢＬから遥かに移動した所望の動作曲線を選
ぶことを強制するようになる。加えて、ラッチダウン現
象は、なお存在し、例えば曲線Ｃ４ＭのＶ４Ｍ−ＶＭＡ
Ｘ部分に相当する。
【００１６】この発明の目的は、請求項１に記載されて
いるように実施される方法および請求項５に規定されて
いる特徴を有する回路によって達成される。さらに、こ
の発明の有益な概念はその他の請求項に記載されてい
る。トランジスタの主導通路にかかる電圧が増加する際
に主導通路を流れる電流の値が第１の保護のため所定の
下側制限値以下に降下しがちなときに、その値をほぼ一
定に保持でき、トランジスタの出力端子から見た負荷に
よって影響受けないようにトランジスタの制御端子を駆
動できる第２の保護回路を有する第１の保護回路（ＳＯ
Ａの逸脱に対する）を追加することにより、トランジス
タはこのトランジスタにより許容できる制限値ＶＭＡＸ
までいつでも相当の電流を負荷に供給できる。この発明
は、添付図面と関連して以下の説明からより明確に理解
できる。
いるように実施される方法および請求項５に規定されて
いる特徴を有する回路によって達成される。さらに、こ
の発明の有益な概念はその他の請求項に記載されてい
る。トランジスタの主導通路にかかる電圧が増加する際
に主導通路を流れる電流の値が第１の保護のため所定の
下側制限値以下に降下しがちなときに、その値をほぼ一
定に保持でき、トランジスタの出力端子から見た負荷に
よって影響受けないようにトランジスタの制御端子を駆
動できる第２の保護回路を有する第１の保護回路（ＳＯ
Ａの逸脱に対する）を追加することにより、トランジス
タはこのトランジスタにより許容できる制限値ＶＭＡＸ
までいつでも相当の電流を負荷に供給できる。この発明
は、添付図面と関連して以下の説明からより明確に理解
できる。
【００１７】
【課題を解決するための手段】この発明は、その安全動
作領域ＢＬから外れるのを保護されるトランジスタのラ
ッチダウン現象の発生を防止する方法であって、上記ト
ランジスタの主導通路にかかる電圧（ＶＣＥ）が増加す
ると上記トランジスタの主導通路を流れる電流（ＩＣ）
の値がその保護のため所定の下側制限値（ＩＳＣ）以下
に降下しがちなときに、制御作用が上記トランジスタの
制御端子に与えられ、その値をほぼ一定に保持し、上記
トランジスタの出力端子から見た負荷によって影響受け
ないようにするトランジスタのラッチダウン現象発生防
止方法である。
作領域ＢＬから外れるのを保護されるトランジスタのラ
ッチダウン現象の発生を防止する方法であって、上記ト
ランジスタの主導通路にかかる電圧（ＶＣＥ）が増加す
ると上記トランジスタの主導通路を流れる電流（ＩＣ）
の値がその保護のため所定の下側制限値（ＩＳＣ）以下
に降下しがちなときに、制御作用が上記トランジスタの
制御端子に与えられ、その値をほぼ一定に保持し、上記
トランジスタの出力端子から見た負荷によって影響受け
ないようにするトランジスタのラッチダウン現象発生防
止方法である。
【００１８】また、この発明は、保護回路によりその安
全動作領域から外れるのを保護されるトランジスタ（Ｐ
Ｔ）のラッチダウン現象の発生を防止する回路であっ
て、ａ）上記トランジスタ（ＰＴ）の主導通路（ＩＴ−
ＯＴ）を通して流れる電流を検出する検出手段（ＲＳ｝
と、ｂ）上記主導通路（ＩＴ−ＯＴ）にかかる電圧が増
加する際に上記主導通路を流れる電流の値が、その保護
のため、所定の下側制限値以下に降下しがちなときに、
その値をほぼ一定に保持し、上記トランジスタの出力端
子（ＯＴ）から見た負荷によって影響受けないように上
記トランジスタ（ＰＴ）の制御端子（ＣＴ）を駆動する
制御手段（ＣＭ）とを備えたトランジスタのラッチダウ
ン現象発生防止回路である。
全動作領域から外れるのを保護されるトランジスタ（Ｐ
Ｔ）のラッチダウン現象の発生を防止する回路であっ
て、ａ）上記トランジスタ（ＰＴ）の主導通路（ＩＴ−
ＯＴ）を通して流れる電流を検出する検出手段（ＲＳ｝
と、ｂ）上記主導通路（ＩＴ−ＯＴ）にかかる電圧が増
加する際に上記主導通路を流れる電流の値が、その保護
のため、所定の下側制限値以下に降下しがちなときに、
その値をほぼ一定に保持し、上記トランジスタの出力端
子（ＯＴ）から見た負荷によって影響受けないように上
記トランジスタ（ＰＴ）の制御端子（ＣＴ）を駆動する
制御手段（ＣＭ）とを備えたトランジスタのラッチダウ
ン現象発生防止回路である。
【００１９】
【発明の実施の形態】この発明の方法は、図５を参照し
て後述される。図において、トランジスタとしてのパワ
ートランジスタＰＴのＳＯＡから引き出した境界曲線Ｂ
Ｌで囲まれているコレクタ電流ＩＣ対コレクターエミッ
タ電圧ＶＣＥを示し、ＩＭＡＸおよびＶＭＡＸはパワー
トランジスタＰＴが耐え得る最大電流および電圧をそれ
ぞれ表し、曲線Ｃ１，Ｃ２，Ｃ３は回路を作るデバィス
のパラメータの展開から得られるそんなに容易に制御さ
れないような回路ＰＣ１に対する可能な動作制限を示
す。
て後述される。図において、トランジスタとしてのパワ
ートランジスタＰＴのＳＯＡから引き出した境界曲線Ｂ
Ｌで囲まれているコレクタ電流ＩＣ対コレクターエミッ
タ電圧ＶＣＥを示し、ＩＭＡＸおよびＶＭＡＸはパワー
トランジスタＰＴが耐え得る最大電流および電圧をそれ
ぞれ表し、曲線Ｃ１，Ｃ２，Ｃ３は回路を作るデバィス
のパラメータの展開から得られるそんなに容易に制御さ
れないような回路ＰＣ１に対する可能な動作制限を示
す。
【００２０】その安全動作領域すなわち境界曲線ＢＬか
ら外れるのを保護されるトランジスタのラッチダウン現
象の発生を防止するこの方法によれば、トランジスタの
主導通路にかかる電圧が増加するとトランジスタの主導
通路を流れる電流ＩＣの値がその保護のため所定の下側
制限値以下に降下しがちなときに、制御作用がトランジ
スタの制御端子に与えられ、その値をほぼ一定に保持で
き、トランジスタの出力端子から見た負荷によって影響
受けないようにする。その値は、主導通路にかかる電圧
ＶＣＥの値がトランジスタの上側ブレークダウン制限値
ＶＭＡＸを超えるまで有益に保持される。
ら外れるのを保護されるトランジスタのラッチダウン現
象の発生を防止するこの方法によれば、トランジスタの
主導通路にかかる電圧が増加するとトランジスタの主導
通路を流れる電流ＩＣの値がその保護のため所定の下側
制限値以下に降下しがちなときに、制御作用がトランジ
スタの制御端子に与えられ、その値をほぼ一定に保持で
き、トランジスタの出力端子から見た負荷によって影響
受けないようにする。その値は、主導通路にかかる電圧
ＶＣＥの値がトランジスタの上側ブレークダウン制限値
ＶＭＡＸを超えるまで有益に保持される。
【００２１】都合の良いことに、トランジスタの主導通
路を流れる電流ＩＣの値が、例えばＶＣＥの減少のた
め、上記所定の下側制限値ＩＳＣ以上に上昇しがちなと
きに、制御作用が中断される。この制御作用は、その通
路にかかる電圧値が下側動作制限値ＶＴ以上になるとき
のみ与えられる。図５から理解できるように、動作曲線
の勾配に拘わらず、最小電流が曲線ＩＳＣによって“高
い”電圧で確保され、それによって、少なくともパワー
トランジスタＰＴが損傷の危険にあるであろう制限値Ｖ
ＭＡＸまでラッチダウン現象を完全に避ける。
路を流れる電流ＩＣの値が、例えばＶＣＥの減少のた
め、上記所定の下側制限値ＩＳＣ以上に上昇しがちなと
きに、制御作用が中断される。この制御作用は、その通
路にかかる電圧値が下側動作制限値ＶＴ以上になるとき
のみ与えられる。図５から理解できるように、動作曲線
の勾配に拘わらず、最小電流が曲線ＩＳＣによって“高
い”電圧で確保され、それによって、少なくともパワー
トランジスタＰＴが損傷の危険にあるであろう制限値Ｖ
ＭＡＸまでラッチダウン現象を完全に避ける。
【００２２】この方法を使用することにより、今や利用
できる有効な動作領域がラッチダウンに対して保護のな
いものより大きくなるので、パワートランジスタＰＴの
性能をより良好に使用でき、しかもＳＯＡから境界曲線
ＢＬを充分に移動できる。
できる有効な動作領域がラッチダウンに対して保護のな
いものより大きくなるので、パワートランジスタＰＴの
性能をより良好に使用でき、しかもＳＯＡから境界曲線
ＢＬを充分に移動できる。
【００２３】次に、この発明の回路を図６を参照して説
明する。保護回路によりその安全動作領域ＢＬから外れ
るのを保護されるトランジスタのラッチダウン現象の発
生を防止するこの回路は、ａ）トランジスタＰＴの主導
通路ＩＴ−ＯＴを通して流れる電流を検出するのに有効
な検出手段（ＲＳ｝と、（ｂ）主導通路ＩＴ−ＯＴにか
かる電圧が増加する際に上記主導通路を流れる電流の値
が、その保護のため、所定の下側制限値以下に降下しが
ちなときに、その値をほぼ一定に保持し、トランジスタ
の出力端子ＯＴから見た負荷によって影響受けないよう
にトランジスタＰＴの制御端子ＣＴを駆動するのに有効
な制御手段ＣＭとを備える。
明する。保護回路によりその安全動作領域ＢＬから外れ
るのを保護されるトランジスタのラッチダウン現象の発
生を防止するこの回路は、ａ）トランジスタＰＴの主導
通路ＩＴ−ＯＴを通して流れる電流を検出するのに有効
な検出手段（ＲＳ｝と、（ｂ）主導通路ＩＴ−ＯＴにか
かる電圧が増加する際に上記主導通路を流れる電流の値
が、その保護のため、所定の下側制限値以下に降下しが
ちなときに、その値をほぼ一定に保持し、トランジスタ
の出力端子ＯＴから見た負荷によって影響受けないよう
にトランジスタＰＴの制御端子ＣＴを駆動するのに有効
な制御手段ＣＭとを備える。
【００２４】図６において、検出手段は、主導通路ＩＴ
−ＯＴと直列に配列されかつパワートランジスタＰＴの
性能を損なわないやや小さな値を有する検出抵抗器ＲＳ
の態様で非常に簡単に実施できる。この場合、検出抵抗
器ＲＳの端子電圧は、パワートランジスタＰＴの主導通
路ＩＴ−ＯＴを流れる電流に実質的に比例する。簡単で
しかも有効な実施の形態では、制御手段ＣＭは、ａ）基
準電流発生器ＲＣＧと、ｂ）基準電流発生器ＲＣＧの出
力側に接続された基準抵抗器ＲＲと、ｃ）検出手段の出
力側および基準抵抗器ＲＲの端子にそれぞれ接続された
電流差動出力端子および入力端子を有する型の電圧比較
器ＣＯと、ｄ）電圧比較器ＣＯの出力側に接続されたカ
レントミラーＭＩと、ｅ）電圧比較器ＣＯの出力端子の
１つに接続された入力端子およびパワートランジスタＰ
Ｔの制御端子ＣＴに接続された入力端子を有する出力段
ＯＡとを備える。
−ＯＴと直列に配列されかつパワートランジスタＰＴの
性能を損なわないやや小さな値を有する検出抵抗器ＲＳ
の態様で非常に簡単に実施できる。この場合、検出抵抗
器ＲＳの端子電圧は、パワートランジスタＰＴの主導通
路ＩＴ−ＯＴを流れる電流に実質的に比例する。簡単で
しかも有効な実施の形態では、制御手段ＣＭは、ａ）基
準電流発生器ＲＣＧと、ｂ）基準電流発生器ＲＣＧの出
力側に接続された基準抵抗器ＲＲと、ｃ）検出手段の出
力側および基準抵抗器ＲＲの端子にそれぞれ接続された
電流差動出力端子および入力端子を有する型の電圧比較
器ＣＯと、ｄ）電圧比較器ＣＯの出力側に接続されたカ
レントミラーＭＩと、ｅ）電圧比較器ＣＯの出力端子の
１つに接続された入力端子およびパワートランジスタＰ
Ｔの制御端子ＣＴに接続された入力端子を有する出力段
ＯＡとを備える。
【００２５】電圧比較器ＣＯにバイアスを与え、これを
かかる減少の発生に対して予備充電するために、便宜的
に電圧比較器ＣＯの２つ入力端子にそれぞれ接続された
その２つの出力端子に２つのほぼ同一の電流を発生する
のに基準電流発生器ＲＣＧを配列し、そして、検出手段
の出力端子とそれぞれ直列に置かれ、ほぼ同じ抵抗値を
持つ２つのバイアス抵抗器ＲＡを配列してもよい。勿
論、これは検出手段からの信号が電圧信号であると仮定
した場合である。
かかる減少の発生に対して予備充電するために、便宜的
に電圧比較器ＣＯの２つ入力端子にそれぞれ接続された
その２つの出力端子に２つのほぼ同一の電流を発生する
のに基準電流発生器ＲＣＧを配列し、そして、検出手段
の出力端子とそれぞれ直列に置かれ、ほぼ同じ抵抗値を
持つ２つのバイアス抵抗器ＲＡを配列してもよい。勿
論、これは検出手段からの信号が電圧信号であると仮定
した場合である。
【００２６】制御手段ＣＭが主導通路ＩＴ−ＯＴにかか
る電圧を実質的に与えられるならば、実際都合がよく、
そのため、補助電源装置が不要となり、これは保護回路
に対して制限される。制御手段ＣＭは必要なときのみ良
好に作動し、少なくとも不要時には作動しない。このた
め、基準電流発生器ＲＣＧは、例えば、主導通路ＩＴ−
ＯＴにかかる電圧値が下側動作制限値以上のときのみ電
流を発生するように設計できる。
る電圧を実質的に与えられるならば、実際都合がよく、
そのため、補助電源装置が不要となり、これは保護回路
に対して制限される。制御手段ＣＭは必要なときのみ良
好に作動し、少なくとも不要時には作動しない。このた
め、基準電流発生器ＲＣＧは、例えば、主導通路ＩＴ−
ＯＴにかかる電圧値が下側動作制限値以上のときのみ電
流を発生するように設計できる。
【００２７】図７は図６に既にブロックの形で示した制
御手段ＣＭの回路構成を示す。この回路は、１チップに
集積化するのに適当である。電圧出力端子ＶＯＵＴは回
路グランドに接続され、入力端子ＩＴは回路電源に接続
され、出力端子ＯＴは回路の電圧入力端子であり、制御
端子ＣＴは回路の電流出力端子である。
御手段ＣＭの回路構成を示す。この回路は、１チップに
集積化するのに適当である。電圧出力端子ＶＯＵＴは回
路グランドに接続され、入力端子ＩＴは回路電源に接続
され、出力端子ＯＴは回路の電圧入力端子であり、制御
端子ＣＴは回路の電流出力端子である。
【００２８】図において、相互に直列の２つのツエナダ
イードＤＺ１およびＤＺ２が設けられ、抵抗器Ｒ６を介
してグランドと電源の間に接続され、ツエナダイードＤ
Ｚ１およびＤＺ２の接続点がＮＰＮ型のトランジスタＱ
１のベースに接続され、トランジスタＱ１のコレクタが
抵抗器Ｒ７を介して電源に接続され、そのエミッタが直
列接続の２つの抵抗器Ｒ３およびＲ４を介して接地さ
れ、抵抗器Ｒ３およびＲ４の接続点が抵抗器Ｒ５を介し
てＮＰＮ型のトランジスタＱ２のベースに接続され、そ
のエミッタが抵抗器Ｒ１を介して接地され、そのコレク
タがマルチカレントミラーに接続される。
イードＤＺ１およびＤＺ２が設けられ、抵抗器Ｒ６を介
してグランドと電源の間に接続され、ツエナダイードＤ
Ｚ１およびＤＺ２の接続点がＮＰＮ型のトランジスタＱ
１のベースに接続され、トランジスタＱ１のコレクタが
抵抗器Ｒ７を介して電源に接続され、そのエミッタが直
列接続の２つの抵抗器Ｒ３およびＲ４を介して接地さ
れ、抵抗器Ｒ３およびＲ４の接続点が抵抗器Ｒ５を介し
てＮＰＮ型のトランジスタＱ２のベースに接続され、そ
のエミッタが抵抗器Ｒ１を介して接地され、そのコレク
タがマルチカレントミラーに接続される。
【００２９】このマルチカレントミラーはＰＮＰ型の３
つのトランジスタＱ３，Ｑ４，Ｑ５からなり、トランジ
スタＱ５はデュアルコレクタを有し、各トランジスタの
エミッタはそれぞれ３つの抵抗器Ｒ２，Ｒ８，Ｒ９を介
して電源に接続される。これらの抵抗器は特に抵抗器Ｒ
１の値と同一の同じ値を有する。また、トランジスタＱ
３，Ｑ４，Ｑ５のベースは共通接続される。トランジス
タＱ３のコレクタはそのベースおよびトランジスタＱ２
のコレクタに接続され、トランジスタＱ４およびＱ５の
コレクタはマルチカレントミラーの３つの出力端子を形
成し、３つのトランジスタの領域比はトランジスタＱ４
の出力電流がトランジスタＱ５の各コレクタの出力電流
の大きさの２倍となるようになされている。
つのトランジスタＱ３，Ｑ４，Ｑ５からなり、トランジ
スタＱ５はデュアルコレクタを有し、各トランジスタの
エミッタはそれぞれ３つの抵抗器Ｒ２，Ｒ８，Ｒ９を介
して電源に接続される。これらの抵抗器は特に抵抗器Ｒ
１の値と同一の同じ値を有する。また、トランジスタＱ
３，Ｑ４，Ｑ５のベースは共通接続される。トランジス
タＱ３のコレクタはそのベースおよびトランジスタＱ２
のコレクタに接続され、トランジスタＱ４およびＱ５の
コレクタはマルチカレントミラーの３つの出力端子を形
成し、３つのトランジスタの領域比はトランジスタＱ４
の出力電流がトランジスタＱ５の各コレクタの出力電流
の大きさの２倍となるようになされている。
【００３０】次いで、トランジスタＱ４のコレクタはＮ
ＰＮ型の２つのトランジスタＱ６およびＱ７からなる別
なカレントミラーに接続され、これらトランジスタＱ６
およびＱ７のエミッタは接地され、トランジスタＱ６は
ダイオード構成に接続され、このカレントミラーの出力
端子はトランジスタＱ７のコレクタである。
ＰＮ型の２つのトランジスタＱ６およびＱ７からなる別
なカレントミラーに接続され、これらトランジスタＱ６
およびＱ７のエミッタは接地され、トランジスタＱ６は
ダイオード構成に接続され、このカレントミラーの出力
端子はトランジスタＱ７のコレクタである。
【００３１】さらに、図７の回路はＮＰＮ型の一対のト
ランジスタＱ８およびＱ９を含む。これらのトランジス
タはそれらのベースを入力端子、コレクタを出力端子と
し、エミッタが共通接続されトランジスタＱ７のエミッ
タに接続され、差動入力のベースがトランジスタＱ５の
２つのコレクタに接続されて差動接続構成とされてい
る。また、トランジスタＱ８のベースは直列接続の２つ
の抵抗器ＲＡおよびＲＲを介して接地され、トランジス
タＱ９のベースは抵抗器ＲＡを介して出力端子ＯＴに接
続され、抵抗器ＲＲの値は抵抗器Ｒ１の値と等しくなる
ように選択される。
ランジスタＱ８およびＱ９を含む。これらのトランジス
タはそれらのベースを入力端子、コレクタを出力端子と
し、エミッタが共通接続されトランジスタＱ７のエミッ
タに接続され、差動入力のベースがトランジスタＱ５の
２つのコレクタに接続されて差動接続構成とされてい
る。また、トランジスタＱ８のベースは直列接続の２つ
の抵抗器ＲＡおよびＲＲを介して接地され、トランジス
タＱ９のベースは抵抗器ＲＡを介して出力端子ＯＴに接
続され、抵抗器ＲＲの値は抵抗器Ｒ１の値と等しくなる
ように選択される。
【００３２】差動出力側は２つのトランジスタＱ１０お
よびＱ１１からなるカレントミラーに接続され、これら
トランジスタＱ１０およびＱ１１のエミッタは直接電源
に接続され、トランジスタＱ１０のコレクタとベースは
共通接続される。最後に、回路はトランジスタＮＰＮ型
のトランジスタＱ１２を備え、そのベースはトランジス
タＱ１１のコレクタに接続され、そのコレクタは電源に
接続され、そのエミッタは制御端子ＣＴに接続される。
よびＱ１１からなるカレントミラーに接続され、これら
トランジスタＱ１０およびＱ１１のエミッタは直接電源
に接続され、トランジスタＱ１０のコレクタとベースは
共通接続される。最後に、回路はトランジスタＮＰＮ型
のトランジスタＱ１２を備え、そのベースはトランジス
タＱ１１のコレクタに接続され、そのコレクタは電源に
接続され、そのエミッタは制御端子ＣＴに接続される。
【００３３】最後に、回路はＮＰＮ型のトランジスタＱ
１２を備え、そのベースはトランジスタＱ１１のコレク
タに接続され、そのコレクタは電源に直接接続され、そ
のエミッタは制御端子ＣＴに接続される。電流Irefは、
入力端子ＩＴおよび電圧出力端子ＶＯＵＴ間の電位差が
ツェナダイオードＤＺ１およびＤＺ２の総合ツェナ電圧
より大きいときのみトランジスタＱ２のコレクタに発生
され、これは実質的に図５に示す電圧ＶＴに対応する。
この電流は次式で与えられる。
１２を備え、そのベースはトランジスタＱ１１のコレク
タに接続され、そのコレクタは電源に直接接続され、そ
のエミッタは制御端子ＣＴに接続される。電流Irefは、
入力端子ＩＴおよび電圧出力端子ＶＯＵＴ間の電位差が
ツェナダイオードＤＺ１およびＤＺ２の総合ツェナ電圧
より大きいときのみトランジスタＱ２のコレクタに発生
され、これは実質的に図５に示す電圧ＶＴに対応する。
この電流は次式で与えられる。
【００３４】Ｉref＝（（ＶＤＺ２ーＶＥＢＱ１）＊Ｒ
４／（Ｒ３＋Ｒ４）ーＶＥＢＱ２）／ＲＲ
４／（Ｒ３＋Ｒ４）ーＶＥＢＱ２）／ＲＲ
【００３５】一連の電流が反映されるけれども、一つは
【００３６】ＶＢＥＱ９＝（Ｉref／２＊ＲＡ＋（Ｉref
／２）＊ＶＣＥＱ７， ＶＢＥＱ１０＝（Ｉref／２＊ＲＡ＋ＩＬ＋ＲＳーＶＣ
ＥＱ７，
／２）＊ＶＣＥＱ７， ＶＢＥＱ１０＝（Ｉref／２＊ＲＡ＋ＩＬ＋ＲＳーＶＣ
ＥＱ７，
【００３７】を得る。ここで、ＩＬは実質的にパワート
ランジスタＰＴの主導通路を通して流れる電流である。
トランジスタＱ１２は
ランジスタＰＴの主導通路を通して流れる電流である。
トランジスタＱ１２は
【００３８】ＩＬ＜Ｉref＊ＲＲ／２＊ＲＳ
【００３９】ならば、パワートランジスタＰＴを駆動す
るだけであることが容易に分かる。この積は図５のＩＳ
Ｃに対応する。ＳＯＡからの逸脱に対する保護回路の動
作およびラッチダウン現象に対する保護回路の動作が共
に考えられるとき、それらは相互に妨害しないことが重
要であり、従って、それらの一方のみがどんな時でもパ
ワートランジスタＰＴに作用することが好ましい。勿
論、それらが共に作用する電流値範囲はあるが、この範
囲が出来るだけ小さく保持されるならば好都合である。
るだけであることが容易に分かる。この積は図５のＩＳ
Ｃに対応する。ＳＯＡからの逸脱に対する保護回路の動
作およびラッチダウン現象に対する保護回路の動作が共
に考えられるとき、それらは相互に妨害しないことが重
要であり、従って、それらの一方のみがどんな時でもパ
ワートランジスタＰＴに作用することが好ましい。勿
論、それらが共に作用する電流値範囲はあるが、この範
囲が出来るだけ小さく保持されるならば好都合である。
【００４０】この発明によれば、トランジスタ、特にパ
ワートランジスタに対して、その安全動作領域からの逸
脱に対する第１の保護回路、ラッチダウン現象に対する
第２の保護回路を配列し、これら全てを同じチップに集
積化できる。この方法では、最初のもの同じ特性を持つ
が自己保護式のトランジスタを設けることができ、それ
故、多分何も損傷を受けない。
ワートランジスタに対して、その安全動作領域からの逸
脱に対する第１の保護回路、ラッチダウン現象に対する
第２の保護回路を配列し、これら全てを同じチップに集
積化できる。この方法では、最初のもの同じ特性を持つ
が自己保護式のトランジスタを設けることができ、それ
故、多分何も損傷を受けない。
【００４１】最後に、図８はこの発明による電圧調整器
の簡略化したブロック図である。これは、この発明によ
るラッチダウン現象に対する別な保護回路ＰＣ２がある
以外は図１のブロック図と同一である。図８の回路は、
図示の簡略化のため、保護回路ＰＣ１の２つの端子の接
続を省略しているが、これらは図１の場合と同様であ
る。保護回路ＰＣ２は、それぞれパワートランジスタＰ
Ｔの３つの端子ＩＴ，ＣＴ，ＯＴおよび電圧出力端子Ｖ
ＯＵＴに接続された４つの端子を有し、保護回路ＰＣ２
のブロック図は例えば図６に示すものと同じである。
の簡略化したブロック図である。これは、この発明によ
るラッチダウン現象に対する別な保護回路ＰＣ２がある
以外は図１のブロック図と同一である。図８の回路は、
図示の簡略化のため、保護回路ＰＣ１の２つの端子の接
続を省略しているが、これらは図１の場合と同様であ
る。保護回路ＰＣ２は、それぞれパワートランジスタＰ
Ｔの３つの端子ＩＴ，ＣＴ，ＯＴおよび電圧出力端子Ｖ
ＯＵＴに接続された４つの端子を有し、保護回路ＰＣ２
のブロック図は例えば図６に示すものと同じである。
【図１】従来の電圧調整器を簡略して示すブロック図で
ある。
ある。
【図２】保護回路の従来例を示す回路図である。
【図３】トランジスタのＳＯＡおよび図２の保護回路の
動作曲線を示す電流対電圧の対数表示の図である。
動作曲線を示す電流対電圧の対数表示の図である。
【図４】トランジスタのＳＯＡおよび図２の回路の変形
例である保護回路の動作曲線を示す電流対電圧の対数表
示の図である。
例である保護回路の動作曲線を示す電流対電圧の対数表
示の図である。
【図５】トランジスタのＳＯＡおよびこの発明による回
路の作用により変形されるような慣用の保護回路の動作
曲線を示す電流対電圧の対数表示の図である。
路の作用により変形されるような慣用の保護回路の動作
曲線を示す電流対電圧の対数表示の図である。
【図６】この発明による回路のブロック図である。
【図７】図６のブロック図に含まれる制御手段を示す回
路図である。
路図である。
【図８】この発明によるかつ図６の回路を含む電圧調整
器を簡略して示すブロック図である。
器を簡略して示すブロック図である。
ＲＣＧ 基準電流発生器、ＣＭ 制御手段、ＣＯ 電圧
調整器、ＭＩ マルチカレントミラー、ＯＡ 出力手
段、ＰＴ パワートランジスタ、ＰＣ１，ＰＣ２保護回
路 ＲＳ 検出手段ＲＡ バイアス抵抗器、ＲＲ 基準
抵抗器
調整器、ＭＩ マルチカレントミラー、ＯＡ 出力手
段、ＰＴ パワートランジスタ、ＰＣ１，ＰＣ２保護回
路 ＲＳ 検出手段ＲＡ バイアス抵抗器、ＲＲ 基準
抵抗器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョヴァンニ・ガッリ イタリア国、98134 ガラーティ・マリー ナ、ヴィア・ナツィオナーレ 26 (72)発明者 ジュゼッペ・シッラ イタリア国、95030 ペダーラ、ヴィア・ ジ・デ・フェリーチェ ８
Claims (11)
- 【請求項１】 その安全動作領域ＢＬから外れるのを保
護されるトランジスタのラッチダウン現象の発生を防止
する方法であって、上記トランジスタの主導通路にかか
る電圧（ＶＣＥ）が増加すると上記トランジスタの主導
通路を流れる電流（ＩＣ）の値がその保護のため所定の
下側制限値（ＩＳＣ）以下に降下しがちなときに、制御
作用が上記トランジスタの制御端子に与えられ、その値
をほぼ一定に保持し、上記トランジスタの出力端子から
見た負荷によって影響受けないようにするトランジスタ
のラッチダウン現象発生防止方法。 - 【請求項２】 上記値は上記主導通路にかかる電圧（Ｖ
ＣＥ）の値が上記トランジスタの上側ブレークダウン制
限値（ＶＭＡＸ）を超えるまで保持される請求項１記載
のトランジスタのラッチダウン現象発生防止方法。 - 【請求項３】 上記制御作用は上記主導通路を流れる電
流（ＩＣ）の値が上記所定の下側制限値（ＩＳＣ）以上
に上昇しようとするときは中断される請求項１記載のト
ランジスタのラッチダウン現象発生防止方法。 - 【請求項４】 上記制御作用は上記主導通路にかかる電
圧の値が下側動作制限値（ＶＴ）を超えるときのみ与え
られる請求項１記載のトランジスタのラッチダウン現象
発生防止方法。 - 【請求項５】 保護回路によりその安全動作領域から外
れるのを保護されるトランジスタ（ＰＴ）のラッチダウ
ン現象の発生を防止する回路であって、 ａ） 上記トランジスタ（ＰＴ）の主導通路（ＩＴ−Ｏ
Ｔ）を通して流れる電流を検出する検出手段（ＲＳ）
と、 ｂ） 上記主導通路（ＩＴ−ＯＴ）にかかる電圧が増加
する際に上記主導通路を流れる電流の値が、その保護の
ため、所定の下側制限値以下に降下しがちなときに、そ
の値をほぼ一定に保持し、上記トランジスタの出力端子
（ＯＴ）から見た負荷によって影響受けないように上記
トランジスタ（ＰＴ）の制御端子（ＣＴ）を駆動する制
御手段（ＣＭ）とを備えたトランジスタのラッチダウン
現象発生防止回路。 - 【請求項６】 上記検出手段（ＲＳ）は、上記主導通路
（ＩＴ−ＯＴ）を流れる電流に実質的に比例する振幅を
有する第１の電圧信号を発生し、上記制御手段（ＣＭ）
は ａ）基準電流発生器（ＲＣＧ）と、 ｂ）上記基準電流発生器（ＲＣＧ）の出力側に接続され
た基準抵抗器（ＲＲ）と、 ｃ）上記検出手段（ＲＳ）の出力側および上記基準抵抗
器（ＲＲ）の端子にそれぞれ接続された電流差動出力端
子および入力端子を有する型の電圧比較器（ＣＯ）と、 ｄ）上記電圧比較器（ＣＯ）の出力側に接続されたカレ
ントミラー（ＭＩ）と、 ｅ）上記電圧比較器（ＣＯ）の出力端子の１つに接続さ
れた入力端子および上記トランジスタ（ＰＴ）の制御端
子（ＣＴ）に接続された入力端子を有する出力段（Ｏ
Ａ）とを備えた請求項５記載のトランジスタのラッチダ
ウン現象発生防止回路。 - 【請求項７】上記基準電流発生器（ＲＣＧ）は上記電圧
比較器（ＣＯ）の２つの入力端子にそれぞれ接続された
その２つの出力端子に２つのほぼ同一の電流を発生する
のに有効であり、ほぼ同じ抵抗値を有しかつ上記電圧比
較器（ＣＯ）に対してバイアスを与えこれを上記ラッチ
ダウン現象の発生に関連して予備充電するようになされ
た２つのバイアス抵抗器（ＲＡ）を、それぞれ上記基準
抵抗器（ＲＲ）と直列および上記検出手段（ＲＳ）の出
力端子と直列に配置した請求項６記載のトランジスタの
ラッチダウン現象発生防止回路。 - 【請求項８】 上記制御手段（ＣＭ）は上記主導通路
（ＩＴ−ＯＴ）にかかる電圧値だけ供給される請求項５
記載のトランジスタのラッチダウン現象発生防止回路。 - 【請求項９】 上記制御手段（ＣＭ）は上記主導通路
（ＩＴーＯＴ）にかかる電圧の値が下側動作制限値を超
えるときのみ作動される請求項５記載のトランジスタの
ラッチダウン現象発生防止回路。 - 【請求項１０】 その安全動作領域の逸脱からの第１の
保護回路（ＰＣ１）を備えたトランジスタ（ＰＴ）にお
いて、該トランジスタ（ＰＴ）はまた請求項５〜９のい
ずれかに記載のラッチダウン現象に対する第２の保護回
路（ＰＣ２）を備えたことを特徴とするトランジスタ。 - 【請求項１１】 その出力（ＶＯＵＴ）調整要素とし
て、その安全動作領域の逸脱に対する第１の保護回路
（ＰＣ１）を備えたトランジスタ（ＰＴ）を有する型の
電圧調整器において、上記トランジスタ（ＰＴ）はまた
請求項５〜９のいずれかに記載のラッチダウン現象に対
する第２の保護回路（ＰＣ２）を備えたことを特徴とす
る電圧調整器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830502.4 | 1994-10-27 | ||
| EP94830502A EP0709956B1 (en) | 1994-10-27 | 1994-10-27 | Method and circuit for protection against latch-down transistor and voltage regulator using the method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288810A true JPH08288810A (ja) | 1996-11-01 |
| JP3703542B2 JP3703542B2 (ja) | 2005-10-05 |
Family
ID=8218556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27290595A Expired - Fee Related JP3703542B2 (ja) | 1994-10-27 | 1995-10-20 | トランジスタのラッチダウン現象発生防止方法およびその回路並びにこの方法および回路を用いたトランジスタおよび電圧調整器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5714905A (ja) |
| EP (1) | EP0709956B1 (ja) |
| JP (1) | JP3703542B2 (ja) |
| DE (1) | DE69431521T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014142679A (ja) * | 2013-01-22 | 2014-08-07 | Fujitsu Telecom Networks Ltd | 過電流保護回路とそれを備える充電装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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