JPS63305415A - カレント・ミラー回路配置 - Google Patents
カレント・ミラー回路配置Info
- Publication number
- JPS63305415A JPS63305415A JP63120772A JP12077288A JPS63305415A JP S63305415 A JPS63305415 A JP S63305415A JP 63120772 A JP63120772 A JP 63120772A JP 12077288 A JP12077288 A JP 12077288A JP S63305415 A JPS63305415 A JP S63305415A
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- JP
- Japan
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- transistor
- diode
- base
- current
- emitter
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- Pending
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- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、順方向バイアスされる第１ダイオードと共通
モード端子にエミッタが接続される第１トランジスタの
主電流通路との直列配置を有する、再生されるべき入力
電流を受け取る第１分路と、第２トランジスタの主電流
通路と、順方向バイアスされるとともに第１トランジス
タのベースおよび第２トランジスタのエミッタに接続さ
れる第１電極を有しかつ共通モード端子に接続される第
２電極を有する第２ダイオードとの直列配置を有する、
前記入力電流の写しである出力電流を供給する第２分路
とを具えるカレント・ミラー配置に関するものである。
モード端子にエミッタが接続される第１トランジスタの
主電流通路との直列配置を有する、再生されるべき入力
電流を受け取る第１分路と、第２トランジスタの主電流
通路と、順方向バイアスされるとともに第１トランジス
タのベースおよび第２トランジスタのエミッタに接続さ
れる第１電極を有しかつ共通モード端子に接続される第
２電極を有する第２ダイオードとの直列配置を有する、
前記入力電流の写しである出力電流を供給する第２分路
とを具えるカレント・ミラー配置に関するものである。
かかる第１ダイオードの第１電極が第２トランジスタの
ベースに接続されるカレント・ミラー（回路配置）は、
「ウィルソン型カレント・ミラー」と称されている。か
かるカレント・ミラーから取り出される出力電圧は限ら
れている。その理由は、第２トランジスタがアバランシ
ェ降伏電圧領域において動作しない場合のみ入力電流の
正確な写しが得られるためである。
ベースに接続されるカレント・ミラー（回路配置）は、
「ウィルソン型カレント・ミラー」と称されている。か
かるカレント・ミラーから取り出される出力電圧は限ら
れている。その理由は、第２トランジスタがアバランシ
ェ降伏電圧領域において動作しない場合のみ入力電流の
正確な写しが得られるためである。
この発明の目的は、出力電流を入力電流の高精度な写し
にして出力電圧が高くなるカレント・ミラー回路配置を
提供することにある。
にして出力電圧が高くなるカレント・ミラー回路配置を
提供することにある。
上記目的を達成するため、本発明において、前記第１分
路は、直列に配置され順方向バイアスされ再生されるべ
き入力電流（Ｉｆ）を受け取る第１電極を有する第３ダ
イオード（Ｄ３）を具え、前記第２分路は、エミッタが
第２トランジスタ（Ｔ２）のコレクタに接続され、コレ
クタが出力電流（ＩＳ）を供給する第３トランジスタ（
Ｔ３）の主電流通路と、第３トランジスタのベースおよ
び第２トランジスタ（’ｒｚ）のエミッタの間で逆方向
バイアスされるダイオード（Ｚ）とを具え、 前記カレント・ミラー回路配置は、順方向バイアスされ
、第１電極が電力供給端子に接続され、第２電極が第３
トランジスタ（Ｔ３）のベースに接続される第４ダイオ
ード（Ｄ４）と、ベースが第３ダイオードの第１電極に
接続され、コレクタが前記電力供給端子に接続され、エ
ミッタが第２トランジスタのベースに接続される第４ト
ランジスタとを具えることを特徴とするものである。
路は、直列に配置され順方向バイアスされ再生されるべ
き入力電流（Ｉｆ）を受け取る第１電極を有する第３ダ
イオード（Ｄ３）を具え、前記第２分路は、エミッタが
第２トランジスタ（Ｔ２）のコレクタに接続され、コレ
クタが出力電流（ＩＳ）を供給する第３トランジスタ（
Ｔ３）の主電流通路と、第３トランジスタのベースおよ
び第２トランジスタ（’ｒｚ）のエミッタの間で逆方向
バイアスされるダイオード（Ｚ）とを具え、 前記カレント・ミラー回路配置は、順方向バイアスされ
、第１電極が電力供給端子に接続され、第２電極が第３
トランジスタ（Ｔ３）のベースに接続される第４ダイオ
ード（Ｄ４）と、ベースが第３ダイオードの第１電極に
接続され、コレクタが前記電力供給端子に接続され、エ
ミッタが第２トランジスタのベースに接続される第４ト
ランジスタとを具えることを特徴とするものである。
本発明の実施例を図面に基づき詳細に説明する。
第１図において、ウィルソン型のカレント・ミラーは、
入力電流ＩＥを受け取り、トランジスタＴ。
入力電流ＩＥを受け取り、トランジスタＴ。
の主電流通路を有する入力（第１）分路と、出力電流■
３が流れ、トランジスタＴ２の主電流通路を有する出力
（第２）分路とを具える。さらに、前記トランジスタＴ
１の主電流通路と直列に、入力分路は順方向バイアスさ
れるダイオードＤ１を有し、このダイオードは本例にお
いて、ｎｐｎ形トランジスタであり、そのベースおよび
コレクタは短絡されるとともに、トランジスタＴ２のベ
ースに接続され、またそのエミッタはトランジスタＴ、
のコレクタに接続される。またトランジスタＴ１のエミ
ッタは共通モード端子に接続される。
３が流れ、トランジスタＴ２の主電流通路を有する出力
（第２）分路とを具える。さらに、前記トランジスタＴ
１の主電流通路と直列に、入力分路は順方向バイアスさ
れるダイオードＤ１を有し、このダイオードは本例にお
いて、ｎｐｎ形トランジスタであり、そのベースおよび
コレクタは短絡されるとともに、トランジスタＴ２のベ
ースに接続され、またそのエミッタはトランジスタＴ、
のコレクタに接続される。またトランジスタＴ１のエミ
ッタは共通モード端子に接続される。
さらにトランジスタＴ２の主電流通路に直列に、出力分
路は順方向バイアスされるダイオードＤ２を具え、この
ダイオードＤ２は本例においてｎｐｎ形トランジスタで
あり、このｎｐｎ形トランジスタはそのベースおよびコ
レクタが短絡され、かつトランジスタＴ、のベースおよ
びトランジスタＴ２のエミッタに接続され、またそのエ
ミッタは共通モード端子に接続される。ところでＩｂｌ
およびｒｂｚはトランジスタＴ、およびＴ２の夫々ベー
ス電流である。
路は順方向バイアスされるダイオードＤ２を具え、この
ダイオードＤ２は本例においてｎｐｎ形トランジスタで
あり、このｎｐｎ形トランジスタはそのベースおよびコ
レクタが短絡され、かつトランジスタＴ、のベースおよ
びトランジスタＴ２のエミッタに接続され、またそのエ
ミッタは共通モード端子に接続される。ところでＩｂｌ
およびｒｂｚはトランジスタＴ、およびＴ２の夫々ベー
ス電流である。
トランジスタＴ、のコレクタに供給された電流は電流値
Ｋｔ −１ｓｔを有し、このためトランジスタＴ、のエ
ミッタに流れる電流は値ｒＥ−１ｂ２ ＋ ｒｂｌを有
する。トランジスタＴ＋のベースおよびダイオードＤ２
の陽極は相互接続されているため、トランジスタＴ、の
エミッタ電流は、ダイオードＤ２がトランジスタＴ１と
同一の寸法のダイオード接続されたトランジスタを有す
る場合に、ダイオードＤ２に流れる電流に等しくなる。
Ｋｔ −１ｓｔを有し、このためトランジスタＴ、のエ
ミッタに流れる電流は値ｒＥ−１ｂ２ ＋ ｒｂｌを有
する。トランジスタＴ＋のベースおよびダイオードＤ２
の陽極は相互接続されているため、トランジスタＴ、の
エミッタ電流は、ダイオードＤ２がトランジスタＴ１と
同一の寸法のダイオード接続されたトランジスタを有す
る場合に、ダイオードＤ２に流れる電流に等しくなる。
したがって、トランジスタＴ２のエミッタに流れる電流
は値Ｉｔ −１ｂ１ ＋ ２Ｉｙを有し、このため、１
＠ ＝ １１ ＋ ２（Ｉｂｌ −Ｉｂｇ） ＝ Ｉｆ
となる。
は値Ｉｔ −１ｂ１ ＋ ２Ｉｙを有し、このため、１
＠ ＝ １１ ＋ ２（Ｉｂｌ −Ｉｂｇ） ＝ Ｉｆ
となる。
しかし、出力分路の構造のために、トランジスタＴ２の
コレクタで得られる最大の出力電圧は、Ｂｖｃｔ。＋Ｖ
、程度の大きさの値に限られる。この理由はトランジス
タＴ２のコレクタ・エミッタ電圧が値ＢＶＣＥＯに達す
ると、トランジスタＴ２の動作はアバランシェ降伏領域
となるためにもはや線型ではなくなり、入力電流Ｉ、は
ほぼ■、に等しくなるためである。
コレクタで得られる最大の出力電圧は、Ｂｖｃｔ。＋Ｖ
、程度の大きさの値に限られる。この理由はトランジス
タＴ２のコレクタ・エミッタ電圧が値ＢＶＣＥＯに達す
ると、トランジスタＴ２の動作はアバランシェ降伏領域
となるためにもはや線型ではなくなり、入力電流Ｉ、は
ほぼ■、に等しくなるためである。
一般的に、数％程度の再現性精度が望ましく、これは値
ＢＶＣＥＯより高い出力電圧が要求される場合に回路配
置を再設計する必要があることを意味する。
ＢＶＣＥＯより高い出力電圧が要求される場合に回路配
置を再設計する必要があることを意味する。
この本発明の基本的な着想は、負のベース電流を第２（
出力）分路のトランジスタに注入するダイオードをＯＮ
動作させることにより、コレクタ・ベース電圧の値Ｂｖ
ｃｌｌの領域において動作させることにある。
出力）分路のトランジスタに注入するダイオードをＯＮ
動作させることにより、コレクタ・ベース電圧の値Ｂｖ
ｃｌｌの領域において動作させることにある。
第２図にはｎｐｎ形トランジスタの手段によりこのカレ
ント・ミラーを如何に達成するかを示している。
ント・ミラーを如何に達成するかを示している。
第１分路は、直列かつ図示の順序にてトランジスタＤ、
、 Ｄ、およびＴ１を具え、トランジスタＤ３のベース
およびコレクタは相互に短絡されることによりダイオー
ドとして接続され、トランジスタＤ３のコレクタは入力
電流Ｉ７を受け取る。ダイオード接続されたトランジス
タＤ、のベースおよびコレクタは相互に短絡され、トラ
ンジスタＤ、のエミッタに接続される。トランジスタＴ
、はトランジスタ貼のエミッタに接続されるコレクタと
、接地されるエミッタとを有する。
、 Ｄ、およびＴ１を具え、トランジスタＤ３のベース
およびコレクタは相互に短絡されることによりダイオー
ドとして接続され、トランジスタＤ３のコレクタは入力
電流Ｉ７を受け取る。ダイオード接続されたトランジス
タＤ、のベースおよびコレクタは相互に短絡され、トラ
ンジスタＤ、のエミッタに接続される。トランジスタＴ
、はトランジスタ貼のエミッタに接続されるコレクタと
、接地されるエミッタとを有する。
第２分路は、直列にかつ図示の順序にてトランジスタＴ
、、 Ｔ、およびＤ２を具え、トランジスタＴ、のコレ
クタは入力電流■、の写しである出力電流■。
、、 Ｔ、およびＤ２を具え、トランジスタＴ、のコレ
クタは入力電流■、の写しである出力電流■。
を供給し、そのエミッタはトランジスタＴ、のコレクタ
に点Ａにて接続され、トランジスタＴ２のエミッタはダ
イオード接続されたトランジスタＤ２の相互接続された
ベースおよびコレクタに接続され、トランジスタＤｚの
エミッタは接地される。トランジスタＤ２のベースおよ
びコレクタはトランジスタＴ、のベースに接続される。
に点Ａにて接続され、トランジスタＴ２のエミッタはダ
イオード接続されたトランジスタＤ２の相互接続された
ベースおよびコレクタに接続され、トランジスタＤｚの
エミッタは接地される。トランジスタＤ２のベースおよ
びコレクタはトランジスタＴ、のベースに接続される。
第２分路はまた、逆方向バイアスされる、例えばツェナ
ーダイオードのようなダイオードＺを少なくとも１個具
え、このダイオードＺはトランジスタＴ、のベースおよ
びトランジスタＴｔのエミッタの間に配設される。トラ
ンジスタＴ、のベースはトランジスタＴ４のエミッタに
接続され、このトランジスタＴ４のコレクタは電５ｕに
接続され、そのベースはトランジスタＤ３の相互接続さ
れたコレクタおよびベースに接続される。ダイオード接
続されたトランジスタＤ４は、そのベースおよびコレク
タが相互に短絡されるとともに電源Ｕに接続され、この
トランジスタＤ４のエミッタがトランジスタＴ。
ーダイオードのようなダイオードＺを少なくとも１個具
え、このダイオードＺはトランジスタＴ、のベースおよ
びトランジスタＴｔのエミッタの間に配設される。トラ
ンジスタＴ、のベースはトランジスタＴ４のエミッタに
接続され、このトランジスタＴ４のコレクタは電５ｕに
接続され、そのベースはトランジスタＤ３の相互接続さ
れたコレクタおよびベースに接続される。ダイオード接
続されたトランジスタＤ４は、そのベースおよびコレク
タが相互に短絡されるとともに電源Ｕに接続され、この
トランジスタＤ４のエミッタがトランジスタＴ。
のベースに接続される。
Ｕは供給電圧であり、ｖｏはトランジスタのエミッター
ベース電圧（約０．７Ｖ）である。Ｖ、はトランジスタ
Ｔ、のコレクタに印加される出力電圧である。
ベース電圧（約０．７Ｖ）である。Ｖ、はトランジスタ
Ｔ、のコレクタに印加される出力電圧である。
この場合に、３種の動作範囲に区別される。
１） Ｖｓ ＜ Ｕ −２ＶＩＥ ＋
ＢｖｃＥｏ（Ｔｚ）即ち、Ｂｖｃｔｏ （Ｔ＋）がトラ
ンジスタＴ３のアバランシェ降伏電圧である。点Ａの電
圧ｖＡは一定で ＶＡ ＝Ｕ −２ＶＢＥ に等しい。これはコレクタ・エミッタ電圧νＣＥ（Ｔ３
）がＢｖｃＥｏ（Ｔｚ）より小さいためである。
ＢｖｃＥｏ（Ｔｚ）即ち、Ｂｖｃｔｏ （Ｔ＋）がトラ
ンジスタＴ３のアバランシェ降伏電圧である。点Ａの電
圧ｖＡは一定で ＶＡ ＝Ｕ −２ＶＢＥ に等しい。これはコレクタ・エミッタ電圧νＣＥ（Ｔ３
）がＢｖｃＥｏ（Ｔｚ）より小さいためである。
ダイオードＺの両端の電圧もＵ−２Ｖｓ！に等しい。
ダイオードＺのツェナー電圧ｖ２はＵ−２Ｖｓ！より高
い場合に、ダイオードＺは遮断され、カレント・ミラー
は通常の動作を行なう。
い場合に、ダイオードＺは遮断され、カレント・ミラー
は通常の動作を行なう。
Ｔ１
であるため、それを無視すると、Ｉ、 ＝ ｒ。
となる。このときのβはトランジスタの電流利得である
。
。
２） Ｖｓ＞Ｕ −２ＶｌｌＥ ＋ Ｂｖｃｉｏ（Ｔ
ｉ）および Ｖｓ ＜ Ｖｚ ＋ ＢＶＣＥＯ（Ｔ３） ＋ ＶＩＥ
この式はＶＣＥ （Ｔ３） −ＢＶＣＩＯ（Ｔ３）を与
える。
ｉ）および Ｖｓ ＜ Ｖｚ ＋ ＢＶＣＥＯ（Ｔ３） ＋ ＶＩＥ
この式はＶＣＥ （Ｔ３） −ＢＶＣＩＯ（Ｔ３）を与
える。
トランジスタＴ、のベース電流、即ちＩｂ（Ｔｉ）は削
除され、電圧ｖＡは Ｖａ ＝ Ｖｓ −Ｂｖｅｔｏ（Ｔｉ）のようにＶ、従
う。
除され、電圧ｖＡは Ｖａ ＝ Ｖｓ −Ｂｖｅｔｏ（Ｔｉ）のようにＶ、従
う。
ツェナーダイオードＺの両端の電圧は約Ｖｓ −Ｂｖｃ
ｚｏ（Ｔｚ）−ＶｓＥであり、したがってｖ２より小さ
な値に維持される。これはツェナーダイオードＺが遮断
状態に維持されることを意味する。故にｌ１ｌ（Ｔ３）
＝Ｏのために、Ｉｓ ＝■え十Ｉ３ となる。
ｚｏ（Ｔｚ）−ＶｓＥであり、したがってｖ２より小さ
な値に維持される。これはツェナーダイオードＺが遮断
状態に維持されることを意味する。故にｌ１ｌ（Ｔ３）
＝Ｏのために、Ｉｓ ＝■え十Ｉ３ となる。
３） Ｖｓ ＞ Ｖｚ ＋ ＢＶＣＥＯ（Ｔ３） ＋
ＶＩＩ！ツェナーダイオードＺは導通状態になる。
ＶＩＩ！ツェナーダイオードＺは導通状態になる。
電流Ｉ＠（ｔｓ） ＜ Ｏは流れ、トランジスタＴ、は
ＢＶＣＩＩの領域において動作し始める。
ＢＶＣＩＩの領域において動作し始める。
トランジスタＴ、のコレクターベース接合およびツェナ
ーダイオードＺに流れる電流■。
ーダイオードＺに流れる電流■。
は出力電圧ν、が増加するに従い増加する。
出力電流■、はＩｓ ＋ ２１ｍになるように向かう。
出力電圧Ｖ、の最大値は出力電圧が小さい場合にＢｖｃ
ｍｏ（Ｔｓ） ＋ Ｖｚ ＋ Ｖａｔか、またトランジ
スタＴ、のコレクター基板降伏電圧となる。
ｍｏ（Ｔｓ） ＋ Ｖｚ ＋ Ｖａｔか、またトランジ
スタＴ、のコレクター基板降伏電圧となる。
ツェナー電圧ｖ２はトランジスタＴ！のＢＶＣｔＯに達
しないようにする必要があることに注意を要する。
しないようにする必要があることに注意を要する。
Ｂｖｃｔｏ＝２７（ν）、 Ｂｖｃｌｌｏ＝６７（ν
）、Ｂｖｃｓ ＝７２（ν）Ｖｚ ＝７．２ （
Ｖ）、 Ｕ＝ ３ （Ｖ）、 Ｉｚ ＝１００μ
Ａの場合に、 この測定はトランジスタＴ、およびＤ２のエミッタにＩ
ＫΩの抵抗体を配設して実施した。
）、Ｂｖｃｓ ＝７２（ν）Ｖｚ ＝７．２ （
Ｖ）、 Ｕ＝ ３ （Ｖ）、 Ｉｚ ＝１００μ
Ａの場合に、 この測定はトランジスタＴ、およびＤ２のエミッタにＩ
ＫΩの抵抗体を配設して実施した。
本発明は上述した実施例に限定されるものではない。例
えば、上述したツェナーダイオードは逆方向バイアスさ
れたダイオードに置き換えられ得るか、または直列に逆
方向バイアスされた複数のダイオードに置き換えられ得
る。この結果、上述した動作モードの鋭さが少なくなる
ように限定される。
えば、上述したツェナーダイオードは逆方向バイアスさ
れたダイオードに置き換えられ得るか、または直列に逆
方向バイアスされた複数のダイオードに置き換えられ得
る。この結果、上述した動作モードの鋭さが少なくなる
ように限定される。
第１図は従来のウィルソン型カレント・ミラーを示す回
路図、 第２図は本発明のカレント・ミラーを示す回路図である
。 Ｄ ＋ ””” Ｄ ａ・・・ダイオード接続トランジ
スタ■、・・・入力電流 Ｉ、・・・出力電流Ｔ
Ｉ”’Ｔ４・・・トランジスタ Ｕ・・・電源 Ｖ、・・・出力電圧特許出
・願人 エヌ・べ−・フィリップス・フルーイラン
ペンファプリケン
路図、 第２図は本発明のカレント・ミラーを示す回路図である
。 Ｄ ＋ ””” Ｄ ａ・・・ダイオード接続トランジ
スタ■、・・・入力電流 Ｉ、・・・出力電流Ｔ
Ｉ”’Ｔ４・・・トランジスタ Ｕ・・・電源 Ｖ、・・・出力電圧特許出
・願人 エヌ・べ−・フィリップス・フルーイラン
ペンファプリケン
Claims (1)
- 【特許請求の範囲】 １、順方向バイアスされる第１ダイオードと共通モード
端子にエミッタが接続される第１トランジスタの主電流
通路との直列配置を有する、再生されるべき入力電流を
受け取る第１分路と、 第２トランジスタの主電流通路と、順方向 バイアスされるとともに第１トランジスタのベースおよ
び第２トランジスタのエミッタに接続される第１電極を
有しかつ共通モード端子に接続される第２電極を有する
第２ダイオードとの直列配置を有する、前記入力電流の
写しである出力電流を供給する第２分路とを具えるカレ
ント・ミラー配置において、 前記第１分路は、直列に配置され順方向バ イアスされ再生されるべき入力電流（Ｉ＿Ｅ）を受け取
る第１電極を有する第３ダイオード （Ｄ＿３）を具え、 前記第２分路は、エミッタが第２トランジ スタ（Ｔ＿２）のコレクタに接続され、コレクタが出力
電流（Ｉ＿Ｓ）を供給する第３トランジスタ（Ｔ＿３）
の主電流通路と、第３トランジスタのベースおよび第２
トランジスタ（Ｔ＿２）のエミッタの間で逆方向バイア
スされるダイオード（Ｚ）とを具え、 前記カレント・ミラー回路配置は、順方向 バイアスされ、第１電極が電力供給端子に接続され、第
２電極が第３トランジスタ（Ｔ＿３）のベースに接続さ
れる第４ダイオード（Ｄ＿４）と、ベースが第３ダイオ
ードの第１電極に接続され、コレクタが前記電力供給端
子に接続され、エミッタが第２トランジスタのベースに
接続される第４トランジスタとを具えることを特徴とす
るカレント・ミラー回路配置。 ２、前記ダイオード（Ｚ）をツェナーダイオードとした
ことを特徴とする請求項１記載のカレント・ミラー回路
配置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8707218A FR2615637B1 (fr) | 1987-05-22 | 1987-05-22 | Miroir de courant a tension de sortie elevee |
| FR8707218 | 1987-05-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305415A true JPS63305415A (ja) | 1988-12-13 |
Family
ID=9351351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120772A Pending JPS63305415A (ja) | 1987-05-22 | 1988-05-19 | カレント・ミラー回路配置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4829231A (ja) |
| EP (1) | EP0292070B1 (ja) |
| JP (1) | JPS63305415A (ja) |
| KR (1) | KR960007515B1 (ja) |
| DE (1) | DE3873412T2 (ja) |
| FR (1) | FR2615637B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159425A (en) * | 1988-06-08 | 1992-10-27 | Ixys Corporation | Insulated gate device with current mirror having bi-directional capability |
| EP0561469A3 (en) * | 1992-03-18 | 1993-10-06 | National Semiconductor Corporation | Enhancement-depletion mode cascode current mirror |
| WO2004081688A1 (en) * | 2003-03-10 | 2004-09-23 | Koninklijke Philips Electronics N.V. | Current mirror |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022391B2 (ja) * | 1975-11-17 | 1985-06-01 | 三菱電機株式会社 | 電流２乗回路 |
| US4345217A (en) * | 1980-08-05 | 1982-08-17 | Motorola, Inc. | Cascode current source |
| US4471236A (en) * | 1982-02-23 | 1984-09-11 | Harris Corporation | High temperature bias line stabilized current sources |
| NL8400637A (nl) * | 1984-02-29 | 1985-09-16 | Philips Nv | Kaskode-stroombronschakeling. |
-
1987
- 1987-05-22 FR FR8707218A patent/FR2615637B1/fr not_active Expired
-
1988
- 1988-04-21 US US07/184,321 patent/US4829231A/en not_active Expired - Fee Related
- 1988-05-18 EP EP88200988A patent/EP0292070B1/fr not_active Expired - Lifetime
- 1988-05-18 DE DE8888200988T patent/DE3873412T2/de not_active Expired - Fee Related
- 1988-05-19 JP JP63120772A patent/JPS63305415A/ja active Pending
- 1988-05-20 KR KR1019880005948A patent/KR960007515B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| FR2615637B1 (fr) | 1989-07-28 |
| DE3873412T2 (de) | 1993-03-04 |
| EP0292070A1 (fr) | 1988-11-23 |
| DE3873412D1 (de) | 1992-09-10 |
| US4829231A (en) | 1989-05-09 |
| FR2615637A1 (fr) | 1988-11-25 |
| KR960007515B1 (ko) | 1996-06-05 |
| KR880014440A (ko) | 1988-12-23 |
| EP0292070B1 (fr) | 1992-08-05 |
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