JP3692214B2 - 多層配線基板 - Google Patents
多層配線基板 Download PDFInfo
- Publication number
- JP3692214B2 JP3692214B2 JP16636097A JP16636097A JP3692214B2 JP 3692214 B2 JP3692214 B2 JP 3692214B2 JP 16636097 A JP16636097 A JP 16636097A JP 16636097 A JP16636097 A JP 16636097A JP 3692214 B2 JP3692214 B2 JP 3692214B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- wiring conductor
- low
- wiring board
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子が収容搭載される半導体素子収容用パッケージや、半導体素子の他にコンデンサや抵抗体等の各種電子部品が搭載される混成集積回路装置等に好適な低抵抗配線導体を内在する多層配線基板に関するものである。
【０００２】
【従来の技術】
従来、半導体素子収容用パッケージや混成集積回路装置等に用いられる多層配線基板は、一般にアルミナ質焼結体等の電気絶縁性のセラミック焼結体から成る絶縁基体を用い、その上面の略中央部に設けた凹部周辺から下面に、あるいはその内部及び表面に、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）等の高融点金属から成る複数の配線導体を配設すると共に、各配線導体を絶縁基体内に設けた前記同様の高融点金属から成るスルーホール導体で接続した構造を成している。
【０００３】
そして、前述のように構成された多層配線基板は、例えば半導体素子収容用パッケージでは、その絶縁基体の凹部底面に半導体素子をガラスあるいは樹脂、ロウ材等の接着剤を介して接着固定すると共に、半導体素子の各電極が凹部周辺に位置する配線導体にボンディングワイヤを介して電気的に接続され、金属やセラミックス等から成る蓋体を前記凹部を塞ぐように前記接着剤と同様の封止剤を介して接合し、絶縁基体の凹部内に半導体素子を気密に収容することにより最終製品としての半導体装置としていた。
【０００４】
かかる半導体装置は、その絶縁基体に設けた配線導体の一部に鉄−ニッケル（Ｆｅ−Ｎｉ）合金等から成る外部リード端子が銀ロウ等のロウ材を介して取着されており、該外部リード端子を外部電気回路に接続することによって、半導体素子の各電極は配線導体、ボンディングワイヤ及び外部リード端子を介して外部電気回路に電気的に接続されている。
【０００５】
しかしながら、前記従来の多層配線基板は、配線導体及びスルーホール導体を形成するＷやＭｏの電気抵抗値が４〜８×１０-6Ω・ｃｍと極めて高いため、配線間の電気抵抗値が小さいことが要求されるような多層配線基板、具体的には昨今の配線導体のより低抵抗化が望まれている各種制御機器や情報通信機器等をはじめとする用途には適用できなかった。
【０００６】
そこで、前述のような多層配線基板における配線導体の抵抗値を低減するために、多層配線基板を構成する絶縁基体中に配線用空間部を形成し、該配線用空間部に配線導体を厚く充填して低抵抗配線導体としたものが提案されている（特開昭６３―１９４号公報参照）。
【０００７】
しかし、前記多層配線基板では、絶縁基体を構成するセラミック焼結体と配線導体を構成するＷやＭｏとの熱膨張率が、例えばアルミナ質焼結体を絶縁基体とする場合、該アルミナ質焼結体の２３〜５００℃の温度範囲における熱膨張率は６．８〜７．２ｐｐｍ／℃を示し、他方、Ｗ及びＭｏではそれぞれ４．５〜４．７ｐｐｍ／℃及び５．０〜５．２ｐｐｍ／℃と、両者は大きく相違することになる。
【０００８】
従って、配線導体の厚さを厚くすると、絶縁基体と配線導体との熱膨張差に起因する熱応力が多層配線基板内に残留し、特に、配線導体端部近傍のセラミックスに応力が集中して大きな応力となり、その結果、前記絶縁基体にクラックを発生させたり、該クラックが進展して他の内部配線を断線する等の恐れがある。
【０００９】
そこで、かかる低抵抗配線導体を内在した多層配線基板の配線導体あるいはスルーホール導体は、絶縁基体であるセラミック焼結体の熱膨張率により近いＭｏを用いる必要があった。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記ＭｏはＷに比べて融点が低く、焼結温度が低いために、例えば絶縁基体としてのセラミック焼結体にＡｌ2 Ｏ3 を用いた場合、Ａｌ2 Ｏ3 の焼結温度である１６００℃付近ではＭｏは過剰焼結状態となり、アルミナ質焼結体から成る絶縁基体との接合強度が低下し、冷熱サイクルが加わるような稼働条件下では、Ｍｏから成るスルーホール導体が該スルーホール側面で剥離し、該剥離により、とりわけ絶縁基体の表面近傍に配設したスルーホール導体に接続された配線導体を断線してしまったり、前記多層配線基板上に搭載した半導体素子や各種電子部品が前記スルーホール導体との接合界面で剥離したりする他、外部応力が加わると容易に絶縁基体自体にクラックを生じるという課題があった。
【００１１】
また、前記絶縁基体との接合強度を向上させるために、Ｍｏメタライズペースト中にアルミナ等のセラミック成分を添加するという方法もあるが、相当多量の添加を必要とするために配線抵抗値が増大し、多層配線基板としての本来の特性、例えば信号伝搬速度を阻害する等の課題もあった。
【００１２】
【発明の目的】
本発明は、前記課題に鑑み成されたもので、その目的は低抵抗配線導体をセラミック焼結体から成る絶縁基体に内在した多層配線基板において、外部応力が加わっても絶縁基体自体にクラックを生じたり、該クラックが進展して他の内部配線を断線したりしないことは勿論、スルーホール導体が剥離して配線導体を断線したり、スルーホール導体と接続された多層配線基板の接続パッドが剥離したりしない、信頼性の高い低抵抗配線導体を内在する多層配線基板を提供することにある。
【００１３】
【課題を解決するための手段】
本発明者等は、前記目的を達成するために鋭意検討した結果、厚さを有する低抵抗配線導体を絶縁基体と一体化した多層配線基板において、少なくとも前記絶縁基体に内在する低抵抗配線導体に接続したスルーホール導体には熱膨張率が絶縁基体のセラミック焼結体により近似したＭｏを、また、前記絶縁基体表面に形成した配線導体及び該配線導体に接続したスルーホール導体には、半導体素子や各種電子部品等の表面実装部品の熱膨張率に近似し、かつ前記絶縁基体とも強固に接合できるＷを用いることにより、スルーホール導体や接続パッドの剥離等、前記課題が解消できることを知見し、本発明に至った。
【００１４】
即ち、本発明の多層配線基板は、少なくとも絶縁基体内部に一体化した低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体はＭｏを主成分とするメタライズ組成物で、また、絶縁基体表面に形成した配線導体と該配線導体に接続したスルーホール導体はＷを主成分とするメタライズ組成物で形成したことを特徴とするものである。
【００１５】
特に、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体、及び絶縁基体表面に形成した配線導体と該配線導体に接続したスルーホール導体を構成するＭｏ及びＷの含有量は、それぞれ導電成分の９９．０重量％以上であることが、また、前記低抵抗配線導体の厚さは５０μｍ以上であることが、更にはＭｏから成る前記低抵抗配線導体と該低抵抗配線導体に接続するスルーホール導体は、ヤング率が７０００〜１２０００ｋｇｆ／ｍｍ2 、あるいは２３〜５００℃の温度範囲における熱膨張率が６．２〜６．８ｐｐｍ／℃であることがより望ましいものである。
【００１６】
【作用】
本発明の多層配線基板によれば、絶縁基体に内在する低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体はＭｏを主成分とするメタライズ組成物で、また、絶縁基体表面の配線導体と該配線導体に接続するスルーホール導体はＷを主成分とするメタライズ組成物で形成したことから、Ｍｏから成る低抵抗配線導体とそれに接続したスルーホール導体は、絶縁基体内部に設けれられておるため、多層配線基板に外力や熱衝撃力が印加されてもその影響を受け難く、絶縁基体にクラックを生じたり、スルーホール導体が剥離して配線導体を断線したり、接続パッドも剥離したりしない。
【００１７】
また、絶縁基体表面では熱膨張率が４．０ｐｐｍ／℃のシリコンチップ等の表面実装部品との熱膨張差が小さく、接合信頼性が増し、その結果、例えば車載環境の如く−４０℃から１５０℃という熱サイクル応力を受けるような厳しい環境下においても故障することなく稼働可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の多層配線基板を図面に基づき詳細に説明する。
【００１９】
図１は、本発明の多層配線基板に半導体素子及び各種電子部品を表面実装した場合の一実施例を示し、１はＭｏを導電材料の主成分とする低抵抗配線導体２を内在した絶縁基体３と、低抵抗配線導体２に接続したスルーホール導体４と、絶縁基体３の表面に形成したＷを導電材料の主成分とする配線導体５と、配線導体５に接続したスルーホール導体６とから成る多層配線基板であり、多層配線基板１に半導体素子７及び電子部品８を表面実装したものである。
【００２０】
図において、多層配線基板１はＭｏを導電材料の主成分とする低抵抗配線導体２に同様のスルーホール導体４が接続され、スルーホール導体４は他の層の内部配線９と接続されており、一方、少なくとも絶縁基体３の表面に形成される配線導体５と配線導体５に接続されるスルーホール導体６はＷを導電材料の主成分とするもので形成されている。
【００２１】
そして、多層配線基板１に表面実装された半導体素子７や電子部品８は、絶縁基体３表面に形成されたＷを導電材料の主成分とする配線導体５とスルーホール導体６から他の層に形成された内部配線９に接続され、該内部配線９にはＭｏを導電材料の主成分とするスルーホール導体４を経て低抵抗配線導体２へ、更に低抵抗配線導体２からスルーホール導体４を経て内部配線９へと接続され、絶縁基体３の表面に形成された配線導体５へスルーホール導体６を通して導出され、配線導体５に外部電気回路基板の電極（不図示）が接続されて表面実装素子が外部電気回路基板と電気的に接続される。
【００２２】
尚、本発明の多層配線基板において、低抵抗配線導体２に直接接続したスルーホール導体４、及び絶縁基体３の表面に形成される配線導体５と配線導体５に直接接続されるスルーホール導体６以外のスルーホール導体や内部配線は、ＭｏやＷ、あるいはＷとＭｏの混合物をはじめとするいずれの導電材料を主成分としたもので形成しても良い。
【００２３】
次に、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体、及び絶縁基体の表面に形成した配線導体と該配線導体に接続したスルーホール導体を構成するＭｏ及びＷは、いずれも導電材料の主成分であればその組成は問わないが、他の金属と固溶したり、金属間化合物を生成して導体抵抗が増加するのを防止するという点では、いずれも導電成分の９９．０重量％以上であることが望ましい。
【００２４】
一方、前記低抵抗配線導体は低抵抗化をはかるためには、その厚さは数十μｍ以上が望ましく、しかも本発明では前記厚さが５０μｍ以上であるものが前記課題に対して顕著な効果を示すものである。
【００２５】
また、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体は、ヤング率が小さいと、絶縁基体と低抵抗配線導体及び前記スルーホール導体との間に、熱膨張差に起因する熱応力が発生したとしても、該熱応力を低抵抗配線導体が変形することによって吸収させることができるという点、あるいは低抵抗配線導体と前記スルーホール導体の熱膨張率が大きく、絶縁基体との熱膨張差が小さい場合には、熱応力の発生は低減され多層配線基板にはほとんど残留せず、外力や熱衝撃が加わっても絶縁基体にクラック等を発生し難いという点、更に、不必要に電気抵抗を増加させないという点で、低抵抗配線導体２及びスルーホール導体４のヤング率は７０００〜１２０００ｋｇｆ／ｍｍ2 がより望ましく、熱膨張率も６．２〜６．６ｐｐｍ／℃の大きなものがより望ましい。
【００２６】
一方、絶縁基体表面に形成する配線導体と、該配線導体に接続したスルーホール導体は、Ｗを主成分とすることにより、表面実装する半導体素子、即ちシリコンチップや電子部品との熱膨張差が小さくなり、それらと望ましい接続状態が得られ、長期間の厳しい環境条件においても、高い信頼性を保つことができる。
【００２７】
また、前記絶縁基体は一般に多層配線基板に適用されるセラミック焼結体であればいずれにも適用できるが、とりわけアルミナ質焼結体から成るものが望ましく、例えばアルミナ（Ａｌ2 Ｏ3 ）、シリカ（ＳｉＯ2 ）、マグネシア（ＭｇＯ）、カルシア（ＣａＯ）等の原料粉末に周知の有機性バインダーに有機溶剤、可塑剤、分散剤等を添加混合して調製した泥漿を、周知のドクターブレード法やカレンダーロール法等のシート成形法により成形したセラミックグリーンシートに所定の打ち抜き加工を施すと共にこれを複数枚積層し、約１６００℃の温度で焼成することにより得られる。
【００２８】
他方、前記絶縁基体表面に形成した配線導体には、Ｎｉ、Ａｕ、Ｃｕ等を被覆しておくことにより、半田で前記半導体素子や電子部品等を表面実装することが可能となる。
【００２９】
【実施例】
次に、以下のようにして本発明の多層配線基板を評価した。
【００３０】
先ず、Ａｌ2 Ｏ3 、ＳｉＯ2 、ＭｇＯ、ＣａＯ等の原料粉末にアクリル系の有機性バインダーと可塑剤、溶剤を添加混合して泥漿を調製し、該泥漿をドクターブレード法により厚さ約３００μｍのシート状に成形した。
【００３１】
次いで、前記セラミックグリーンシートの所定位置に打ち抜き加工を施して低抵抗配線導体用空間部とスルーホールをそれぞれ形成した。
【００３２】
一方、平均粒径が０．５〜５μｍの範囲内で純度が９９．５％以上のＭｏ粉末に、セルロース系あるいはアクリル系の有機樹脂成分と可塑剤や有機溶媒から成るバインダーを添加してポットミルにて粉砕混合した後、三本ローラー等で混練し、更に所定の粘度に有機溶媒で調整してＭｏ系のメタライズペーストを作製した。
【００３３】
また、平均粒径が１〜３μｍの範囲で純度が９９．５％以上のＷ粉末を用いて、前記Ｍｏ系のメタライズペーストの作製と同様にしてＷ系のメタライズペーストを作製した。
【００３４】
かくして得られたメタライズペーストを用いて前記セラミックグリーンシート上に所定の配線パターンをスクリーン印刷法で印刷形成すると共に、前記低抵抗配線導体用空間部とスルーホールにそれぞれ所定のメタライズペーストを充填した。
【００３５】
その後、低抵抗配線導体を設けたセラミックグリーンシートの上下面には、Ｍｏを主成分とするスルーホール導体を設けたセラミックグリーンシートを、また、絶縁基体の表面に相当するセラミックグリーンシートにはＷを主成分とする配線導体と、該配線導体に接続するスルーホール導体を設けたセラミックグリーンシートをそれぞれ積層した後、約１６００℃の温度で焼成して、縦５０ｍｍ、横７０ｍｍで６層から成る評価用の多層配線基板を作製した。
【００３６】
【表１】
【００３７】
一方、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体のヤング率及び熱膨張率の測定用試料は、以下のようにして作製した。
【００３８】
先ず、厚さ３００μｍの前記同様のセラミックグリーンシートに縦６０ｍｍ、横６ｍｍの矩形状孔を打ち抜き加工したものを４枚積層し、更にその下に打ち抜き加工していないセラミックグリーンシートを４枚積層した後、前記矩形状孔から成る縦６０ｍｍ、横６ｍｍ、深さ１．２ｍｍの凹部に前記メタライズペーストを充填し、乾燥する。
【００３９】
次いで、前記凹部を覆うように打ち抜き加工していないセラミックグリーンシートを４枚積層して所定寸法に切断し、焼成後、内部のメタライズ部を切り出して縦５０ｍｍ、横５ｍｍ、厚さ１．０ｍｍのメタライズ試験片を作製した。
【００４０】
かくして得られたメタライズ試験片を用いて、歪ゲージ法にてヤング率を測定し、他方、熱膨張測定装置（ＴＭＡ）で室温（２３℃）から５００℃の温度範囲での熱膨張率を測定、評価した。
【００４１】
一方、前記評価用の多層配線基板表面の配線導体には、ＮｉとＡｕをそれぞれ順次被覆した後、半田を用いて１４ｍｍ角のシリコンチップを接合し、該シリコンチップを表面実装した多層配線基板を−６５℃と１５０℃の気相冷熱サイクル試験を行い、試験前と５０００サイクル後の配線パターンの導通を確認し、試験前の初期抵抗値に対して５０００サイクル後の抵抗変化率が５％以下のものを優、５％を越え１０％以下のものを良、１０％を越え２０％以下のものを可、２０％以上のものを不良と評価した。
【００４２】
また、前記試験前と５０００サイクル後の評価用多層配線基板の断面を観察してスルーホール導体からの接続パッドの剥離や、低抵抗配線導体近傍の絶縁基体自体のクラック等の不具合の発生の有無を確認した。
【００４３】
更に、メタライズ部の接合評価は、半田を用いて表面実装したシリコンチップの半田を再度加熱して半田の熱疲労を除去した後、該シリコンチップ表面にエポキシ樹脂等の接着剤で引っ張り治具を取着して垂直引っ張り試験を実施し、破断モードとして半田部にて破断するものを良、メタライズ部あるいは絶縁基体とメタライズ部の界面にて破断するものを不良と評価した。
【００４４】
【表２】
【００４５】
表から明らかなように、本発明の請求範囲外の試料番号８、１１、１６、１９、２６ではメタライズ部の接合強度が不十分であり、同じく試料番号９、２１、３１、３２、３３はメタライズ部の接合強度は確保されるものの、冷熱サイクル試験での抵抗変化率が大きく実用的ではない。
【００４６】
それに対して、本発明のものはいずれも冷熱サイクル試験で充分な耐久性を示し、かつメタライズ部の接合強度も満足すべきものであった。
【００４７】
尚、本発明は前述の実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更が可能であり、例えば、半導体素子を搭載収容する半導体素子収納用パッケージにも適用し得るものである。
【００４８】
【発明の効果】
本発明の多層配線基板によれば、少なくとも絶縁基体に内在する低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体はＭｏを主成分とするメタライズ組成物で、また、絶縁基体表面の配線導体と該配線導体に接続するスルーホール導体はＷを主成分とするメタライズ組成物で形成したことから、セラミック焼結体から成る絶縁基体との間に生じる熱応力が低減し、多層配線基板に外力や熱衝撃力が印加されても絶縁基体にクラックが発生せず、従って配線導体の断線等も起こらず、しかも絶縁基体表面に搭載した表面実装素子との熱膨張差が小さく、それら表面実装素子との接合信頼性に優れ、例えば、車載環境のような厳しい環境下においても故障することなく稼働させることが可能となる。
【図面の簡単な説明】
【図１】本発明の多層配線基板の一実施例を示す断面図である。
【符号の説明】
１ 多層配線基板
２ 低抵抗配線導体
３ 絶縁基体
４、６ スルーホール導体
５ 配線導体
【発明の属する技術分野】
本発明は、半導体素子が収容搭載される半導体素子収容用パッケージや、半導体素子の他にコンデンサや抵抗体等の各種電子部品が搭載される混成集積回路装置等に好適な低抵抗配線導体を内在する多層配線基板に関するものである。
【０００２】
【従来の技術】
従来、半導体素子収容用パッケージや混成集積回路装置等に用いられる多層配線基板は、一般にアルミナ質焼結体等の電気絶縁性のセラミック焼結体から成る絶縁基体を用い、その上面の略中央部に設けた凹部周辺から下面に、あるいはその内部及び表面に、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）等の高融点金属から成る複数の配線導体を配設すると共に、各配線導体を絶縁基体内に設けた前記同様の高融点金属から成るスルーホール導体で接続した構造を成している。
【０００３】
そして、前述のように構成された多層配線基板は、例えば半導体素子収容用パッケージでは、その絶縁基体の凹部底面に半導体素子をガラスあるいは樹脂、ロウ材等の接着剤を介して接着固定すると共に、半導体素子の各電極が凹部周辺に位置する配線導体にボンディングワイヤを介して電気的に接続され、金属やセラミックス等から成る蓋体を前記凹部を塞ぐように前記接着剤と同様の封止剤を介して接合し、絶縁基体の凹部内に半導体素子を気密に収容することにより最終製品としての半導体装置としていた。
【０００４】
かかる半導体装置は、その絶縁基体に設けた配線導体の一部に鉄−ニッケル（Ｆｅ−Ｎｉ）合金等から成る外部リード端子が銀ロウ等のロウ材を介して取着されており、該外部リード端子を外部電気回路に接続することによって、半導体素子の各電極は配線導体、ボンディングワイヤ及び外部リード端子を介して外部電気回路に電気的に接続されている。
【０００５】
しかしながら、前記従来の多層配線基板は、配線導体及びスルーホール導体を形成するＷやＭｏの電気抵抗値が４〜８×１０-6Ω・ｃｍと極めて高いため、配線間の電気抵抗値が小さいことが要求されるような多層配線基板、具体的には昨今の配線導体のより低抵抗化が望まれている各種制御機器や情報通信機器等をはじめとする用途には適用できなかった。
【０００６】
そこで、前述のような多層配線基板における配線導体の抵抗値を低減するために、多層配線基板を構成する絶縁基体中に配線用空間部を形成し、該配線用空間部に配線導体を厚く充填して低抵抗配線導体としたものが提案されている（特開昭６３―１９４号公報参照）。
【０００７】
しかし、前記多層配線基板では、絶縁基体を構成するセラミック焼結体と配線導体を構成するＷやＭｏとの熱膨張率が、例えばアルミナ質焼結体を絶縁基体とする場合、該アルミナ質焼結体の２３〜５００℃の温度範囲における熱膨張率は６．８〜７．２ｐｐｍ／℃を示し、他方、Ｗ及びＭｏではそれぞれ４．５〜４．７ｐｐｍ／℃及び５．０〜５．２ｐｐｍ／℃と、両者は大きく相違することになる。
【０００８】
従って、配線導体の厚さを厚くすると、絶縁基体と配線導体との熱膨張差に起因する熱応力が多層配線基板内に残留し、特に、配線導体端部近傍のセラミックスに応力が集中して大きな応力となり、その結果、前記絶縁基体にクラックを発生させたり、該クラックが進展して他の内部配線を断線する等の恐れがある。
【０００９】
そこで、かかる低抵抗配線導体を内在した多層配線基板の配線導体あるいはスルーホール導体は、絶縁基体であるセラミック焼結体の熱膨張率により近いＭｏを用いる必要があった。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記ＭｏはＷに比べて融点が低く、焼結温度が低いために、例えば絶縁基体としてのセラミック焼結体にＡｌ2 Ｏ3 を用いた場合、Ａｌ2 Ｏ3 の焼結温度である１６００℃付近ではＭｏは過剰焼結状態となり、アルミナ質焼結体から成る絶縁基体との接合強度が低下し、冷熱サイクルが加わるような稼働条件下では、Ｍｏから成るスルーホール導体が該スルーホール側面で剥離し、該剥離により、とりわけ絶縁基体の表面近傍に配設したスルーホール導体に接続された配線導体を断線してしまったり、前記多層配線基板上に搭載した半導体素子や各種電子部品が前記スルーホール導体との接合界面で剥離したりする他、外部応力が加わると容易に絶縁基体自体にクラックを生じるという課題があった。
【００１１】
また、前記絶縁基体との接合強度を向上させるために、Ｍｏメタライズペースト中にアルミナ等のセラミック成分を添加するという方法もあるが、相当多量の添加を必要とするために配線抵抗値が増大し、多層配線基板としての本来の特性、例えば信号伝搬速度を阻害する等の課題もあった。
【００１２】
【発明の目的】
本発明は、前記課題に鑑み成されたもので、その目的は低抵抗配線導体をセラミック焼結体から成る絶縁基体に内在した多層配線基板において、外部応力が加わっても絶縁基体自体にクラックを生じたり、該クラックが進展して他の内部配線を断線したりしないことは勿論、スルーホール導体が剥離して配線導体を断線したり、スルーホール導体と接続された多層配線基板の接続パッドが剥離したりしない、信頼性の高い低抵抗配線導体を内在する多層配線基板を提供することにある。
【００１３】
【課題を解決するための手段】
本発明者等は、前記目的を達成するために鋭意検討した結果、厚さを有する低抵抗配線導体を絶縁基体と一体化した多層配線基板において、少なくとも前記絶縁基体に内在する低抵抗配線導体に接続したスルーホール導体には熱膨張率が絶縁基体のセラミック焼結体により近似したＭｏを、また、前記絶縁基体表面に形成した配線導体及び該配線導体に接続したスルーホール導体には、半導体素子や各種電子部品等の表面実装部品の熱膨張率に近似し、かつ前記絶縁基体とも強固に接合できるＷを用いることにより、スルーホール導体や接続パッドの剥離等、前記課題が解消できることを知見し、本発明に至った。
【００１４】
即ち、本発明の多層配線基板は、少なくとも絶縁基体内部に一体化した低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体はＭｏを主成分とするメタライズ組成物で、また、絶縁基体表面に形成した配線導体と該配線導体に接続したスルーホール導体はＷを主成分とするメタライズ組成物で形成したことを特徴とするものである。
【００１５】
特に、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体、及び絶縁基体表面に形成した配線導体と該配線導体に接続したスルーホール導体を構成するＭｏ及びＷの含有量は、それぞれ導電成分の９９．０重量％以上であることが、また、前記低抵抗配線導体の厚さは５０μｍ以上であることが、更にはＭｏから成る前記低抵抗配線導体と該低抵抗配線導体に接続するスルーホール導体は、ヤング率が７０００〜１２０００ｋｇｆ／ｍｍ2 、あるいは２３〜５００℃の温度範囲における熱膨張率が６．２〜６．８ｐｐｍ／℃であることがより望ましいものである。
【００１６】
【作用】
本発明の多層配線基板によれば、絶縁基体に内在する低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体はＭｏを主成分とするメタライズ組成物で、また、絶縁基体表面の配線導体と該配線導体に接続するスルーホール導体はＷを主成分とするメタライズ組成物で形成したことから、Ｍｏから成る低抵抗配線導体とそれに接続したスルーホール導体は、絶縁基体内部に設けれられておるため、多層配線基板に外力や熱衝撃力が印加されてもその影響を受け難く、絶縁基体にクラックを生じたり、スルーホール導体が剥離して配線導体を断線したり、接続パッドも剥離したりしない。
【００１７】
また、絶縁基体表面では熱膨張率が４．０ｐｐｍ／℃のシリコンチップ等の表面実装部品との熱膨張差が小さく、接合信頼性が増し、その結果、例えば車載環境の如く−４０℃から１５０℃という熱サイクル応力を受けるような厳しい環境下においても故障することなく稼働可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の多層配線基板を図面に基づき詳細に説明する。
【００１９】
図１は、本発明の多層配線基板に半導体素子及び各種電子部品を表面実装した場合の一実施例を示し、１はＭｏを導電材料の主成分とする低抵抗配線導体２を内在した絶縁基体３と、低抵抗配線導体２に接続したスルーホール導体４と、絶縁基体３の表面に形成したＷを導電材料の主成分とする配線導体５と、配線導体５に接続したスルーホール導体６とから成る多層配線基板であり、多層配線基板１に半導体素子７及び電子部品８を表面実装したものである。
【００２０】
図において、多層配線基板１はＭｏを導電材料の主成分とする低抵抗配線導体２に同様のスルーホール導体４が接続され、スルーホール導体４は他の層の内部配線９と接続されており、一方、少なくとも絶縁基体３の表面に形成される配線導体５と配線導体５に接続されるスルーホール導体６はＷを導電材料の主成分とするもので形成されている。
【００２１】
そして、多層配線基板１に表面実装された半導体素子７や電子部品８は、絶縁基体３表面に形成されたＷを導電材料の主成分とする配線導体５とスルーホール導体６から他の層に形成された内部配線９に接続され、該内部配線９にはＭｏを導電材料の主成分とするスルーホール導体４を経て低抵抗配線導体２へ、更に低抵抗配線導体２からスルーホール導体４を経て内部配線９へと接続され、絶縁基体３の表面に形成された配線導体５へスルーホール導体６を通して導出され、配線導体５に外部電気回路基板の電極（不図示）が接続されて表面実装素子が外部電気回路基板と電気的に接続される。
【００２２】
尚、本発明の多層配線基板において、低抵抗配線導体２に直接接続したスルーホール導体４、及び絶縁基体３の表面に形成される配線導体５と配線導体５に直接接続されるスルーホール導体６以外のスルーホール導体や内部配線は、ＭｏやＷ、あるいはＷとＭｏの混合物をはじめとするいずれの導電材料を主成分としたもので形成しても良い。
【００２３】
次に、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体、及び絶縁基体の表面に形成した配線導体と該配線導体に接続したスルーホール導体を構成するＭｏ及びＷは、いずれも導電材料の主成分であればその組成は問わないが、他の金属と固溶したり、金属間化合物を生成して導体抵抗が増加するのを防止するという点では、いずれも導電成分の９９．０重量％以上であることが望ましい。
【００２４】
一方、前記低抵抗配線導体は低抵抗化をはかるためには、その厚さは数十μｍ以上が望ましく、しかも本発明では前記厚さが５０μｍ以上であるものが前記課題に対して顕著な効果を示すものである。
【００２５】
また、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体は、ヤング率が小さいと、絶縁基体と低抵抗配線導体及び前記スルーホール導体との間に、熱膨張差に起因する熱応力が発生したとしても、該熱応力を低抵抗配線導体が変形することによって吸収させることができるという点、あるいは低抵抗配線導体と前記スルーホール導体の熱膨張率が大きく、絶縁基体との熱膨張差が小さい場合には、熱応力の発生は低減され多層配線基板にはほとんど残留せず、外力や熱衝撃が加わっても絶縁基体にクラック等を発生し難いという点、更に、不必要に電気抵抗を増加させないという点で、低抵抗配線導体２及びスルーホール導体４のヤング率は７０００〜１２０００ｋｇｆ／ｍｍ2 がより望ましく、熱膨張率も６．２〜６．６ｐｐｍ／℃の大きなものがより望ましい。
【００２６】
一方、絶縁基体表面に形成する配線導体と、該配線導体に接続したスルーホール導体は、Ｗを主成分とすることにより、表面実装する半導体素子、即ちシリコンチップや電子部品との熱膨張差が小さくなり、それらと望ましい接続状態が得られ、長期間の厳しい環境条件においても、高い信頼性を保つことができる。
【００２７】
また、前記絶縁基体は一般に多層配線基板に適用されるセラミック焼結体であればいずれにも適用できるが、とりわけアルミナ質焼結体から成るものが望ましく、例えばアルミナ（Ａｌ2 Ｏ3 ）、シリカ（ＳｉＯ2 ）、マグネシア（ＭｇＯ）、カルシア（ＣａＯ）等の原料粉末に周知の有機性バインダーに有機溶剤、可塑剤、分散剤等を添加混合して調製した泥漿を、周知のドクターブレード法やカレンダーロール法等のシート成形法により成形したセラミックグリーンシートに所定の打ち抜き加工を施すと共にこれを複数枚積層し、約１６００℃の温度で焼成することにより得られる。
【００２８】
他方、前記絶縁基体表面に形成した配線導体には、Ｎｉ、Ａｕ、Ｃｕ等を被覆しておくことにより、半田で前記半導体素子や電子部品等を表面実装することが可能となる。
【００２９】
【実施例】
次に、以下のようにして本発明の多層配線基板を評価した。
【００３０】
先ず、Ａｌ2 Ｏ3 、ＳｉＯ2 、ＭｇＯ、ＣａＯ等の原料粉末にアクリル系の有機性バインダーと可塑剤、溶剤を添加混合して泥漿を調製し、該泥漿をドクターブレード法により厚さ約３００μｍのシート状に成形した。
【００３１】
次いで、前記セラミックグリーンシートの所定位置に打ち抜き加工を施して低抵抗配線導体用空間部とスルーホールをそれぞれ形成した。
【００３２】
一方、平均粒径が０．５〜５μｍの範囲内で純度が９９．５％以上のＭｏ粉末に、セルロース系あるいはアクリル系の有機樹脂成分と可塑剤や有機溶媒から成るバインダーを添加してポットミルにて粉砕混合した後、三本ローラー等で混練し、更に所定の粘度に有機溶媒で調整してＭｏ系のメタライズペーストを作製した。
【００３３】
また、平均粒径が１〜３μｍの範囲で純度が９９．５％以上のＷ粉末を用いて、前記Ｍｏ系のメタライズペーストの作製と同様にしてＷ系のメタライズペーストを作製した。
【００３４】
かくして得られたメタライズペーストを用いて前記セラミックグリーンシート上に所定の配線パターンをスクリーン印刷法で印刷形成すると共に、前記低抵抗配線導体用空間部とスルーホールにそれぞれ所定のメタライズペーストを充填した。
【００３５】
その後、低抵抗配線導体を設けたセラミックグリーンシートの上下面には、Ｍｏを主成分とするスルーホール導体を設けたセラミックグリーンシートを、また、絶縁基体の表面に相当するセラミックグリーンシートにはＷを主成分とする配線導体と、該配線導体に接続するスルーホール導体を設けたセラミックグリーンシートをそれぞれ積層した後、約１６００℃の温度で焼成して、縦５０ｍｍ、横７０ｍｍで６層から成る評価用の多層配線基板を作製した。
【００３６】
【表１】
一方、前記低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体のヤング率及び熱膨張率の測定用試料は、以下のようにして作製した。
【００３８】
先ず、厚さ３００μｍの前記同様のセラミックグリーンシートに縦６０ｍｍ、横６ｍｍの矩形状孔を打ち抜き加工したものを４枚積層し、更にその下に打ち抜き加工していないセラミックグリーンシートを４枚積層した後、前記矩形状孔から成る縦６０ｍｍ、横６ｍｍ、深さ１．２ｍｍの凹部に前記メタライズペーストを充填し、乾燥する。
【００３９】
次いで、前記凹部を覆うように打ち抜き加工していないセラミックグリーンシートを４枚積層して所定寸法に切断し、焼成後、内部のメタライズ部を切り出して縦５０ｍｍ、横５ｍｍ、厚さ１．０ｍｍのメタライズ試験片を作製した。
【００４０】
かくして得られたメタライズ試験片を用いて、歪ゲージ法にてヤング率を測定し、他方、熱膨張測定装置（ＴＭＡ）で室温（２３℃）から５００℃の温度範囲での熱膨張率を測定、評価した。
【００４１】
一方、前記評価用の多層配線基板表面の配線導体には、ＮｉとＡｕをそれぞれ順次被覆した後、半田を用いて１４ｍｍ角のシリコンチップを接合し、該シリコンチップを表面実装した多層配線基板を−６５℃と１５０℃の気相冷熱サイクル試験を行い、試験前と５０００サイクル後の配線パターンの導通を確認し、試験前の初期抵抗値に対して５０００サイクル後の抵抗変化率が５％以下のものを優、５％を越え１０％以下のものを良、１０％を越え２０％以下のものを可、２０％以上のものを不良と評価した。
【００４２】
また、前記試験前と５０００サイクル後の評価用多層配線基板の断面を観察してスルーホール導体からの接続パッドの剥離や、低抵抗配線導体近傍の絶縁基体自体のクラック等の不具合の発生の有無を確認した。
【００４３】
更に、メタライズ部の接合評価は、半田を用いて表面実装したシリコンチップの半田を再度加熱して半田の熱疲労を除去した後、該シリコンチップ表面にエポキシ樹脂等の接着剤で引っ張り治具を取着して垂直引っ張り試験を実施し、破断モードとして半田部にて破断するものを良、メタライズ部あるいは絶縁基体とメタライズ部の界面にて破断するものを不良と評価した。
【００４４】
【表２】
表から明らかなように、本発明の請求範囲外の試料番号８、１１、１６、１９、２６ではメタライズ部の接合強度が不十分であり、同じく試料番号９、２１、３１、３２、３３はメタライズ部の接合強度は確保されるものの、冷熱サイクル試験での抵抗変化率が大きく実用的ではない。
【００４６】
それに対して、本発明のものはいずれも冷熱サイクル試験で充分な耐久性を示し、かつメタライズ部の接合強度も満足すべきものであった。
【００４７】
尚、本発明は前述の実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更が可能であり、例えば、半導体素子を搭載収容する半導体素子収納用パッケージにも適用し得るものである。
【００４８】
【発明の効果】
本発明の多層配線基板によれば、少なくとも絶縁基体に内在する低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体はＭｏを主成分とするメタライズ組成物で、また、絶縁基体表面の配線導体と該配線導体に接続するスルーホール導体はＷを主成分とするメタライズ組成物で形成したことから、セラミック焼結体から成る絶縁基体との間に生じる熱応力が低減し、多層配線基板に外力や熱衝撃力が印加されても絶縁基体にクラックが発生せず、従って配線導体の断線等も起こらず、しかも絶縁基体表面に搭載した表面実装素子との熱膨張差が小さく、それら表面実装素子との接合信頼性に優れ、例えば、車載環境のような厳しい環境下においても故障することなく稼働させることが可能となる。
【図面の簡単な説明】
【図１】本発明の多層配線基板の一実施例を示す断面図である。
【符号の説明】
１ 多層配線基板
２ 低抵抗配線導体
３ 絶縁基体
４、６ スルーホール導体
５ 配線導体
Claims (4)
- セラミック焼結体から成る絶縁基体と一体化した低抵抗配線導体を内在する多層配線基板であって、少なくとも前記絶縁基体内部の低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体がモリブデン（Ｍｏ）を主成分とするメタライズ組成物から成ると共に、前記絶縁基体表面に形成した配線導体と該配線導体に接続したスルーホール導体はタングステン（Ｗ）を主成分とするメタライズ組成物から成ることを特徴とする多層配線基板。
- 前記モリブデン（Ｍｏ）を主成分とするメタライズ組成物から成る低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体、及びタングステン（Ｗ）を主成分とするメタライズ組成物から成る配線導体と該配線導体に接続したスルーホール導体は、それぞれモリブデン（Ｍｏ）及びタングステン（Ｗ）の含有量が導電成分の９９．０重量％以上であることを特徴とする請求項１記載の多層配線基板。
- 前記低抵抗配線導体は、厚さが５０μｍ以上であることを特徴とする請求項１又は請求項２のいずれかに記載の多層配線基板。
- 前記モリブデン（Ｍｏ）を主成分とするメタライズ組成物から成る低抵抗配線導体と該低抵抗配線導体に接続したスルーホール導体は、ヤング率が７０００〜１２０００ｋｇｆ／ｍｍ2 、あるいは２３〜５００℃の温度範囲における熱膨張率が６．２〜６．６ｐｐｍ／℃であることを特徴とする請求項１乃至請求項３のいずれかに記載の多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16636097A JP3692214B2 (ja) | 1997-06-23 | 1997-06-23 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16636097A JP3692214B2 (ja) | 1997-06-23 | 1997-06-23 | 多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117344A JPH1117344A (ja) | 1999-01-22 |
| JP3692214B2 true JP3692214B2 (ja) | 2005-09-07 |
Family
ID=15829955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16636097A Expired - Lifetime JP3692214B2 (ja) | 1997-06-23 | 1997-06-23 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3692214B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4486440B2 (ja) * | 2004-08-19 | 2010-06-23 | 株式会社住友金属エレクトロデバイス | 電子部品収納用セラミックパッケージ及びその製造方法 |
| JP5202412B2 (ja) * | 2009-03-26 | 2013-06-05 | 京セラ株式会社 | プローブカード用配線基板およびこれを用いたプローブカード |
-
1997
- 1997-06-23 JP JP16636097A patent/JP3692214B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117344A (ja) | 1999-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109075133A (zh) | 电子部件搭载用基板、电子装置以及电子模块 | |
| JP3692214B2 (ja) | 多層配線基板 | |
| JP3618063B2 (ja) | 半導体素子収納用パッケージ | |
| JP3610247B2 (ja) | 配線基板 | |
| JPH11103141A (ja) | 配線基板 | |
| JP3199588B2 (ja) | 配線基板 | |
| JP3732923B2 (ja) | 配線基板 | |
| JP2000286353A (ja) | 半導体素子収納用パッケージ | |
| JP2000340716A (ja) | 配線基板 | |
| JP2001185838A (ja) | セラミック配線基板 | |
| JP4514318B2 (ja) | 半導体素子収納基板 | |
| JP2703456B2 (ja) | 配線基板 | |
| JP3270803B2 (ja) | 配線基板 | |
| JP3740225B2 (ja) | 配線基板の実装構造 | |
| JP3814429B2 (ja) | 半導体素子収納用パッケージ | |
| JP3905991B2 (ja) | ガラスセラミック配線基板 | |
| JP3273113B2 (ja) | 多層配線基板 | |
| JP2710893B2 (ja) | リード付き電子部品 | |
| JPH07202356A (ja) | 回路基板 | |
| JP3210837B2 (ja) | 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造 | |
| JP3934910B2 (ja) | 回路基板 | |
| JP4593802B2 (ja) | 半導体素子収納基板 | |
| JPH1126942A (ja) | 多層配線基板 | |
| JPH1168260A (ja) | 配線基板 | |
| JP2746841B2 (ja) | 配線基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040917 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050614 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050620 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |