JP3668066B2 - 半導体パッケージ用プリント配線板およびその製造方法 - Google Patents

半導体パッケージ用プリント配線板およびその製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、例えばBGA(ボールグリッドアレイ)といった半導体パッケージに関し、特に、そういった半導体パッケージに用いられるプリント配線板に関する。
【0002】
【従来の技術】
一般に、BGAでは、いわゆるスルーホールを用いてプリント配線板表面側の半導体チップとプリント配線板裏面側の半田ボールとが相互に電気的に接続される。したがって、半導体チップに形成される入出力ピンの増加に伴いスルーホールの数は増大する。こうしたスルーホールの増加は、プリント配線板に形成される配線パターンの高密度化を妨げると同時に、生産効率の低下や製造コストの増大を招く。
【0003】
例えば特開平8−31868号公報には、スルーホールを用いずに半導体チップと半田ボールとを電気的に接続する試みが開示される。この試みでは、表面に導電パターンが張り巡らされた絶縁性樹脂フィルムの周縁を折り返してBGA用プリント配線板が形成される。こうしたプリント配線板によれば、スルーホールではなく導電パターンを通じて半導体チップと半田ボールとは接続されることができる。しかしながら、こうしたBGAでは、プリント配線板の剛性が十分でなく、パッケージ全体に加えられる外力によって半導体チップの変形が引き起こされてしまうことが懸念される。こうした変形は、半導体チップとプリント配線板との電気接続を断線する可能性もある。
【0004】
【発明が解決しようとする課題】
例えば特開平8−204103号公報には、プリント配線板の剛性を保持しつつ、スルーホールを用いずに半導体チップと半田ボールとを電気的に接続する試みが開示される。この試みでは、金属板、絶縁層および配線パターン金属箔の積層体が折り返されてBGA用プリント配線板が形成される。金属板の働きによってプリント配線板の剛性は高められる。その一方で、この試みでは、剛性の比較的に高い金属板を折り返さなければならず、生産効率は悪化することが懸念される。
【0005】
本発明は、上記実状に鑑みてなされたもので、生産効率を悪化させずに比較的に低コストで、スルーホールを用いずに表面側の半導体チップと裏面側の入出力端子とを電気的に接続することが可能な半導体パッケージ用プリント配線板を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、平板と、平板の周縁を経て平板の表面から平板の裏面に回り込む絶縁膜と、絶縁膜の表面に形成されて、平板の表面から平板の裏面に回り込む導電パターンとを備えることを特徴とする半導体パッケージ用プリント配線板が提供される。
【0007】
かかる構成によれば、プリント配線板の表面側と裏面側とは導電パターンを通じて相互に電気的に接続される。こうした導電パターンが用いられれば、いわゆるスルーホールが用いられなくてもプリント配線板の表裏面間で信号経路は確立されることができる。例えばBGAといった半導体パッケージにこうしたプリント配線板が採用されれば、プリント配線板の表面に搭載される半導体チップと、反対面すなわち裏面に形成される半田ボールとは導電パターンを通じて簡単に接続されることができる。プリント配線板にスルーホールは形成される必要はない。半導体チップの入出力ピンが増加しても、スルーホールの形成に起因する生産効率の低下や製造コストの増大は回避されることができる。
【0008】
このとき、平板にはいわゆる剛体が用いられることが望ましい。こうした剛体には、例えば一般の基板材料のほか、銅板やアルミニウム板といった金属板やセラミック板が挙げられることができる。こうしてプリント配線板に十分な剛性が与えられれば、半導体パッケージの変形は生じにくく、半導体パッケージの把持や半導体チップに対するワイヤボンディング処理などは容易に執り行われることができる。
【0009】
また、絶縁膜は金属箔によって裏打ちされることが望ましい。絶縁膜に例えば樹脂などが用いられる場合には、金属箔の表面で絶縁膜が形成されれば、金属箔を巻き取るロールなどを用いて金属箔すなわち絶縁膜を比較的に簡単に取り扱うことが可能となる。しかも、金属箔によって絶縁膜の強度は高められることができる。このとき、金属箔には、絶縁膜が形成された後でも十分な可撓性が確保されることが望ましい。
【0010】
特に、熱伝導性の高い金属板などが平板に用いられる場合には、平板の表面を覆う絶縁膜および金属箔に、平板の表面を露出させる開口が形成されることが望ましい。こうした開口を通じて半導体チップが直接に金属板に接触すれば、金属板の熱伝導を通じて半導体チップの放熱を促進することができる。この場合には、こうした構成に加え、ヒートシンクやヒートパイプ、その他の放熱機構が金属板に取り付けられてもよい。
【0011】
また、導電性の金属箔が用いられる場合には、金属箔は接地(グラウンド)層として利用されてもよい。こうした金属箔に導電パターンの一部が接続されれば、簡単にいわゆるマイクロストリップ線路は実現されることができる。マイクロストリップ線路が確立されれば、隣接する信号線同士で雑音の乗り移りは極力回避されることができる。
【0012】
以上のようなプリント配線板造にあたって、本発明に係る半導体パッケージ用プリント配線板の製造方法は、例えば、金属箔の表面に絶縁膜を形成する工程と、絶縁膜の表面に導電パターンを形成する工程と、金属箔の裏面に平板を貼り付ける工程と、平板の周縁で金属箔の折り曲げ代を回り込ませ、平板の反対面に折り曲げ代の裏面を貼り付ける工程とを備えることができる。
【0013】
かかる製造方法によれば、平板の湾曲や折り曲げといった工程を経ずに、平板の表裏面間で信号経路は確立されることができる。したがって、比較的に剛性の高い平板の湾曲や折り曲げに起因して生産効率が悪化することは回避されることができる。このとき、平板には、銅板やアルミニウム板といった金属板のほか、樹脂板やセラミック板が用いられればよい。ただし、平板は必ずしも剛体である必要はない。
【0014】
こうした製造方法では、導電パターンが形成された金属箔はロールに巻き上げられることができる。したがって、絶縁膜や導電パターンが形成された金属箔を比較的に簡単に取り扱うことができる。
【0015】
【発明の実施の形態】
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
【0016】
図1は本発明の第1実施形態に係る半導体パッケージの全体構成を概略的に示す。この半導体パッケージすなわちBGA10は、プリント配線板11と、このプリント配線板11の表面に搭載される半導体チップ12とを備える。プリント配線板11の表面には導電パターンすなわち配線パターン13が張り巡らされる。半導体チップ12の各入出力端子と、配線パターン13で各入出力端子に対応する各配線とは金ワイヤ14を通じて相互に電気的に接続される。半導体チップ12および金ワイヤ14は樹脂15によって封止される。
【0017】
プリント配線板11の裏面には、例えば格子状に配列された複数個の半田ボール16が形成される。後述されるように、半導体チップ12の各入出力端子は、配線パターン13の各配線を通じて、対応する半田ボール16に電気的に接続される。周知のとおり、MCM(マルチチップモジュール)やマザーボードに用いられるプリント基板(図示せず)にBGA10を実装するにあたって、半田ボール16は、プリント基板の表面に形成された入出力パッド上で溶解された後、再び固化される。その結果、BGA10は入出力パッドに半田付けされる。こうして半導体チップ12とMCMやマザーボード側のプリント基板との間に電気接続が確立される。
【0018】
図1から明らかなように、プリント配線板11は、中核材としての金属板18と、金属板18の周縁を経て金属板18の表面から金属板18の裏面に回り込む箔体すなわち金属箔19と、この金属箔19の表面に積層される絶縁膜20とを備える。この絶縁膜20の表面に前述の導電パターン13は形成される。その結果、導電パターン13は、金属板18の周縁を経て金属板18の表面から金属板18の裏面に回り込むこととなる。
【0019】
ここで、中核材には、銅板やアルミニウム板といった金属板18が用いられることができるだけでなく、樹脂板やセラミック板が用いられることができる。ただし、中核材には、外力を受けても容易に撓むことのない十分な剛性が確保されることが望ましい。こうした十分な剛性は例えば厚さ0.5〜1mm程度の銅板やアルミニウム板によって実現されることができる。中核材は剛体として構成される。一方、金属箔18には例えばステンレス箔が用いられればよい。絶縁膜20には例えば樹脂膜が用いられればよい。
【0020】
こうしたBGA10では、表面側の半導体チップ12と、反対面側すなわち裏面側の半田ボール16とは配線パターン13を通じて簡単に接続されることができる。プリント配線板11にスルーホールは形成される必要はない。したがって、半導体チップ12の入出力ピンが増加しても、スルーホールの形成に起因する生産効率の低下や製造コストの増大は回避されることができる。
【0021】
次にプリント配線板11の製造方法を簡単に説明する。まず、図2に示されるように、第1ロール22に巻かれた厚さ25μm程度のステンレス箔の帯23が用意される。第1ロール22から解かれる帯23の表面には例えば光感光性ポリイミド樹脂24が塗布される。塗布されたポリイミド樹脂24が固化すると、帯23の表面には例えば厚さ40μm程度の絶縁膜20が形成される。
【0022】
続いて絶縁膜20の表面には例えば銅配線25が供給される。供給された銅配線25によって配線パターン13は形成される。こうした銅配線25の供給には例えば電気めっき法が用いられればよい。前述の厚みでステンレス箔の帯23や絶縁膜20が形成される結果、配線パターン13が形成されたステンレス箔の帯23は、十分な可撓性を備え、簡単に第2ロール26に巻き取られることができる。以上の製造工程では、第1ロール22や第2ロール26に対して金属箔19が巻き取られることから、製造現場で金属箔19は比較的に簡単に取り扱われることができる。
【0023】
こうして用意されたステンレス箔の帯23から前述の金属箔19は打ち抜かれる。金属箔19の表面には、例えば図3に示されるように、金属板18の表面に重ね合わせられる本体28と、2本の折り曲げ線29、30に沿って折り曲げられる折り曲げ代31とが区画される。折り曲げ線29、30の間隔は金属板18の厚みに合わせられればよい。配線パターン13の各配線は、本体28の表面に区画されて半導体チップ12を受け止める領域32の周囲から始まり、折り曲げ代31の表面に形成されて半田ボール16を受け止めるパッド33に至る。パッド33上には前述の半田ボール16が形成される。
【0024】
打ち抜かれた金属箔19は金属板18に重ね合わせられる。金属箔19すなわち本体28の裏面は金属板18の表面に貼り付けられる。金属板18の周縁で金属箔19の折り曲げ代31は折り曲げられる。その結果、金属箔19の折り曲げ代31は金属板18の反対面に回り込む。このとき、金属箔19は、2本の折り曲げ線29、30で各々90゜で折れ曲がる。したがって、絶縁膜20の表面で配線パターン13に断線が引き起こされることは極力回避されることができる。こうして回り込んだ折り曲げ代31の裏面は金属板18の裏面に貼り付けられる。半導体パッケージ用プリント配線板は完成する。
【0025】
図4は本発明の第2実施形態に係る半導体パッケージすなわちBGA41の全体構成を概略的に示す。この第2実施形態では、プリント配線板11の表面で金属箔18および絶縁膜19に開口42が形成され、この開口42で金属板18の表面は露出する。半導体チップ12はこの開口42内に配置される。ここで、前述の第1実施形態と同様な機能や効果を発揮する構成には同一の参照符号が付され、その詳細な説明は省略される。
【0026】
こうしたBGA41では、半導体チップ12は熱伝導性の高い金属板18に直接に接触する。したがって、例えば半導体チップ12の動作中、金属板18の熱伝導を通じて半導体チップ12の放熱は促進される。このBGA41に用いられるプリント配線板11を製造するにあたって、金属箔19では、例えば図5に示されるように、本体28の表面に区画されて半導体チップ12を受け止める領域32がくり抜かれ、その結果、開口42が形成されればよい。さらに、例えば図6に示されるように、金属板18にヒートシンク43が取り付けられれば、半導体チップ12の放熱は一層促進されることができる。こうしたヒートシンク43に代えて、ヒートパイプやその他の放熱機構が金属板18に接続されてもよい。
【0027】
以上のようなBGA10、41では、金属箔18が接地(グラウンド)層として利用されてもよい。このとき、例えば図7に示されるように、絶縁膜20に形成されるビア44などを通じて金属箔19と配線パターン13の接地線45とが相互に接続されれば、例えば1対の接地線45に挟み込まれる信号線46ではマイクロストリップ線路が構築されることができる。こうしたマイクロストリップ線路が確立されれば、隣接する信号線46同士で雑音の乗り移りは極力回避されることができる。
【0028】
【発明の効果】
以上のように本発明によれば、スルーホールを用いずにプリント配線板の表裏面間で信号経路は確立されることができる。しかも、平板を折り曲げたりせずに平板の表裏面間で信号経路が確立されることができることから、生産効率の悪化は回避されることができる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係るBGA(ボールグリッドアレイ)の構造を概略的に示す側面図である。
【図2】 プリント配線板の製造工程を示す概略図である。
【図3】 配線パターンを示す金属箔の平面図である。
【図4】 本発明の第2実施形態に係るBGAの構造を概略的に示す側面図である。
【図5】 第2実施形態に係るBGAを実現する金属箔の平面図である。
【図6】 金属板にヒートシンクが取り付けられたBGAの構造を概略的に示す側面図である。
【図7】 マイクロストリップ線路を示すプリント配線板の一部拡大断面図である。
【符号の説明】
10 半導体パッケージとしてのBGA(ボールグリッドアレイ)、11 プリント配線板、12 半導体チップ、13 導電パターンとしての配線パターン、18 中核材(平板)としての金属板、19 箔体としての金属箔、20 絶縁膜、26 第2ロール、31 折り曲げ代、42 開口。

Claims (6)

  1. 平板と、前記平板の周縁を経て前記平板の表面から前記平板の裏面に回り込む金属箔と、固化に基づき前記金属箔の表面に形成され、前記平板の表面から前記平板の裏面に回り込む絶縁膜と、前記絶縁膜の表面に形成されて、前記平板の表面から前記平板の裏面に回り込む導電パターンとを備えることを特徴とする半導体パッケージ用プリント配線板。
  2. 請求項1に記載の半導体パッケージ用プリント配線板において、前記導電パターンに部分的に区画される少なくとも1対の接地線と、前記絶縁膜に形成されて、前記金属箔に前記接地線を接続するビアと、前記導電パターンに部分的に区画され、前記接地線に挟まれる信号線とを備えることを特徴とする半導体パッケージ用プリント配線板。
  3. 請求項1に記載の半導体パッケージ用プリント配線板において、前記平板は金属板であることを特徴とする半導体パッケージ用プリント配線板。
  4. 平板と、前記平板の周縁を経て前記平板の表面から前記平板の裏面に回り込む金属箔と、固化に基づき前記金属箔の表面に形成されて、前記平板の表面から前記平板の裏面に回り込む絶縁膜と、前記絶縁膜の表面に形成されて、前記平板の表面から前記平板の裏面に回り込む導電パターンと、前記平板の表面側で前記平板に搭載され、前記導電パターンに電気的に接続される半導体チップを備えることを特徴とする半導体パッケージ。
  5. 金属箔の帯の表面に絶縁膜を形成する工程と、前記絶縁膜の表面に導電パターンを形成する工程と、前記金属箔の帯の裏面に平板を貼り付ける工程と、前記平板の周縁で前記金属箔の帯の折り曲げ代を回り込ませ、前記平板の反対面に前記折り曲げ代の裏面を貼り付ける工程とを備えることを特徴とする半導体パッケージ用プリント配線基板の製造方法。
  6. 請求項5に記載の半導体パッケージ用プリント配線基板の製造方法において、前記導電パターンの形成後、前記金属箔の帯はロールに巻き上げられることを特徴とする半導体パッケージ用プリント配線基板の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562641B1 (en) * 2000-08-22 2003-05-13 Micron Technology, Inc. Apparatus and methods of semiconductor packages having circuit-bearing interconnect components
JP3634735B2 (ja) * 2000-10-05 2005-03-30 三洋電機株式会社 半導体装置および半導体モジュール
JP3708470B2 (ja) * 2001-10-03 2005-10-19 タイコエレクトロニクスアンプ株式会社 ボールグリッドアレーコネクタ
US7154171B1 (en) * 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US20040156177A1 (en) * 2003-02-12 2004-08-12 Matsushita Electric Industrial Co., Ltd. Package of electronic components and method for producing the same
SG125114A1 (en) * 2003-05-13 2006-09-29 Shimano Kk Electronic circuit device for fishing equipment
JP5206630B2 (ja) * 2009-08-27 2013-06-12 日立電線株式会社 フレキシブルハーネスを用いた電気的接続部品及び電気的接続方法
CN102223753B (zh) * 2010-04-16 2013-08-28 富葵精密组件(深圳)有限公司 电路板及其制作方法
US8572840B2 (en) * 2010-09-30 2013-11-05 International Business Machines Corporation Method of attaching an electronic module power supply
JP5498604B1 (ja) * 2013-04-17 2014-05-21 エムテックスマツムラ株式会社 固体撮像素子用中空パッケージ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175785A (ja) * 1983-03-26 1984-10-04 ソニー株式会社 配線基板
US5206795A (en) * 1991-12-30 1993-04-27 Ag Communication Systems Corporation Compliant connection for substrates
US5229916A (en) * 1992-03-04 1993-07-20 International Business Machines Corporation Chip edge interconnect overlay element
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
JPH0831868A (ja) 1994-07-21 1996-02-02 Hitachi Cable Ltd Bga型半導体装置
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
JPH08204103A (ja) 1995-01-30 1996-08-09 Mitsui Toatsu Chem Inc 多端子半導体パッケージ
JP2814955B2 (ja) * 1995-07-06 1998-10-27 日本電気株式会社 Bga型半導体装置
JP2810647B2 (ja) * 1996-04-30 1998-10-15 山一電機株式会社 Icパッケージ
JP2976917B2 (ja) * 1997-03-31 1999-11-10 日本電気株式会社 半導体装置
JP3011233B2 (ja) * 1997-05-02 2000-02-21 日本電気株式会社 半導体パッケージ及びその半導体実装構造
US5963427A (en) * 1997-12-11 1999-10-05 Sun Microsystems, Inc. Multi-chip module with flexible circuit board
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication

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